JPH10303214A - ヘテロバイポーラ型半導体装置とその製造方法 - Google Patents
ヘテロバイポーラ型半導体装置とその製造方法Info
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- JPH10303214A JPH10303214A JP11157797A JP11157797A JPH10303214A JP H10303214 A JPH10303214 A JP H10303214A JP 11157797 A JP11157797 A JP 11157797A JP 11157797 A JP11157797 A JP 11157797A JP H10303214 A JPH10303214 A JP H10303214A
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Abstract
(57)【要約】
【課題】 ベース抵抗が低く、かつ信頼性の高いヘテロ
バイポーラ型半導体装置及びその製造方法を提供する。 【解決手段】 支持基板上に形成されたコレクタ層と、
コレクタ層の上に形成されたベース層を有する。ベース
層の一部の領域上に、Ｉｎを含み、ベース層よりも大き
なバンドギャップを有するエミッタ兼ガードリング層が
形成されている。エミッタ兼ガードリング層の上に、Ｉ
ｎを含まない保護層が形成されている。保護層の外周近
傍を除く一部の領域上にエミッタメサ構造体が形成され
ている。ベース層の表面のうちエミッタ兼ガードリング
層の形成されていない領域から、保護層の表面のうちそ
の外周よりもやや内側の領域までを連続的に覆うようベ
ース電極が形成されている。エミッタメサ構造体の外周
とベース電極の端部との間に、エミッタ兼ガードリング
層と保護層との積層からなるガードリング部が画定され
る。
バイポーラ型半導体装置及びその製造方法を提供する。 【解決手段】 支持基板上に形成されたコレクタ層と、
コレクタ層の上に形成されたベース層を有する。ベース
層の一部の領域上に、Ｉｎを含み、ベース層よりも大き
なバンドギャップを有するエミッタ兼ガードリング層が
形成されている。エミッタ兼ガードリング層の上に、Ｉ
ｎを含まない保護層が形成されている。保護層の外周近
傍を除く一部の領域上にエミッタメサ構造体が形成され
ている。ベース層の表面のうちエミッタ兼ガードリング
層の形成されていない領域から、保護層の表面のうちそ
の外周よりもやや内側の領域までを連続的に覆うようベ
ース電極が形成されている。エミッタメサ構造体の外周
とベース電極の端部との間に、エミッタ兼ガードリング
層と保護層との積層からなるガードリング部が画定され
る。
Description
【０００１】
【発明の属する技術分野】本発明はヘテロバイポーラ型
半導体装置とその製造方法に関する。ヘテロバイポーラ
型半導体装置は、高速動作可能であり、電流駆動能力が
高いため、マイクロ波デバイスや光通信用のドライバ等
に応用が期待されている。
半導体装置とその製造方法に関する。ヘテロバイポーラ
型半導体装置は、高速動作可能であり、電流駆動能力が
高いため、マイクロ波デバイスや光通信用のドライバ等
に応用が期待されている。
【０００２】
【従来の技術】図５は、特開平７−１０６３４３号公報
に開示されたヘテロバイポーラトランジスタ（ＨＢＴ）
の一例を示す。半絶縁性のＧａＡｓからなる支持基板１
０１の上に、ｎ+ 型ＧａＡｓからなるコレクタコンタク
ト層１０２及びｎ型ＧａＡｓからなるコレクタ層１０３
がこの順番に積層されている。コレクタ層１０３の上に
ｐ+ 型ＧａＡｓベース層１０４、ｎ型ＩｎＧａＰ下部エ
ミッタ層１０５、ｎ型ＡｌＧａＡｓ保護層１０６がこの
順番に積層されている。
に開示されたヘテロバイポーラトランジスタ（ＨＢＴ）
の一例を示す。半絶縁性のＧａＡｓからなる支持基板１
０１の上に、ｎ+ 型ＧａＡｓからなるコレクタコンタク
ト層１０２及びｎ型ＧａＡｓからなるコレクタ層１０３
がこの順番に積層されている。コレクタ層１０３の上に
ｐ+ 型ＧａＡｓベース層１０４、ｎ型ＩｎＧａＰ下部エ
ミッタ層１０５、ｎ型ＡｌＧａＡｓ保護層１０６がこの
順番に積層されている。
【０００３】保護層１０６の一部の領域上にｎ型ＧａＡ
ｓ上部エミッタ層１０７、ｎ+ 型ＩｎＧａＡｓエミッタ
キャップ層１０８、エミッタ電極１１１が積層されたエ
ミッタメサ構造体１３０が形成されている。エミッタ電
極１１１の周辺部は、上部エミッタ層１０８の側壁から
庇状に張り出している。エミッタメサ構造体１３０の側
壁上に側壁絶縁体１１３が形成されている。
ｓ上部エミッタ層１０７、ｎ+ 型ＩｎＧａＡｓエミッタ
キャップ層１０８、エミッタ電極１１１が積層されたエ
ミッタメサ構造体１３０が形成されている。エミッタ電
極１１１の周辺部は、上部エミッタ層１０８の側壁から
庇状に張り出している。エミッタメサ構造体１３０の側
壁上に側壁絶縁体１１３が形成されている。
【０００４】保護層１０６の上に、エミッタメサ構造体
１３０を取り囲むようにＡｕＢｅベース電極１１０が形
成されている。ベース電極１１０とエミッタメサ構造体
１３０との間に、下部エミッタ層１０５と保護層１０６
との積層からなるガードリング部１１２が画定される。
１３０を取り囲むようにＡｕＢｅベース電極１１０が形
成されている。ベース電極１１０とエミッタメサ構造体
１３０との間に、下部エミッタ層１０５と保護層１０６
との積層からなるガードリング部１１２が画定される。
【０００５】ベース電極１１０の下に、ベース層４まで
達する電極反応領域１２０が形成され、ベース電極１１
０とベース層１０４とがオーミック接続される。コレク
タコンタクト層１０２にはコレクタ電極１０９がオーミ
ック接続されている。
達する電極反応領域１２０が形成され、ベース電極１１
０とベース層１０４とがオーミック接続される。コレク
タコンタクト層１０２にはコレクタ電極１０９がオーミ
ック接続されている。
【０００６】ガードリング部１１２は空乏化しているた
め、ガードリング部１１２を通ってベース−エミッタ間
に電流が流れることはない。エミッタメサ構造体１３０
とベース電極１１０との間において、ベース層１０４が
ガードリング部１１２で覆われ、露出しない。このた
め、ベース層１０４の表面における電子正孔の再結合に
よる電流利得の低下を抑制することができる。
め、ガードリング部１１２を通ってベース−エミッタ間
に電流が流れることはない。エミッタメサ構造体１３０
とベース電極１１０との間において、ベース層１０４が
ガードリング部１１２で覆われ、露出しない。このた
め、ベース層１０４の表面における電子正孔の再結合に
よる電流利得の低下を抑制することができる。
【０００７】また、Ｉｎを含む下部エミッタ層１０５が
酸化性雰囲気に晒されると、導電性の酸化インジウムの
薄層が形成される。酸化インジウム薄層はベース電極１
１０と上部エミッタ層１０７とを導通させるため、電流
利得の低下の要因になる。図５に示すＨＢＴでは、下部
エミッタ層１０５が、Ｉｎを含まない保護層１０６で覆
われているため、酸化インジウム薄層の形成を防止でき
る。
酸化性雰囲気に晒されると、導電性の酸化インジウムの
薄層が形成される。酸化インジウム薄層はベース電極１
１０と上部エミッタ層１０７とを導通させるため、電流
利得の低下の要因になる。図５に示すＨＢＴでは、下部
エミッタ層１０５が、Ｉｎを含まない保護層１０６で覆
われているため、酸化インジウム薄層の形成を防止でき
る。
【０００８】
【発明が解決しようとする課題】図５に示すＨＢＴで
は、ベース電極１１０とベース層１０４とが、下部エミ
ッタ層１０５と保護層１０６とを介してオーミック接続
されている。このため、ベース抵抗を減少させることが
困難になる。また、ベース電極１１０には、ｐ+ 型ベー
ス層とオーミック接続するためにｐ型不純物が添加され
る。このｐ型不純物がｎ型の保護層１０６内を横方向に
拡散すると、保護層１０６のベース電極１１０近傍領域
がｐ型になる。このため、保護層１０６の表面にｐｎ接
合部が露出することになる。露出したｐｎ接合部は表面
再結合の要因になり、ＨＢＴの信頼性の低下を招く。
は、ベース電極１１０とベース層１０４とが、下部エミ
ッタ層１０５と保護層１０６とを介してオーミック接続
されている。このため、ベース抵抗を減少させることが
困難になる。また、ベース電極１１０には、ｐ+ 型ベー
ス層とオーミック接続するためにｐ型不純物が添加され
る。このｐ型不純物がｎ型の保護層１０６内を横方向に
拡散すると、保護層１０６のベース電極１１０近傍領域
がｐ型になる。このため、保護層１０６の表面にｐｎ接
合部が露出することになる。露出したｐｎ接合部は表面
再結合の要因になり、ＨＢＴの信頼性の低下を招く。
【０００９】本発明の目的は、ベース抵抗が低く、かつ
信頼性の高いヘテロバイポーラ型半導体装置及びその製
造方法を提供することである。
信頼性の高いヘテロバイポーラ型半導体装置及びその製
造方法を提供することである。
【００１０】
【課題を解決するための手段】本発明の一観点による
と、支持基板と、前記支持基板上に形成された化合物半
導体からなるコレクタ層と、前記コレクタ層の上に形成
された化合物半導体からなるベース層と、前記ベース層
の一部の領域上に形成され、ＩＩＩ族の構成元素として
Ｉｎを含み、前記ベース層よりも大きなバンドギャップ
を有するＩＩＩ−Ｖ族化合物半導体からなるエミッタ兼
ガードリング層と、前記エミッタ兼ガードリング層の上
に形成され、ＩＩＩ族の構成元素としてＩｎを含まない
ＩＩＩ−Ｖ族化合物半導体からなる保護層と、前記保護
層の外周近傍を除く一部の領域上に形成された化合物半
導体からなるエミッタキャップ層を含むエミッタメサ構
造体と、前記ベース層の表面のうち前記エミッタ兼ガー
ドリング層の形成されていない領域から、前記保護層の
表面のうちその外周よりもやや内側の領域までを連続的
に覆うように形成され、前記ベース層とオーミック接触
するベース電極であって、前記エミッタメサ構造体の外
周と前記ベース電極のエミッタメサ構造体側の端部との
間に、前記エミッタ兼ガードリング層と前記保護層との
積層からなるガードリング部を画定するベース電極とを
有するヘテロバイポーラ型半導体装置が提供される。
と、支持基板と、前記支持基板上に形成された化合物半
導体からなるコレクタ層と、前記コレクタ層の上に形成
された化合物半導体からなるベース層と、前記ベース層
の一部の領域上に形成され、ＩＩＩ族の構成元素として
Ｉｎを含み、前記ベース層よりも大きなバンドギャップ
を有するＩＩＩ−Ｖ族化合物半導体からなるエミッタ兼
ガードリング層と、前記エミッタ兼ガードリング層の上
に形成され、ＩＩＩ族の構成元素としてＩｎを含まない
ＩＩＩ−Ｖ族化合物半導体からなる保護層と、前記保護
層の外周近傍を除く一部の領域上に形成された化合物半
導体からなるエミッタキャップ層を含むエミッタメサ構
造体と、前記ベース層の表面のうち前記エミッタ兼ガー
ドリング層の形成されていない領域から、前記保護層の
表面のうちその外周よりもやや内側の領域までを連続的
に覆うように形成され、前記ベース層とオーミック接触
するベース電極であって、前記エミッタメサ構造体の外
周と前記ベース電極のエミッタメサ構造体側の端部との
間に、前記エミッタ兼ガードリング層と前記保護層との
積層からなるガードリング部を画定するベース電極とを
有するヘテロバイポーラ型半導体装置が提供される。
【００１１】本発明の他の観点によると、支持基板上
に、化合物半導体からなるコレクタ層とベース層とをこ
の順番に積層し、該ベース層の上に、ＩＩＩ族の構成元
素としてＩｎを含み、かつ該ベース層よりも大きなバン
ドギャップを有するＩＩＩ−Ｖ族化合物半導体からなる
エミッタ兼ガードリング層を堆積する工程と、前記エミ
ッタ兼ガードリング層の上に、ＩＩＩ族元素としてＩｎ
を含まないＩＩＩ−Ｖ族化合物半導体からなる保護層を
形成する工程と、前記エミッタキャップ層を部分的にエ
ッチングしてエミッタメサ構造体を残す工程と、前記エ
ミッタメサ構造体の側壁上に、第１の側壁体を形成する
工程と、前記第１の側壁体の側壁上に、該第１の側壁体
とエッチング耐性の異なる第２の側壁体を形成する工程
と、前記第２の側壁体をマスクとして、前記保護層及び
エミッタ兼ガードリング層をエッチングする工程と、前
記第２の側壁体を除去し、前記保護層の表面のうちその
外周からやや内側までの領域を露出させる工程と、前記
ベース層の露出した表面から前記保護層の露出した表面
までを、連続的に覆うベース電極を形成する工程とを有
するヘテロバイポーラ型半導体装置の製造方法が提供さ
れる。
に、化合物半導体からなるコレクタ層とベース層とをこ
の順番に積層し、該ベース層の上に、ＩＩＩ族の構成元
素としてＩｎを含み、かつ該ベース層よりも大きなバン
ドギャップを有するＩＩＩ−Ｖ族化合物半導体からなる
エミッタ兼ガードリング層を堆積する工程と、前記エミ
ッタ兼ガードリング層の上に、ＩＩＩ族元素としてＩｎ
を含まないＩＩＩ−Ｖ族化合物半導体からなる保護層を
形成する工程と、前記エミッタキャップ層を部分的にエ
ッチングしてエミッタメサ構造体を残す工程と、前記エ
ミッタメサ構造体の側壁上に、第１の側壁体を形成する
工程と、前記第１の側壁体の側壁上に、該第１の側壁体
とエッチング耐性の異なる第２の側壁体を形成する工程
と、前記第２の側壁体をマスクとして、前記保護層及び
エミッタ兼ガードリング層をエッチングする工程と、前
記第２の側壁体を除去し、前記保護層の表面のうちその
外周からやや内側までの領域を露出させる工程と、前記
ベース層の露出した表面から前記保護層の露出した表面
までを、連続的に覆うベース電極を形成する工程とを有
するヘテロバイポーラ型半導体装置の製造方法が提供さ
れる。
【００１２】ベース電極とエミッタメサ構造体との間に
おいて、ベース層がガードリング部により覆われている
ため、ベース層表面における再結合が抑制される。ま
た、ガードリング部の上層は、Ｉｎを含まない保護層で
ある。このため、Ｉｎを含むエミッタ兼ガードリング層
が大気に晒されることがなく、導電性の酸化インジウム
薄層の形成を防止できる。保護層の形成されていない領
域において、ベース電極とベース層とが直接接してい
る。このため、ベース抵抗を低くすることが可能にな
る。
おいて、ベース層がガードリング部により覆われている
ため、ベース層表面における再結合が抑制される。ま
た、ガードリング部の上層は、Ｉｎを含まない保護層で
ある。このため、Ｉｎを含むエミッタ兼ガードリング層
が大気に晒されることがなく、導電性の酸化インジウム
薄層の形成を防止できる。保護層の形成されていない領
域において、ベース電極とベース層とが直接接してい
る。このため、ベース抵抗を低くすることが可能にな
る。
【００１３】
【発明の実施の形態】図１は、本発明の実施例によるヘ
テロバイポーラトランジスタ（ＨＢＴ）の断面図を示
す。半絶縁性のＧａＡｓからなる支持基板１の上に、ｎ
+ 型ＧａＡｓからなるコレクタコンタクト層２が形成さ
れている。コレクタコンタクト層２の不純物濃度は３×
１０18ｃｍ-3、厚さは５００ｎｍである。
テロバイポーラトランジスタ（ＨＢＴ）の断面図を示
す。半絶縁性のＧａＡｓからなる支持基板１の上に、ｎ
+ 型ＧａＡｓからなるコレクタコンタクト層２が形成さ
れている。コレクタコンタクト層２の不純物濃度は３×
１０18ｃｍ-3、厚さは５００ｎｍである。
【００１４】コレクタコンタクト層２の上に、ノンドー
プのＧａＡｓからなる厚さ約４５０ｎｍのコレクタ層３
が形成されている。コレクタ層３の上に、ｐ+ 型ＧａＡ
ｓからなるベース層４が形成されている。ベース層４の
不純物濃度は４×１０19ｃｍ -3、厚さは約７０ｎｍであ
る。
プのＧａＡｓからなる厚さ約４５０ｎｍのコレクタ層３
が形成されている。コレクタ層３の上に、ｐ+ 型ＧａＡ
ｓからなるベース層４が形成されている。ベース層４の
不純物濃度は４×１０19ｃｍ -3、厚さは約７０ｎｍであ
る。
【００１５】ベース層４の周辺部を除く領域上に、ｎ型
ＩｎＧａＰからなるエミッタ兼ガードリング層５が形成
されている。エミッタ兼ガードリング層５の不純物濃度
は３×１０17ｃｍ-3、厚さは３０ｎｍである。エミッタ
兼ガードリング層５の上にｎ型ＡｌＧａＡｓからなる保
護層６が形成されている。保護層６の不純物濃度は３×
１０17ｃｍ-3、厚さは約５ｎｍである。なお、保護層６
をＧａＡｓで形成してもよい。
ＩｎＧａＰからなるエミッタ兼ガードリング層５が形成
されている。エミッタ兼ガードリング層５の不純物濃度
は３×１０17ｃｍ-3、厚さは３０ｎｍである。エミッタ
兼ガードリング層５の上にｎ型ＡｌＧａＡｓからなる保
護層６が形成されている。保護層６の不純物濃度は３×
１０17ｃｍ-3、厚さは約５ｎｍである。なお、保護層６
をＧａＡｓで形成してもよい。
【００１６】保護層６の周辺部を除く領域上に、ｎ型Ｇ
ａＡｓからなる厚さ３００ｎｍのエミッタキャップ層
７、ｎ型ＩｎＧａＡｓからなる厚さ１００ｎｍのエミッ
タキャップ層８、及びＷＳｉからなるエミッタ電極１１
がこの順番に積層されたエミッタメサ構造体３０が形成
されている。
ａＡｓからなる厚さ３００ｎｍのエミッタキャップ層
７、ｎ型ＩｎＧａＡｓからなる厚さ１００ｎｍのエミッ
タキャップ層８、及びＷＳｉからなるエミッタ電極１１
がこの順番に積層されたエミッタメサ構造体３０が形成
されている。
【００１７】ＧａＡｓエミッタキャップ層７の不純物濃
度は、その下側の厚さ１５０ｎｍの部分において３×１
０17ｃｍ-3であり、上側の厚さ１５０ｎｍの部分におい
て３×１０18ｃｍ-3である。ＩｎＧａＡｓエミッタキャ
ップ層８の不純物濃度は３×１０19ｃｍ-3である。エミ
ッタ電極１１の周辺部は、エミッタキャップ層７の側壁
から庇状に張り出している。
度は、その下側の厚さ１５０ｎｍの部分において３×１
０17ｃｍ-3であり、上側の厚さ１５０ｎｍの部分におい
て３×１０18ｃｍ-3である。ＩｎＧａＡｓエミッタキャ
ップ層８の不純物濃度は３×１０19ｃｍ-3である。エミ
ッタ電極１１の周辺部は、エミッタキャップ層７の側壁
から庇状に張り出している。
【００１８】ベース層４の上に、エミッタ兼ガードリン
グ層５と保護層６との積層を取り囲むように、ベース電
極１０ｂが形成されている。ベース電極１０ｂは、ベー
ス層４の表面のうちエミッタ兼ガードリング層５の外周
よりも外側の領域から、保護層６の表面のうちその外周
よりもやや内側の領域までを連続的に覆っている。この
ベース電極１０ｂは、下層から順番に厚さ１０ｎｍのＴ
ｉ層、厚さ５０ｎｍのＰｔ層、及び厚さ１００ｎｍのＡ
ｕ層が積層された構造を有する。
グ層５と保護層６との積層を取り囲むように、ベース電
極１０ｂが形成されている。ベース電極１０ｂは、ベー
ス層４の表面のうちエミッタ兼ガードリング層５の外周
よりも外側の領域から、保護層６の表面のうちその外周
よりもやや内側の領域までを連続的に覆っている。この
ベース電極１０ｂは、下層から順番に厚さ１０ｎｍのＴ
ｉ層、厚さ５０ｎｍのＰｔ層、及び厚さ１００ｎｍのＡ
ｕ層が積層された構造を有する。
【００１９】なお、ベース電極１０ｂを、下層から順番
にＰｔ層、Ｔｉ層、Ｐｔ層、及びＡｕ層が積層された４
層構造としてもよいし、Ｃｒ層とＡｕ層が積層された２
層構造としてもよい。
にＰｔ層、Ｔｉ層、Ｐｔ層、及びＡｕ層が積層された４
層構造としてもよいし、Ｃｒ層とＡｕ層が積層された２
層構造としてもよい。
【００２０】ベース層４を取り囲むように、コレクタ層
３にコレクタコンタクト層２を露出させる開口が形成さ
れ、この開口内にコレクタ電極９が形成されている。コ
レクタ電極９は、下層から順番に厚さ３０ｎｍのＡｕＧ
ｅ層、厚さ１０ｎｍのＮｉ層、及び厚さ３００ｎｍのＡ
ｕ層が積層された構造を有する。
３にコレクタコンタクト層２を露出させる開口が形成さ
れ、この開口内にコレクタ電極９が形成されている。コ
レクタ電極９は、下層から順番に厚さ３０ｎｍのＡｕＧ
ｅ層、厚さ１０ｎｍのＮｉ層、及び厚さ３００ｎｍのＡ
ｕ層が積層された構造を有する。
【００２１】次に、図２Ａ、２Ｂ、及び図３Ａ、３Ｂを
参照して、図１に示すＨＢＴの作製方法について説明す
る。
参照して、図１に示すＨＢＴの作製方法について説明す
る。
【００２２】図２Ａに示すように、半絶縁性のＧａＡｓ
からなる支持基板１の上に、ｎ+ 型ＧａＡｓコレクタコ
ンタクト層２、ノンドープのＧａＡｓコレクタ層３、ｐ
+ 型ＧａＡｓベース層４、ｎ型ＩｎＧａＰエミッタ兼ガ
ードリング層５、ｎ型ＡｌＧａＡｓ保護層６、ｎ型Ｇａ
Ａｓエミッタキャップ層７、ｎ+ 型ＩｎＧａＡｓエミッ
タキャップ層８、及びＷＳｉエミッタ電極層１１を、有
機金属化学気相成長（ＭＯＣＶＤ）により堆積する。各
層の不純物濃度及び膜厚は、上述した図１に示すＨＢＴ
の説明の通りである。
からなる支持基板１の上に、ｎ+ 型ＧａＡｓコレクタコ
ンタクト層２、ノンドープのＧａＡｓコレクタ層３、ｐ
+ 型ＧａＡｓベース層４、ｎ型ＩｎＧａＰエミッタ兼ガ
ードリング層５、ｎ型ＡｌＧａＡｓ保護層６、ｎ型Ｇａ
Ａｓエミッタキャップ層７、ｎ+ 型ＩｎＧａＡｓエミッ
タキャップ層８、及びＷＳｉエミッタ電極層１１を、有
機金属化学気相成長（ＭＯＣＶＤ）により堆積する。各
層の不純物濃度及び膜厚は、上述した図１に示すＨＢＴ
の説明の通りである。
【００２３】図２Ｂに示すように、エミッタ電極層１１
をパターニングしてエミッタ電極１１を残す。エミッタ
電極１１をマスクとし、Ｈ3 ＰＯ4 、Ｈ2 Ｏ2 、Ｈ2 Ｏ
の混合液を用いてＩｎＧａＡｓエミッタキャップ層８を
エッチングし、ＧａＡｓエミッタキャップ層７の表面の
一部を露出させる。その後、ＧａＡｓエミッタキャップ
層７をＳｉＣｌ4 とＳＦ6 との混合ガスを用い、圧力を
１５Ｐａ程度として選択エッチングする。このとき、Ｇ
ａＡｓエミッタキャップ層７はアンダーカットされ、エ
ミッタ電極１１の周辺部が庇状に張り出す。このように
して、ＧａＡｓエミッタキャップ層７、ＩｎＧａＡｓエ
ミッタキャップ層８、及びエミッタ電極１１からなるエ
ミッタメサ構造体３０が形成される。
をパターニングしてエミッタ電極１１を残す。エミッタ
電極１１をマスクとし、Ｈ3 ＰＯ4 、Ｈ2 Ｏ2 、Ｈ2 Ｏ
の混合液を用いてＩｎＧａＡｓエミッタキャップ層８を
エッチングし、ＧａＡｓエミッタキャップ層７の表面の
一部を露出させる。その後、ＧａＡｓエミッタキャップ
層７をＳｉＣｌ4 とＳＦ6 との混合ガスを用い、圧力を
１５Ｐａ程度として選択エッチングする。このとき、Ｇ
ａＡｓエミッタキャップ層７はアンダーカットされ、エ
ミッタ電極１１の周辺部が庇状に張り出す。このように
して、ＧａＡｓエミッタキャップ層７、ＩｎＧａＡｓエ
ミッタキャップ層８、及びエミッタ電極１１からなるエ
ミッタメサ構造体３０が形成される。
【００２４】次に、基板全面に、厚さ約１００ｎｍのＳ
ｉＮ膜をＣＶＤにより等方的に堆積し、ＣＦ4 とＣＨＦ
3 との混合ガスを用いて異方性の反応性イオンエッチン
グ（ＲＩＥ）を行う。エミッタメサ構造体３０の側壁上
に、ＳｉＮ側壁体１３が残る。次に、基板全面に、厚さ
２００ｎｍのＳｉＯ2 膜をＣＶＤにより等方的に堆積
し、ＣＦ4 とＣＨＦ3 との混合ガスを用いて異方性のＲ
ＩＥを行う。ＳｉＮ側壁体１３の側壁上にＳｉＯ2 側壁
体１４が残る。
ｉＮ膜をＣＶＤにより等方的に堆積し、ＣＦ4 とＣＨＦ
3 との混合ガスを用いて異方性の反応性イオンエッチン
グ（ＲＩＥ）を行う。エミッタメサ構造体３０の側壁上
に、ＳｉＮ側壁体１３が残る。次に、基板全面に、厚さ
２００ｎｍのＳｉＯ2 膜をＣＶＤにより等方的に堆積
し、ＣＦ4 とＣＨＦ3 との混合ガスを用いて異方性のＲ
ＩＥを行う。ＳｉＮ側壁体１３の側壁上にＳｉＯ2 側壁
体１４が残る。
【００２５】なお、ＳｉＯ2 側壁体１４を形成するため
のＳｉＯ2 膜の堆積は、積極的に膜質が悪くなる条件で
行う。例えば、堆積時の基板温度を２００℃〜２５０℃
とした条件で堆積する。
のＳｉＯ2 膜の堆積は、積極的に膜質が悪くなる条件で
行う。例えば、堆積時の基板温度を２００℃〜２５０℃
とした条件で堆積する。
【００２６】図３Ａに示すように、ＳｉＯ2 側壁体１４
をマスクとし、ＮＨ4 ＯＨとＨ2 Ｏ 2 とＨ2 Ｏとの混合
液を用いてＡｌＧａＡｓ保護層６を選択エッチングす
る。続いて、ＨＣｌとＨ3 ＰＯ4 との混合液を用いてＩ
ｎＧａＰエミッタ兼ガードリング層５を選択エッチング
する。エミッタ兼ガードリング層５の周囲にベース層４
の表面が露出する。
をマスクとし、ＮＨ4 ＯＨとＨ2 Ｏ 2 とＨ2 Ｏとの混合
液を用いてＡｌＧａＡｓ保護層６を選択エッチングす
る。続いて、ＨＣｌとＨ3 ＰＯ4 との混合液を用いてＩ
ｎＧａＰエミッタ兼ガードリング層５を選択エッチング
する。エミッタ兼ガードリング層５の周囲にベース層４
の表面が露出する。
【００２７】バッファード弗酸を用いてＳｉＯ2 側壁体
１４を、ＳｉＮ側壁体１３に対して選択的にエッチング
する。側壁体１４は、膜質が悪くなる条件で堆積されて
いるため、容易にエッチング除去することができる。Ａ
ｌＧａＡｓ保護層６の表面のうち、外周からやや内側ま
での領域が露出する。露出部分の幅は、ＳｉＯ2 側壁体
１４の膜厚にほぼ等しい。
１４を、ＳｉＮ側壁体１３に対して選択的にエッチング
する。側壁体１４は、膜質が悪くなる条件で堆積されて
いるため、容易にエッチング除去することができる。Ａ
ｌＧａＡｓ保護層６の表面のうち、外周からやや内側ま
での領域が露出する。露出部分の幅は、ＳｉＯ2 側壁体
１４の膜厚にほぼ等しい。
【００２８】図３Ｂに示すように、蒸着により、ベース
層４の上にＴｉ層、Ｐｔ層、Ａｕ層の３層からなるベー
ス電極層１０ｂを堆積する。なお、エミッタ電極１１の
上にもＴｉ／Ｐｔ／Ａｕの３層からなるエミッタ上部電
極１０ａが堆積する。エミッサメサ構造体３０及びその
周辺をレジストパターン２０で覆う。レジストパターン
２０をマスクとし、アルゴンイオンミリングにより余分
なベース電極層を除去する。
層４の上にＴｉ層、Ｐｔ層、Ａｕ層の３層からなるベー
ス電極層１０ｂを堆積する。なお、エミッタ電極１１の
上にもＴｉ／Ｐｔ／Ａｕの３層からなるエミッタ上部電
極１０ａが堆積する。エミッサメサ構造体３０及びその
周辺をレジストパターン２０で覆う。レジストパターン
２０をマスクとし、アルゴンイオンミリングにより余分
なベース電極層を除去する。
【００２９】レジストパターン２０をマスクとし、Ｈ3
ＰＯ4 とＨ2 Ｏ2 とＨ2 Ｏとの混合液を用いてＧａＡｓ
ベース層４を選択エッチングする。さらに、同じエッチ
ング液を用い、ＧａＡｓコレクタ層３の上層部をエッチ
ングする。例えば、ベース層４との界面から約１００ｎ
ｍ程度の深さまでエッチングする。その後、レジストパ
ターン２０を除去する。
ＰＯ4 とＨ2 Ｏ2 とＨ2 Ｏとの混合液を用いてＧａＡｓ
ベース層４を選択エッチングする。さらに、同じエッチ
ング液を用い、ＧａＡｓコレクタ層３の上層部をエッチ
ングする。例えば、ベース層４との界面から約１００ｎ
ｍ程度の深さまでエッチングする。その後、レジストパ
ターン２０を除去する。
【００３０】図１に示すように、コレクタ電極９が形成
される領域に対応した開口を有するレジストパターンを
マスクとし、Ｈ3 ＰＯ4 とＨ2 Ｏ2 とＨ2 Ｏとの混合液
を用いてＧａＡｓコレクタ層３及びＧａＡｓコレクタコ
ンタクト層２の上層部をエッチングする。ＡｕＧｅ層、
Ｎｉ層、Ａｕ層をこの順番に蒸着し、リフトオフにより
コレクタ電極９を残す。
される領域に対応した開口を有するレジストパターンを
マスクとし、Ｈ3 ＰＯ4 とＨ2 Ｏ2 とＨ2 Ｏとの混合液
を用いてＧａＡｓコレクタ層３及びＧａＡｓコレクタコ
ンタクト層２の上層部をエッチングする。ＡｕＧｅ層、
Ｎｉ層、Ａｕ層をこの順番に蒸着し、リフトオフにより
コレクタ電極９を残す。
【００３１】窒素雰囲気中で４００℃、１分間の熱処理
を行い、コレクタ電極９とコレクタコンタクト層２との
界面において合金化を行い、オーミック接触を得る。
を行い、コレクタ電極９とコレクタコンタクト層２との
界面において合金化を行い、オーミック接触を得る。
【００３２】図１に示すＨＢＴでは、ベース電極１０ｂ
のエミッタメサ構造体３０側の端部の基板面内に関する
位置が、ＳｉＮ側壁体１３の側面の位置にほぼ一致す
る。また、エミッタ電極１１の庇部先端とは、ＳｉＮ側
壁体１３の膜厚分だけずれており、それらの基板面内位
置は、ほぼ整合している。
のエミッタメサ構造体３０側の端部の基板面内に関する
位置が、ＳｉＮ側壁体１３の側面の位置にほぼ一致す
る。また、エミッタ電極１１の庇部先端とは、ＳｉＮ側
壁体１３の膜厚分だけずれており、それらの基板面内位
置は、ほぼ整合している。
【００３３】ベース電極１０ｂのエミッタメサ構造体３
０側の端部とＧａＡｓエミッタキャップ層７の側面との
間に、エミッタ兼ガードリング層５と保護層６との積層
からなるガードリング部１２が画定される。Ｉｎを含む
エミッタ兼ガードリング層５が大気に晒されないため、
エミッタ兼ガードリング層５の表面に導電性の酸化イン
ジウム薄層が形成されない。このため、ベース電極４と
エミッタキャップ層７とが酸化インジウム薄層を通して
電気的に接続されることを防止できる。
０側の端部とＧａＡｓエミッタキャップ層７の側面との
間に、エミッタ兼ガードリング層５と保護層６との積層
からなるガードリング部１２が画定される。Ｉｎを含む
エミッタ兼ガードリング層５が大気に晒されないため、
エミッタ兼ガードリング層５の表面に導電性の酸化イン
ジウム薄層が形成されない。このため、ベース電極４と
エミッタキャップ層７とが酸化インジウム薄層を通して
電気的に接続されることを防止できる。
【００３４】また、ベース電極１０ｂがベース層４に直
接接触している。このため、ベース電極１０ｂとベース
層４とを低抵抗でオーミック接続することができる。図
５に示す従来例の場合には、ベース電極１１０とｐ型ベ
ース層１０４とを、ｎ型のエミッタ兼ガードリング層１
０５と保護層１０６とを介してオーミック接続する必要
がある。このため、ベース電極１１０内に予めｐ型不純
物を添加しておく必要があった。
接接触している。このため、ベース電極１０ｂとベース
層４とを低抵抗でオーミック接続することができる。図
５に示す従来例の場合には、ベース電極１１０とｐ型ベ
ース層１０４とを、ｎ型のエミッタ兼ガードリング層１
０５と保護層１０６とを介してオーミック接続する必要
がある。このため、ベース電極１１０内に予めｐ型不純
物を添加しておく必要があった。
【００３５】これに対し、本実施例の場合には、ベース
電極１０ｂ内にｐ型不純物を添加しておく必要がない。
このため、ベース電極１０ｂからｎ型のエミッタ兼ガー
ドリング層５及び保護層６内へｐ型不純物が拡散するこ
とがない。このため、保護層６内にｐ型領域が形成され
ず、ｐｎ接合部がその表面に現れない。従って、表面再
結合の少ない素子を得ることができる。
電極１０ｂ内にｐ型不純物を添加しておく必要がない。
このため、ベース電極１０ｂからｎ型のエミッタ兼ガー
ドリング層５及び保護層６内へｐ型不純物が拡散するこ
とがない。このため、保護層６内にｐ型領域が形成され
ず、ｐｎ接合部がその表面に現れない。従って、表面再
結合の少ない素子を得ることができる。
【００３６】上記実施例では、エミッタ兼ガードリング
層５としてＩｎＧａＰを用いた場合を示したが、ベース
層４に格子整合し、ベース層４の材料よりもバンドギャ
ップの大きな他の材料を用いてもよい。例えば、ＩｎＧ
ａＡｓＰ、ＩｎＧａＡｌＰ等を用いてもよい。
層５としてＩｎＧａＰを用いた場合を示したが、ベース
層４に格子整合し、ベース層４の材料よりもバンドギャ
ップの大きな他の材料を用いてもよい。例えば、ＩｎＧ
ａＡｓＰ、ＩｎＧａＡｌＰ等を用いてもよい。
【００３７】また、上記実施例では、ｎｐｎ型のトラン
ジスタについて説明したが、各層の導電型を逆にしてｐ
ｎｐ型のトランジスタを作製することもできる。
ジスタについて説明したが、各層の導電型を逆にしてｐ
ｎｐ型のトランジスタを作製することもできる。
【００３８】また、上記実施例では、図２Ｂにおいて内
側の側壁体１３をＳｉＮで形成し、外側の側壁体１４を
ＳｉＯ2 で形成した。２つの側壁体１３と１４は、相互
にエッチング耐性の異なるその他の材料で形成してもよ
い。例えば、内側の側壁体１３をＳｉＯ2 で形成し、外
側の側壁体１４をＳｉＮで形成してもよい。
側の側壁体１３をＳｉＮで形成し、外側の側壁体１４を
ＳｉＯ2 で形成した。２つの側壁体１３と１４は、相互
にエッチング耐性の異なるその他の材料で形成してもよ
い。例えば、内側の側壁体１３をＳｉＯ2 で形成し、外
側の側壁体１４をＳｉＮで形成してもよい。
【００３９】図４Ａ〜４Ｃは、図１に示すＨＢＴの変形
例を示す。図４Ａに示すＨＢＴにおいては、エミッタ電
極１１が庇状に張り出していない。このような構造は、
図２Ｂで説明したエミッタキャップ層８と７をエッチン
グする工程において、サイドエッチングされにくい条件
でエッチングすることにより実現される。例えば、図２
Ｂにおいては、ＧａＡｓエミッタキャップ層７をＳｉＣ
ｌ4 とＳＦ6 との混合ガスを用い、圧力を１５Ｐａ程度
としてエッチングしたが、圧力を１Ｐａ程度とすること
により、サイドエッチングの少ないエッチングを行うこ
とができる。
例を示す。図４Ａに示すＨＢＴにおいては、エミッタ電
極１１が庇状に張り出していない。このような構造は、
図２Ｂで説明したエミッタキャップ層８と７をエッチン
グする工程において、サイドエッチングされにくい条件
でエッチングすることにより実現される。例えば、図２
Ｂにおいては、ＧａＡｓエミッタキャップ層７をＳｉＣ
ｌ4 とＳＦ6 との混合ガスを用い、圧力を１５Ｐａ程度
としてエッチングしたが、圧力を１Ｐａ程度とすること
により、サイドエッチングの少ないエッチングを行うこ
とができる。
【００４０】図１に示した実施例の場合には、図３Ｂで
説明したベース電極１０ｂを蒸着する工程において、エ
ミッタ電極１１の庇部分の影になる領域にベース電極層
が堆積しない。このため、エミッタ上部電極１０ａとベ
ース電極１０ｂとを容易に分離することができる。これ
に対し、図４Ａに示す構造の場合には、ＳｉＮ側壁体１
３の側面上にもベース電極層が堆積し、エミッタ上部電
極１０ａとベース電極１０ｂとが短絡しやすい。
説明したベース電極１０ｂを蒸着する工程において、エ
ミッタ電極１１の庇部分の影になる領域にベース電極層
が堆積しない。このため、エミッタ上部電極１０ａとベ
ース電極１０ｂとを容易に分離することができる。これ
に対し、図４Ａに示す構造の場合には、ＳｉＮ側壁体１
３の側面上にもベース電極層が堆積し、エミッタ上部電
極１０ａとベース電極１０ｂとが短絡しやすい。
【００４１】エミッタ上部電極１０ａとベース電極１０
ｂとの短絡を防止するために、ベース電極層を蒸着した
後、斜方からアルゴンイオンミリングを行う。アルゴン
イオンミリングによりＳｉＮ側壁体１３の側面上に堆積
したベース電極層が除去され、エミッタ上部電極１０ａ
とベース電極１０ｂとを分離することができる。
ｂとの短絡を防止するために、ベース電極層を蒸着した
後、斜方からアルゴンイオンミリングを行う。アルゴン
イオンミリングによりＳｉＮ側壁体１３の側面上に堆積
したベース電極層が除去され、エミッタ上部電極１０ａ
とベース電極１０ｂとを分離することができる。
【００４２】図４Ｂに示すＨＢＴにおいては、ｎ型Ａｌ
ＧａＡｓ保護層６とｎ型ＧａＡｓエミッタキャップ層７
との間に、ｎ型ＩｎＧａＰエッチング停止層１７が挿入
されている。エッチング停止層１７の不純物濃度は、エ
ミッタキャップ層７と同じ３×１０17ｃｍ-3であり、そ
の厚さは１０ｎｍである。
ＧａＡｓ保護層６とｎ型ＧａＡｓエミッタキャップ層７
との間に、ｎ型ＩｎＧａＰエッチング停止層１７が挿入
されている。エッチング停止層１７の不純物濃度は、エ
ミッタキャップ層７と同じ３×１０17ｃｍ-3であり、そ
の厚さは１０ｎｍである。
【００４３】エッチング停止層１７を挿入し、エッチン
グ停止層１７のエッチング速度よりもエミッタキャップ
層７のエッチング速度の方が大きくなる条件でエッチン
グを行うことにより、エミッタキャップ層７のエッチン
グをエッチング停止層１７の上面で容易に停止させるこ
とができる。エッチング停止層１７は、ＨＣｌとＨ3Ｐ
Ｏ4 との混合液を用いたウェットエッチングにより除去
することができる。この混合液はＡｌＧａＡｓ保護層６
をほとんどエッチングしないため、ＡｌＧａＡｓ保護層
６の表面で容易にエッチングを停止させることができ
る。ＡｌＧａＡｓ保護層６の表面がドライエッチング雰
囲気に直接晒されることがないため、保護層６の表面が
受けるダメージを低減することができる。
グ停止層１７のエッチング速度よりもエミッタキャップ
層７のエッチング速度の方が大きくなる条件でエッチン
グを行うことにより、エミッタキャップ層７のエッチン
グをエッチング停止層１７の上面で容易に停止させるこ
とができる。エッチング停止層１７は、ＨＣｌとＨ3Ｐ
Ｏ4 との混合液を用いたウェットエッチングにより除去
することができる。この混合液はＡｌＧａＡｓ保護層６
をほとんどエッチングしないため、ＡｌＧａＡｓ保護層
６の表面で容易にエッチングを停止させることができ
る。ＡｌＧａＡｓ保護層６の表面がドライエッチング雰
囲気に直接晒されることがないため、保護層６の表面が
受けるダメージを低減することができる。
【００４４】図４Ｂでは、ｎ型ＧａＡｓエミッタキャッ
プ層７のエッチングを、ｎ型ＩｎＧａＰエッチング停止
層１７の上面で停止させる。しかし、エミッタキャップ
層７のドライエッチング時に、エッチング停止層１７の
表面が変質するため、ＡｌＧａＡｓ保護層６の表面を露
出させるためのエッチング停止層１７のエッチングの再
現性が悪くなる。
プ層７のエッチングを、ｎ型ＩｎＧａＰエッチング停止
層１７の上面で停止させる。しかし、エミッタキャップ
層７のドライエッチング時に、エッチング停止層１７の
表面が変質するため、ＡｌＧａＡｓ保護層６の表面を露
出させるためのエッチング停止層１７のエッチングの再
現性が悪くなる。
【００４５】図４Ｃは、エッチング停止層１７のエッチ
ング再現性を高めるための構成を示す。ｎ型ＧａＡｓエ
ミッタキャップ層７とｎ型ＩｎＧａＰエッチング停止層
１７との間にｎ型ＡｌＧａＡｓエッチング停止層１８が
挿入されている。このような構成とすると、ｎ型ＧａＡ
ｓエミッタキャップ層７のドライエッチングが、ｎ型Ａ
ｌＧａＡｓエッチング停止層１８の上面で停止する。エ
ッチング停止層１８よりも下の層を、すべて選択ウェッ
トエッチングすることにより、ダメージの少ない再現性
の良い加工が可能になる。ＡｌＧａＡｓエッチング停止
層１８は、例えばＨ3 ＰＯ4 とＨ2 Ｏ2 とＨ2 Ｏとの混
合液でエッチングし、ＩｎＧａＰエッチング停止層１７
は、例えばＨ3 ＰＯ4 とＨＣｌとの混合液でエッチング
する。
ング再現性を高めるための構成を示す。ｎ型ＧａＡｓエ
ミッタキャップ層７とｎ型ＩｎＧａＰエッチング停止層
１７との間にｎ型ＡｌＧａＡｓエッチング停止層１８が
挿入されている。このような構成とすると、ｎ型ＧａＡ
ｓエミッタキャップ層７のドライエッチングが、ｎ型Ａ
ｌＧａＡｓエッチング停止層１８の上面で停止する。エ
ッチング停止層１８よりも下の層を、すべて選択ウェッ
トエッチングすることにより、ダメージの少ない再現性
の良い加工が可能になる。ＡｌＧａＡｓエッチング停止
層１８は、例えばＨ3 ＰＯ4 とＨ2 Ｏ2 とＨ2 Ｏとの混
合液でエッチングし、ＩｎＧａＰエッチング停止層１７
は、例えばＨ3 ＰＯ4 とＨＣｌとの混合液でエッチング
する。
【００４６】なお、図４Ｃでは、ｎ型ＡｌＧａＡｓエッ
チング停止層１８をｎ型ＧａＡｓエミッタキャップ層７
の下に挿入した場合を示したが、ｎ型ＡｌＧａＡｓエッ
チング停止層１８の中間に挿入してもよい。この場合、
エッチング停止層１８よりも下の層のエッチングは、選
択的なウェットエッチングにより行う。
チング停止層１８をｎ型ＧａＡｓエミッタキャップ層７
の下に挿入した場合を示したが、ｎ型ＡｌＧａＡｓエッ
チング停止層１８の中間に挿入してもよい。この場合、
エッチング停止層１８よりも下の層のエッチングは、選
択的なウェットエッチングにより行う。
【００４７】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。
【００４８】
【発明の効果】以上説明したように、本発明によれば、
ベース電極とベース層とを直接接触させる。このため、
ベース抵抗を低くすることが可能になる。
ベース電極とベース層とを直接接触させる。このため、
ベース抵抗を低くすることが可能になる。
【図１】本発明の実施例によるＨＢＴの断面図である。
【図２】図１に示すＨＢＴの製造方法を説明するための
基板の断面図である。
基板の断面図である。
【図３】図１に示すＨＢＴの製造方法を説明するための
基板の断面図である。
基板の断面図である。
【図４】本発明の実施例の変形例によるＨＢＴの断面図
である。
である。
【図５】従来例によるＨＢＴの断面図である。
１ 半絶縁性ＧａＡｓ支持基板 ２ ｎ+ 型ＧａＡｓコレクタコンタクト層 ３ ノンドープＧａＡｓコレクタ層 ４ ｐ+ 型ＧａＡｓベース層 ５ ｎ型ＩｎＧａＰエミッタ兼ガードリング層 ６ ｎ型ＡｌＧａＡｓ保護層 ７ ｎ型ＧａＡｓエミッタキャップ層 ８ ｎ+ 型ＩｎＧａＡｓエミッタキャップ層 ９ コレクタ電極 １０ａ エミッタ上部電極 １０ｂ ベース電極 １１ エミッタ電極 １２ ガードリング部 １３ ＳｉＮ側壁体 １４ ＳｉＯ2 側壁体 １７、１８ エッチング停止層 ２０ レジストパターン ３０ エミッタメサ構造体
Claims (8)
- 【請求項１】 支持基板と、 前記支持基板上に形成された化合物半導体からなるコレ
クタ層と、 前記コレクタ層の上に形成された化合物半導体からなる
ベース層と、 前記ベース層の一部の領域上に形成され、ＩＩＩ族の構
成元素としてＩｎを含み、前記ベース層よりも大きなバ
ンドギャップを有するＩＩＩ−Ｖ族化合物半導体からな
るエミッタ兼ガードリング層と、 前記エミッタ兼ガードリング層の上に形成され、ＩＩＩ
族の構成元素としてＩｎを含まないＩＩＩ−Ｖ族化合物
半導体からなる保護層と、 前記保護層の外周近傍を除く一部の領域上に形成された
化合物半導体からなるエミッタキャップ層を含むエミッ
タメサ構造体と、 前記ベース層の表面のうち前記エミッタ兼ガードリング
層の形成されていない領域から、前記保護層の表面のう
ちその外周よりもやや内側の領域までを連続的に覆うよ
うに形成され、前記ベース層とオーミック接触するベー
ス電極であって、前記エミッタメサ構造体の外周と前記
ベース電極のエミッタメサ構造体側の端部との間に、前
記エミッタ兼ガードリング層と前記保護層との積層から
なるガードリング部を画定するベース電極とを有するヘ
テロバイポーラ型半導体装置。 - 【請求項２】 前記エミッタメサ構造体が、さらに、前
記エミッタキャップ層の上に形成されたエミッタ電極を
含み、該エミッタ電極が庇状に張り出した形状を有し、
その庇部分の先端の位置と前記ベース電極の前記エミッ
タメサ構造体側の端部の位置とが、前記支持基板の面内
方向に関して整合している請求項１に記載のヘテロバイ
ポーラ型半導体装置。 - 【請求項３】 前記エミッタメサ構造体が、さらに、前
記エミッタキャップ層と前記保護層との間に、該エミッ
タキャップ層及び前記保護層とエッチング耐性の異なる
化合物半導体からなるエッチング停止層を含む請求項１
または２に記載のヘテロバイポーラ型半導体装置。 - 【請求項４】 前記コレクタ層、ベース層がＧａＡｓに
より形成され、前記エミッタ兼ガードリング層がＩｎＧ
ａＰ、ＩｎＧａＡｓＰ、及びＩｎＧａＡｌＰからなる群
より選ばれた１つの半導体材料により形成され、前記保
護層がＧａＡｓまたはＡｌＧａＡｓにより形成されてい
る請求項１〜３のいずれかに記載のヘテロバイポーラ型
半導体装置。 - 【請求項５】 支持基板上に、化合物半導体からなるコ
レクタ層とベース層とをこの順番に積層し、該ベース層
の上に、ＩＩＩ族の構成元素としてＩｎを含み、かつ該
ベース層よりも大きなバンドギャップを有するＩＩＩ−
Ｖ族化合物半導体からなるエミッタ兼ガードリング層を
堆積する工程と、 前記エミッタ兼ガードリング層の上に、ＩＩＩ族元素と
してＩｎを含まないＩＩＩ−Ｖ族化合物半導体からなる
保護層を形成する工程と、 前記エミッタキャップ層を部分的にエッチングしてエミ
ッタメサ構造体を残す工程と、 前記エミッタメサ構造体の側壁上に、第１の側壁体を形
成する工程と、 前記第１の側壁体の側壁上に、該第１の側壁体とエッチ
ング耐性の異なる第２の側壁体を形成する工程と、 前記第２の側壁体をマスクとして、前記保護層及びエミ
ッタ兼ガードリング層をエッチングする工程と、 前記第２の側壁体を除去し、前記保護層の表面のうちそ
の外周からやや内側までの領域を露出させる工程と、 前記ベース層の露出した表面から前記保護層の露出した
表面までを、連続的に覆うベース電極を形成する工程と
を有するヘテロバイポーラ型半導体装置の製造方法。 - 【請求項６】 前記エミッタキャップ層を形成する工程
の後、さらに、前記エミッタキャップ層の上にエミッタ
電極を形成する工程を有し、 前記エミッタメサ構造体を残す工程が、前記エミッタ電
極をマスクとして前記エミッタキャップ層をエッチング
する工程を含む請求項５に記載のヘテロバイポーラ型半
導体装置の製造方法。 - 【請求項７】 前記エミッタキャップ層をエッチングす
る工程において、前記エミッタキャップ層をサイドエッ
チングし、前記エミッタ電極の周辺部が庇状に張り出し
た構造とする請求項６に記載のヘテロバイポーラ型半導
体装置の製造方法。 - 【請求項８】 前記保護層を形成する工程の後、さら
に、前記保護層及び前記エミッタキャップ層とエッチン
グ耐性の異なる半導体からなるエッチング停止層を形成
する工程を含み、 前記エミッタメサ構造体を残す工程が、 前記エッチング停止層のエッチング速度よりも前記エミ
ッタキャップ層のエッチング速度の方が大きくなる条件
で、前記エミッタキャップ層を部分的にエッチングする
工程と、 前記保護層のエッチング速度よりも前記エッチング停止
層のエッチング速度の方が大きくなる条件で、前記エッ
チング停止層を部分的にウェットエッチングする工程と
を含む請求項５〜７のいずれかに記載のヘテロバイポー
ラ型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11157797A JPH10303214A (ja) | 1997-04-28 | 1997-04-28 | ヘテロバイポーラ型半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11157797A JPH10303214A (ja) | 1997-04-28 | 1997-04-28 | ヘテロバイポーラ型半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10303214A true JPH10303214A (ja) | 1998-11-13 |
Family
ID=14564908
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11157797A Pending JPH10303214A (ja) | 1997-04-28 | 1997-04-28 | ヘテロバイポーラ型半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10303214A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6462362B1 (en) | 1999-11-15 | 2002-10-08 | Nec Corporation | Heterojunction bipolar transistor having prevention layer between base and emitter |
| JP2004111941A (ja) * | 2002-08-29 | 2004-04-08 | Matsushita Electric Ind Co Ltd | バイポーラトランジスタ及びその製造方法 |
| US6730586B2 (en) | 2001-03-30 | 2004-05-04 | Fujitsu Quantum Devices Limited | Semiconductor device having an overhanging structure and method for fabricating the same |
| JP2008227221A (ja) * | 2007-03-14 | 2008-09-25 | Nippon Telegr & Teleph Corp <Ntt> | ヘテロ接合バイポーラトランジスタおよびその製造方法 |
-
1997
- 1997-04-28 JP JP11157797A patent/JPH10303214A/ja active Pending
Cited By (4)
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