JPH08195401A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH08195401A JPH08195401A JP382195A JP382195A JPH08195401A JP H08195401 A JPH08195401 A JP H08195401A JP 382195 A JP382195 A JP 382195A JP 382195 A JP382195 A JP 382195A JP H08195401 A JPH08195401 A JP H08195401A
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Abstract
(57)【要約】
【目的】 半導体装置及びその製造方法に関し、セルフ
・アライメントで正確且つ均一なガード・リング構造が
得られる簡単な手段を実現しようとする。 【構成】 半絶縁性ＩｎＰ基板３１上に在るｐ+ −Ｉｎ
ＧａＡｓベース層３４を覆って外部ベース領域に於ける
表面再結合を抑止する為のｎ−ＩｎＰ表面保護層３５が
形成され、表面保護層３５上に於いて独立したメサ構造
をなし且つ表面保護層３５に比較し充分に厚い層厚をも
つｎ−ＩｎＰエミッタ層３８が形成され、エミッタ層３
８上に在って側断面がＴ型をなすようエミッタ層３８表
面から張り出して大きい平面面積をもつｎ+ −ＩｎＧａ
Ａｓエミッタ・コンタクト層３９が形成され、エミッタ
・コンタクト層３９とエミッタ層３８とがなすＴ型形状
とエミッタ・コンタクト層３９及び表面保護層３５の段
差に依って分断されたＰｔ／Ｔｉ／Ｐｔ／Ａｕ膜のエミ
ッタ電極４０とベース電極４１とが形成される。
・アライメントで正確且つ均一なガード・リング構造が
得られる簡単な手段を実現しようとする。 【構成】 半絶縁性ＩｎＰ基板３１上に在るｐ+ −Ｉｎ
ＧａＡｓベース層３４を覆って外部ベース領域に於ける
表面再結合を抑止する為のｎ−ＩｎＰ表面保護層３５が
形成され、表面保護層３５上に於いて独立したメサ構造
をなし且つ表面保護層３５に比較し充分に厚い層厚をも
つｎ−ＩｎＰエミッタ層３８が形成され、エミッタ層３
８上に在って側断面がＴ型をなすようエミッタ層３８表
面から張り出して大きい平面面積をもつｎ+ −ＩｎＧａ
Ａｓエミッタ・コンタクト層３９が形成され、エミッタ
・コンタクト層３９とエミッタ層３８とがなすＴ型形状
とエミッタ・コンタクト層３９及び表面保護層３５の段
差に依って分断されたＰｔ／Ｔｉ／Ｐｔ／Ａｕ膜のエミ
ッタ電極４０とベース電極４１とが形成される。
Description
【０００１】
【産業上の利用分野】本発明は、例えばＩｎＰ／ＩｎＧ
ａＡｓ系の材料、或いは、ＩｎＧａＰ／ＧａＡｓ系の材
料などを用いて構成するＨＢＴ（ｈｅｔｅｒｏｊｕｎｃ
ｔｉｏｎ ｂｉｐｏｌａｒ ｔｒａｎｓｉｓｔｏｒ）の
ような半導体装置及びその製造方法に関する。
ａＡｓ系の材料、或いは、ＩｎＧａＰ／ＧａＡｓ系の材
料などを用いて構成するＨＢＴ（ｈｅｔｅｒｏｊｕｎｃ
ｔｉｏｎ ｂｉｐｏｌａｒ ｔｒａｎｓｉｓｔｏｒ）の
ような半導体装置及びその製造方法に関する。
【０００２】現在、前記のようなＨＢＴでは、微細化し
た際に生ずる電流利得の低下が問題になっているが、本
発明を実施すれば、そのような問題を解消することが可
能である。
た際に生ずる電流利得の低下が問題になっているが、本
発明を実施すれば、そのような問題を解消することが可
能である。
【０００３】
【従来の技術】化合物半導体を材料とするＨＢＴでは、
シリコンを材料とする半導体装置を製造する場合のよう
に、多様なイオン注入技術や不純物拡散工程を適用する
ことができない為、一導電型半導体層と反対導電型半導
体層とを積層形成することでｐｎｐ構造やｎｐｎ構造を
実現したり、また、セルフ・アライメント構造もＨＢＴ
に特有のものが必要である。
シリコンを材料とする半導体装置を製造する場合のよう
に、多様なイオン注入技術や不純物拡散工程を適用する
ことができない為、一導電型半導体層と反対導電型半導
体層とを積層形成することでｐｎｐ構造やｎｐｎ構造を
実現したり、また、セルフ・アライメント構造もＨＢＴ
に特有のものが必要である。
【０００４】前記した理由から、ＨＢＴに於いてはメサ
構造を採らざるを得ない。通常、半導体装置を高性能化
するには、素子を微細化することが必須であり、ＨＢＴ
も例外ではないのであるが、そのメサ構造が原因となっ
て種々と問題が起こる。
構造を採らざるを得ない。通常、半導体装置を高性能化
するには、素子を微細化することが必須であり、ＨＢＴ
も例外ではないのであるが、そのメサ構造が原因となっ
て種々と問題が起こる。
【０００５】図８は従来のＨＢＴを表す要部切断側面図
である。図に於いて、１は半絶縁性ＩｎＰ基板、２はｎ
+ −ＩｎＧａＡｓコレクタ・コンタクト層、３はｉ−Ｉ
ｎＧａＡｓコレクタ層、４はｐ+ −ＩｎＧａＡｓベース
層、５はｎ−ＩｎＰエミッタ層、６はｎ+ −ＩｎＧａＡ
ｓエミッタ・コンタクト層、７はエミッタ電極、８はベ
ース電極、９はコレクタ電極をそれぞれ示している。
である。図に於いて、１は半絶縁性ＩｎＰ基板、２はｎ
+ −ＩｎＧａＡｓコレクタ・コンタクト層、３はｉ−Ｉ
ｎＧａＡｓコレクタ層、４はｐ+ −ＩｎＧａＡｓベース
層、５はｎ−ＩｎＰエミッタ層、６はｎ+ −ＩｎＧａＡ
ｓエミッタ・コンタクト層、７はエミッタ電極、８はベ
ース電極、９はコレクタ電極をそれぞれ示している。
【０００６】図から明らかなように、エミッタがメサ構
造になっているところから、ベース層４とエミッタ層５
とで生成されるｐｎ接合界面の側面が外部に表出された
り、また、記号４Ａで指示してあるように、外部ベース
領域も表出されている。
造になっているところから、ベース層４とエミッタ層５
とで生成されるｐｎ接合界面の側面が外部に表出された
り、また、記号４Ａで指示してあるように、外部ベース
領域も表出されている。
【０００７】このような構造になっていることから、エ
ミッタを微細化した場合、外部ベース領域４Ａに於ける
表面再結合が無視できないほど大きくなり、電流利得が
低下する状態となってしまい、特に、ＧａＡｓ系ＨＢＴ
では、その現象が顕著に現れる。
ミッタを微細化した場合、外部ベース領域４Ａに於ける
表面再結合が無視できないほど大きくなり、電流利得が
低下する状態となってしまい、特に、ＧａＡｓ系ＨＢＴ
では、その現象が顕著に現れる。
【０００８】前記のような問題を解消する為、エミッタ
層の全部をメサ化せず、ベース層に接する側の適当な厚
さ分を残し、所謂、ガード・リングと呼ばれる表面保護
層を形成することが行われている。
層の全部をメサ化せず、ベース層に接する側の適当な厚
さ分を残し、所謂、ガード・リングと呼ばれる表面保護
層を形成することが行われている。
【０００９】一般に、この表面保護層は、空乏化する程
度の厚さであることが要求され、使用する材料や不純物
濃度に依って変化する。
度の厚さであることが要求され、使用する材料や不純物
濃度に依って変化する。
【００１０】
【発明が解決しようとする課題】通常、ＩｎＰ／ＩｎＧ
ａＡｓ系ＨＢＴに於いては、塩酸系エッチング液を用い
れば、ＩｎＧａＡｓとＩｎＰとのエッチング選択比が大
きいので、ＩｎＧａＡｓからなるベース層を表出させる
ことが容易である。
ａＡｓ系ＨＢＴに於いては、塩酸系エッチング液を用い
れば、ＩｎＧａＡｓとＩｎＰとのエッチング選択比が大
きいので、ＩｎＧａＡｓからなるベース層を表出させる
ことが容易である。
【００１１】然しながら、その反面、ＩｎＰからなるエ
ミッタ層のエッチング層厚制御が難しいので、厚さが正
確なガード・リングである表面保護層を実現することが
困難である。また、エッチングにムラを生じ易い為、ウ
エハ内で均一性を保つことが困難である。
ミッタ層のエッチング層厚制御が難しいので、厚さが正
確なガード・リングである表面保護層を実現することが
困難である。また、エッチングにムラを生じ易い為、ウ
エハ内で均一性を保つことが困難である。
【００１２】前記表面保護層のエッチング層厚制御に関
する問題を解消する為、ベース層上の全面に亙って３０
０〔Å〕程度の薄いエミッタ層を形成することも提案さ
れているが、そのようにすると、エミッタ・ベース間耐
圧が低下する旨の問題が起こる。
する問題を解消する為、ベース層上の全面に亙って３０
０〔Å〕程度の薄いエミッタ層を形成することも提案さ
れているが、そのようにすると、エミッタ・ベース間耐
圧が低下する旨の問題が起こる。
【００１３】本発明に於いては、セルフ・アライメント
で正確且つ均一なガード・リング構造が得られる簡単な
プロセスを実現しようとする。
で正確且つ均一なガード・リング構造が得られる簡単な
プロセスを実現しようとする。
【００１４】
【課題を解決するための手段】図１は本発明の原理を説
明する為のＨＢＴを表す要部切断側面図である。図に於
いて、１３はｉ−ＩｎＧａＡｓコレクタ層、１４はｐ+
−ＩｎＧａＡｓベース層、１５は再成長で形成したｎ−
ＩｎＰエミッタ層、１６は再成長で形成したｎ+ −Ｉｎ
ＧａＡｓエミッタ・コンタクト層、２０はｎ−ＩｎＰ表
面保護層をそれぞれ示している。
明する為のＨＢＴを表す要部切断側面図である。図に於
いて、１３はｉ−ＩｎＧａＡｓコレクタ層、１４はｐ+
−ＩｎＧａＡｓベース層、１５は再成長で形成したｎ−
ＩｎＰエミッタ層、１６は再成長で形成したｎ+ −Ｉｎ
ＧａＡｓエミッタ・コンタクト層、２０はｎ−ＩｎＰ表
面保護層をそれぞれ示している。
【００１５】図２及び図３は図１に見られるＨＢＴ（半
製品）の製造工程を説明する為の工程要所に於けるＨＢ
Ｔの要部切断側面図であり、以下、これ等の図を参照し
つつ説明する。
製品）の製造工程を説明する為の工程要所に於けるＨＢ
Ｔの要部切断側面図であり、以下、これ等の図を参照し
つつ説明する。
【００１６】図２（Ａ）参照 ２−（１） 半絶縁性ＩｎＰ基板（図示せず）上にｎ+ −ＩｎＧａＡ
ｓコレクタ・コンタクト層（図示せず）、ｉ−ＩｎＧａ
Ａｓコレクタ層１３、ｐ+ −ＩｎＧａＡｓベース層１４ ｎ−ＩｎＰ表面保護層２０を成長させる。
ｓコレクタ・コンタクト層（図示せず）、ｉ−ＩｎＧａ
Ａｓコレクタ層１３、ｐ+ −ＩｎＧａＡｓベース層１４ ｎ−ＩｎＰ表面保護層２０を成長させる。
【００１７】図２（Ｂ）参照 ２−（２） ｎ−ＩｎＰ表面保護層２０上にＳｉＯ2 膜２１を形成す
る。 ２−（３） ＳｉＯ2 膜２１のエッチングを行って選択再成長用開口
２１Ａを形成する。
る。 ２−（３） ＳｉＯ2 膜２１のエッチングを行って選択再成長用開口
２１Ａを形成する。
【００１８】図３（Ａ）参照 ３−（１） 選択再成長用開口２１Ａ内にｎ−ＩｎＰエミッタ層１５
及びｎ+ −ＩｎＧａＡｓエミッタ・コンタクト層１６を
形成する。
及びｎ+ −ＩｎＧａＡｓエミッタ・コンタクト層１６を
形成する。
【００１９】図３（Ｂ）参照 ３−（２） 選択再成長用マスクとして用いたＳｉＯ2 膜２１を除去
する。
する。
【００２０】前記したところから、本発明に依る半導体
装置及びその製造方法に於いては、 （１）絶縁性基板（例えば半絶縁性ＩｎＰ基板３１）上
に在るベース層（例えばｐ+−ＩｎＧａＡｓベース層３
４）を覆って外部ベース領域に於ける表面再結合を抑止
する為の表面保護層（例えばｎ−ＩｎＰ表面保護層３
５）と、該表面保護層上に在って独立したメサ構造をな
し且つ該表面保護層に比較して充分に厚い層厚をもつエ
ミッタ層（例えばｎ−ＩｎＰエミッタ層３８）と、該エ
ミッタ層上に在って且つ側断面がＴ型をなすよう該エミ
ッタ層表面から張り出して大きい平面面積をもつエミッ
タ・コンタクト層（例えばｎ+ −ＩｎＧａＡｓエミッタ
・コンタクト層３９）と、該エミッタ・コンタクト層と
該エミッタ層とがなすＴ型形状並びに該エミッタ・コン
タクト層と該表面保護層との段差に起因して分断された
同一電極材料膜（例えばＰｔ／Ｔｉ／Ｐｔ／Ａｕ膜）で
構成されたエミッタ電極（例えばエミッタ電極４０）及
びベース電極（例えばベース電極４１）とを備えてなる
ことを特徴とするか、或いは、
装置及びその製造方法に於いては、 （１）絶縁性基板（例えば半絶縁性ＩｎＰ基板３１）上
に在るベース層（例えばｐ+−ＩｎＧａＡｓベース層３
４）を覆って外部ベース領域に於ける表面再結合を抑止
する為の表面保護層（例えばｎ−ＩｎＰ表面保護層３
５）と、該表面保護層上に在って独立したメサ構造をな
し且つ該表面保護層に比較して充分に厚い層厚をもつエ
ミッタ層（例えばｎ−ＩｎＰエミッタ層３８）と、該エ
ミッタ層上に在って且つ側断面がＴ型をなすよう該エミ
ッタ層表面から張り出して大きい平面面積をもつエミッ
タ・コンタクト層（例えばｎ+ −ＩｎＧａＡｓエミッタ
・コンタクト層３９）と、該エミッタ・コンタクト層と
該エミッタ層とがなすＴ型形状並びに該エミッタ・コン
タクト層と該表面保護層との段差に起因して分断された
同一電極材料膜（例えばＰｔ／Ｔｉ／Ｐｔ／Ａｕ膜）で
構成されたエミッタ電極（例えばエミッタ電極４０）及
びベース電極（例えばベース電極４１）とを備えてなる
ことを特徴とするか、或いは、
【００２１】（２）絶縁性基板（例えば半絶縁性ＩｎＰ
基板３１）上にベース層（例えばｐ+ −ＩｎＧａＡｓベ
ース層３４）及び外部ベース領域に於ける表面再結合を
抑止する為の表面保護層（例えばｎ−ＩｎＰ表面保護層
３５）を順に形成する工程と、次いで、表面側に形成さ
れた大面積の開口（例えば開口３６Ａ）並びに該開口に
連なって側断面がＴ型をなすよう形成された小面積の開
口（例えば開口３６Ｂ）のそれぞれをもつ選択成長用マ
スク膜（例えばＳｉＯＮ膜３６）を形成する工程と、次
いで、該選択成長用マスク膜の開口内にエミッタ層（例
えばｎ−ＩｎＰエミッタ層３８）及びエミッタ・コンタ
クト層（例えばｎ+ −ＩｎＧａＡｓエミッタ・コンタク
ト層３９）を順に選択再成長させて埋める工程と、次い
で、該選択成長用マスク膜を除去してから電極材料膜
（例えばＰｔ／Ｔｉ／Ｐｔ／Ａｕ膜）を形成し且つ該電
極材料膜を該エミッタ・コンタクト層と該エミッタ層と
がなすＴ型形状並びに該エミッタ・コンタクト層と該表
面保護層との段差を利用して分断することに依ってエミ
ッタ電極（例えばエミッタ電極４０）及びベース電極
（例えばベース電極４１）を形成する工程とが含まれて
なることを特徴とする。
基板３１）上にベース層（例えばｐ+ −ＩｎＧａＡｓベ
ース層３４）及び外部ベース領域に於ける表面再結合を
抑止する為の表面保護層（例えばｎ−ＩｎＰ表面保護層
３５）を順に形成する工程と、次いで、表面側に形成さ
れた大面積の開口（例えば開口３６Ａ）並びに該開口に
連なって側断面がＴ型をなすよう形成された小面積の開
口（例えば開口３６Ｂ）のそれぞれをもつ選択成長用マ
スク膜（例えばＳｉＯＮ膜３６）を形成する工程と、次
いで、該選択成長用マスク膜の開口内にエミッタ層（例
えばｎ−ＩｎＰエミッタ層３８）及びエミッタ・コンタ
クト層（例えばｎ+ −ＩｎＧａＡｓエミッタ・コンタク
ト層３９）を順に選択再成長させて埋める工程と、次い
で、該選択成長用マスク膜を除去してから電極材料膜
（例えばＰｔ／Ｔｉ／Ｐｔ／Ａｕ膜）を形成し且つ該電
極材料膜を該エミッタ・コンタクト層と該エミッタ層と
がなすＴ型形状並びに該エミッタ・コンタクト層と該表
面保護層との段差を利用して分断することに依ってエミ
ッタ電極（例えばエミッタ電極４０）及びベース電極
（例えばベース電極４１）を形成する工程とが含まれて
なることを特徴とする。
【００２２】
【作用】前記手段を採ることに依って得られるＨＢＴに
於いては、エピタキシャル成長技術で全面ガード・リン
グ構造が形成され、そして、ガード・リングをなす表面
保護層の層厚は正確且つ均一であり、しかも、その実現
は極めて容易である。また、ガード・リング構造の如何
を考慮することなく、真性エミッタ層を独自に成長させ
るので、その層厚は、必要に応じて任意に厚くすること
ができるから、エミッタ・ベース間の耐圧を損なうこと
は皆無である。更にまた、エミッタ・ベース接合を小さ
くすることが可能であり、そして、エミッタ電極及びベ
ース電極をセルフ・アライメント方式で形成できること
から、寄生抵抗や寄生容量を小さくするのに有効であ
る。
於いては、エピタキシャル成長技術で全面ガード・リン
グ構造が形成され、そして、ガード・リングをなす表面
保護層の層厚は正確且つ均一であり、しかも、その実現
は極めて容易である。また、ガード・リング構造の如何
を考慮することなく、真性エミッタ層を独自に成長させ
るので、その層厚は、必要に応じて任意に厚くすること
ができるから、エミッタ・ベース間の耐圧を損なうこと
は皆無である。更にまた、エミッタ・ベース接合を小さ
くすることが可能であり、そして、エミッタ電極及びベ
ース電極をセルフ・アライメント方式で形成できること
から、寄生抵抗や寄生容量を小さくするのに有効であ
る。
【００２３】
【実施例】図４及び図５は本発明一実施例を説明する為
の工程要所に於けるＨＢＴを表す要部切断側面図であ
り、以下、これ等の図を参照しつつ解説する。
の工程要所に於けるＨＢＴを表す要部切断側面図であ
り、以下、これ等の図を参照しつつ解説する。
【００２４】図４（Ａ）参照 ４−（１） 有機金属化学気相堆積（ｍｅｔａｌｏｒｇａｎｉｃ ｃ
ｈｅｍｉｃａｌ ｖａｐｏｕｒ ｄｅｐｏｓｉｔｉｏ
ｎ：ＭＯＣＶＤ）法を適用することに依り、基板３１上
にコレクタ・コンタクト層３２、コレクタ層３３、ベー
ス層３４、表面保護層３５を成長させる。尚、この場合
に適用する成長技術は、ＭＯＣＶＤ法の他、例えば分子
線エピタキシャル成長（ｍｏｌｅｃｕｌａｒ ｂｅａｍ
ｅｐｉｔａｘｙ：ＭＢＥ）法など、適宜の成長技術を選
択して良い。
ｈｅｍｉｃａｌ ｖａｐｏｕｒ ｄｅｐｏｓｉｔｉｏ
ｎ：ＭＯＣＶＤ）法を適用することに依り、基板３１上
にコレクタ・コンタクト層３２、コレクタ層３３、ベー
ス層３４、表面保護層３５を成長させる。尚、この場合
に適用する成長技術は、ＭＯＣＶＤ法の他、例えば分子
線エピタキシャル成長（ｍｏｌｅｃｕｌａｒ ｂｅａｍ
ｅｐｉｔａｘｙ：ＭＢＥ）法など、適宜の成長技術を選
択して良い。
【００２５】ここで、上記各部分の主要なデータを例示
すると次の通りである。 基板３１について 材料：半絶縁性ＩｎＰ コレクタ・コンタクト層３２について 材料：ｎ+ −ＩｎＧａＡｓ 不純物濃度：１×１０19〔cm-3〕 厚さ：３５００〔Å〕 コレクタ層３３について 材料：ｉ−ＩｎＧａＡｓ 厚さ：３０００〔Å〕 ベース層３４について 材料：ｐ+ −ＩｎＧａＡｓ 不純物濃度：０．４〜１．０×１０20〔cm-3〕 厚さ：５００〔Å〕〜７００〔Å〕 表面保護層３５について 材料：ｎ−ＩｎＰ 不純物濃度：５×１０17〔cm-3〕 厚さ：約３００〔Å〕程度
すると次の通りである。 基板３１について 材料：半絶縁性ＩｎＰ コレクタ・コンタクト層３２について 材料：ｎ+ −ＩｎＧａＡｓ 不純物濃度：１×１０19〔cm-3〕 厚さ：３５００〔Å〕 コレクタ層３３について 材料：ｉ−ＩｎＧａＡｓ 厚さ：３０００〔Å〕 ベース層３４について 材料：ｐ+ −ＩｎＧａＡｓ 不純物濃度：０．４〜１．０×１０20〔cm-3〕 厚さ：５００〔Å〕〜７００〔Å〕 表面保護層３５について 材料：ｎ−ＩｎＰ 不純物濃度：５×１０17〔cm-3〕 厚さ：約３００〔Å〕程度
【００２６】４−（２） 化学気相堆積（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐ
ｏｓｉｔｉｏｎ：ＣＶＤ）法を適用することに依って、
表面保護層３５上に厚さが例えば３０００〔Å〕〜４０
００〔Å〕程度のＳｉＯＮ膜３６を形成する。
ｏｓｉｔｉｏｎ：ＣＶＤ）法を適用することに依って、
表面保護層３５上に厚さが例えば３０００〔Å〕〜４０
００〔Å〕程度のＳｉＯＮ膜３６を形成する。
【００２７】４−（３） リソグラフィ技術に於けるレジスト・プロセスを適用す
ることに依って、選択再成長用開口を形成する為の開口
３７Ａをもつレジスト膜３７を形成する。
ることに依って、選択再成長用開口を形成する為の開口
３７Ａをもつレジスト膜３７を形成する。
【００２８】４−（４） フッ化水素酸＋フッ化アンモンをエッチャントとするウ
エット・エッチング法を適用することに依り、レジスト
膜３７をマスクとしてＳｉＯＮ膜３６の等方性エッチン
グを行って、深さが例えば１０００〔Å〕の開口３６Ａ
を形成する。
エット・エッチング法を適用することに依り、レジスト
膜３７をマスクとしてＳｉＯＮ膜３６の等方性エッチン
グを行って、深さが例えば１０００〔Å〕の開口３６Ａ
を形成する。
【００２９】ここで形成した開口３６Ａは、等方性エッ
チングに依る為、図示されているように横方向にも広が
り、従って、レジスト膜３７がオーバ・ハングした状態
になっている。
チングに依る為、図示されているように横方向にも広が
り、従って、レジスト膜３７がオーバ・ハングした状態
になっている。
【００３０】４−（５） ＣＦ4 系ガスをエッチング・ガスとするドライ・エッチ
ング法を適用することに依り、レジスト膜３７をマスク
としてＳｉＯＮ膜３６の異方性エッチングを行って開口
３６Ｂを形成し、その中に表面保護層３５の一部を表出
させる。
ング法を適用することに依り、レジスト膜３７をマスク
としてＳｉＯＮ膜３６の異方性エッチングを行って開口
３６Ｂを形成し、その中に表面保護層３５の一部を表出
させる。
【００３１】図４（Ｂ）参照 ４−（６） ＳｉＯＮ膜３６のエッチング・マスクとして用いたレジ
スト膜３７を除去してから、ＭＯＣＶＤ法を適用して、
ｎ−ＩｎＰエミッタ層３８を再成長させて開口３６Ｂを
埋める。従って、エミッタ層３８の厚さは２０００
〔Å〕〜３０００〔Å〕程度である。
スト膜３７を除去してから、ＭＯＣＶＤ法を適用して、
ｎ−ＩｎＰエミッタ層３８を再成長させて開口３６Ｂを
埋める。従って、エミッタ層３８の厚さは２０００
〔Å〕〜３０００〔Å〕程度である。
【００３２】４−（７） 引き続き、ＭＯＣＶＤ法を適用することに依り、ｎ+ −
ＩｎＧａＡｓエミッタ・コンタクト層３９を再成長させ
て開口３６Ａを埋める。従って、エミッタ・コンタクト
層３９の厚さは１０００〔Å〕程度である。
ＩｎＧａＡｓエミッタ・コンタクト層３９を再成長させ
て開口３６Ａを埋める。従って、エミッタ・コンタクト
層３９の厚さは１０００〔Å〕程度である。
【００３３】ここで、エミッタ層３８及びエミッタ・コ
ンタクト層３９などの再成長時には、ｐｎ接合界面は一
切露出されないから、そのｐｎ接合界面の品質を気にす
る必要はない。
ンタクト層３９などの再成長時には、ｐｎ接合界面は一
切露出されないから、そのｐｎ接合界面の品質を気にす
る必要はない。
【００３４】図５（Ａ）参照 ５−（１） フッ化水素酸中に浸漬することに依って、選択再成長の
マスクとして用いたＳｉＯＮ膜３６を除去する。
マスクとして用いたＳｉＯＮ膜３６を除去する。
【００３５】このようにすることで、図示されているよ
うに、エミッタ・ベース接合部分が極めて小さく、そし
て、エミッタ・コンタクト層３９が大きい、通常のエッ
チング加工では得られないＴ型形状を実現することがで
きる。
うに、エミッタ・ベース接合部分が極めて小さく、そし
て、エミッタ・コンタクト層３９が大きい、通常のエッ
チング加工では得られないＴ型形状を実現することがで
きる。
【００３６】５−（２） 真空蒸着法を適用することに依り、Ｐｔ／Ｔｉ／Ｐｔ／
Ａｕ膜を成膜することで、エミッタ電極４０及びベース
電極４１がセルフ・アライメントで形成される。尚、こ
の場合、エミッタ電極４０及びベース電極４１の厚さ
は、６０〔Å〕／４００〔Å〕／４００〔Å〕／１６４
０〔Å〕である。
Ａｕ膜を成膜することで、エミッタ電極４０及びベース
電極４１がセルフ・アライメントで形成される。尚、こ
の場合、エミッタ電極４０及びベース電極４１の厚さ
は、６０〔Å〕／４００〔Å〕／４００〔Å〕／１６４
０〔Å〕である。
【００３７】前記のように、エミッタ電極４０及びベー
ス電極４１をセルフ・アライメント方式で形成しても、
エミッタ・コンタクト層３９のみが大きいＴ型形状が得
られていること、また、エミッタ層３８の厚さを適切に
選択することで、エミッタ・ベース間が短絡する確率は
極めて低い。
ス電極４１をセルフ・アライメント方式で形成しても、
エミッタ・コンタクト層３９のみが大きいＴ型形状が得
られていること、また、エミッタ層３８の厚さを適切に
選択することで、エミッタ・ベース間が短絡する確率は
極めて低い。
【００３８】図５（Ｂ）参照 ５−（３） 熱処理を行って、特に、ベース電極４１とベース層３４
とのコンタクトをとる。
とのコンタクトをとる。
【００３９】５−（４） リソグラフィ技術に於けるレジスト・プロセスを適用す
ることに依り、エミッタ領域及びベース領域を覆うレジ
スト膜（図示せず）を形成する。
ることに依り、エミッタ領域及びベース領域を覆うレジ
スト膜（図示せず）を形成する。
【００４０】５−（５） Ａｒをイオンとするイオン・ミリング法を適用すること
に依り、レジスト膜（工程５−（４）参照）をマスクと
してベース電極４１のエッチングを行う。この工程を採
ることに依って、ベース電極４１の外側にはベース層３
４が表出される。尚、ベース電極４１の内側、即ち、外
部ベース領域上は、表面保護層３５で覆われている。
に依り、レジスト膜（工程５−（４）参照）をマスクと
してベース電極４１のエッチングを行う。この工程を採
ることに依って、ベース電極４１の外側にはベース層３
４が表出される。尚、ベース電極４１の内側、即ち、外
部ベース領域上は、表面保護層３５で覆われている。
【００４１】５−（６） 引き続き、レジスト膜（工程５−（４）参照）をマスク
とし、リン酸＋過酸化水素＋水をエッチャントとするウ
エット・エッチング法を適用することに依り、前記表出
されたベース層３４からコレクタ・コンタクト層３２内
に達するメサ・エッチングを行う。
とし、リン酸＋過酸化水素＋水をエッチャントとするウ
エット・エッチング法を適用することに依り、前記表出
されたベース層３４からコレクタ・コンタクト層３２内
に達するメサ・エッチングを行う。
【００４２】５−（７） 前記メサ・エッチングを行うのにマスクとして使用した
レジスト膜を除去してから、改めて、コレクタ電極形成
予定部分に開口をもつレジスト膜（図示せず）を形成す
る。
レジスト膜を除去してから、改めて、コレクタ電極形成
予定部分に開口をもつレジスト膜（図示せず）を形成す
る。
【００４３】５−（８） 真空蒸着法を適用することに依り、Ｔｉ／Ｐｔ／Ａｕ膜
を成膜してから、前記工程５−（７）で形成したレジス
ト膜を溶解・除去するリフト・オフ法に依って前記Ｔｉ
／Ｐｔ／Ａｕ膜のパターニングを行い、コレクタ電極４
３を形成する。この場合、コレクタ電極４３の厚さは、
１００〔Å〕／４００〔Å〕／２５００〔Å〕とした。
を成膜してから、前記工程５−（７）で形成したレジス
ト膜を溶解・除去するリフト・オフ法に依って前記Ｔｉ
／Ｐｔ／Ａｕ膜のパターニングを行い、コレクタ電極４
３を形成する。この場合、コレクタ電極４３の厚さは、
１００〔Å〕／４００〔Å〕／２５００〔Å〕とした。
【００４４】図６及び図７は本発明に於ける他の実施例
を説明する為の工程要所に於けるＨＢＴを表す要部切断
側面図であり、以下、これ等の図を参照しつつ解説す
る。
を説明する為の工程要所に於けるＨＢＴを表す要部切断
側面図であり、以下、これ等の図を参照しつつ解説す
る。
【００４５】図６（Ａ）参照 ６−（１） ＭＯＣＶＤ法を適用することに依り、基板５１上にコレ
クタ・コンタクト層５２、コレクタ層５３、ベース層５
４、表面保護層５５を成長させる。
クタ・コンタクト層５２、コレクタ層５３、ベース層５
４、表面保護層５５を成長させる。
【００４６】ここで、上記各部分の主要なデータを例示
すると次の通りである。 基板５１について 材料：半絶縁性ＧａＡｓ コレクタ・コンタクト層５２について 材料：ｎ+ −ＧａＡｓ 不純物濃度：１×１０19〔cm-3〕 厚さ：３５００〔Å〕 コレクタ層５３について 材料：ｉ−ＧａＡｓ 厚さ：３０００〔Å〕 ベース層５４について 材料：ｐ+ −ＧａＡｓ 不純物濃度：１×１０20〔cm-3〕 厚さ：５００〔Å〕〜１０００〔Å〕 表面保護層５５について 材料：ｎ−ＩｎＧａＰ 不純物濃度：５×１０17〔cm-3〕 厚さ：約３００〔Å〕程度
すると次の通りである。 基板５１について 材料：半絶縁性ＧａＡｓ コレクタ・コンタクト層５２について 材料：ｎ+ −ＧａＡｓ 不純物濃度：１×１０19〔cm-3〕 厚さ：３５００〔Å〕 コレクタ層５３について 材料：ｉ−ＧａＡｓ 厚さ：３０００〔Å〕 ベース層５４について 材料：ｐ+ −ＧａＡｓ 不純物濃度：１×１０20〔cm-3〕 厚さ：５００〔Å〕〜１０００〔Å〕 表面保護層５５について 材料：ｎ−ＩｎＧａＰ 不純物濃度：５×１０17〔cm-3〕 厚さ：約３００〔Å〕程度
【００４７】６−（２） ＣＶＤ法を適用することに依り、表面保護層５５上に厚
さが例えば５０００〔Å〕程度のＳｉＯＮ膜５６を形成
する。
さが例えば５０００〔Å〕程度のＳｉＯＮ膜５６を形成
する。
【００４８】６−（３） リソグラフィ技術に於けるレジスト・プロセスを適用す
ることに依って、選択再成長用開口を形成する為の開口
５７Ａをもつレジスト膜５７を形成する。
ることに依って、選択再成長用開口を形成する為の開口
５７Ａをもつレジスト膜５７を形成する。
【００４９】６−（４） フッ化水素酸＋フッ化アンモンをエッチャントとするウ
エット・エッチング法を適用することに依り、レジスト
膜５７をマスクとしてＳｉＯＮ膜５６の等方性エッチン
グを行って、深さが例えば１０００〔Å〕の開口５６Ａ
を形成する。
エット・エッチング法を適用することに依り、レジスト
膜５７をマスクとしてＳｉＯＮ膜５６の等方性エッチン
グを行って、深さが例えば１０００〔Å〕の開口５６Ａ
を形成する。
【００５０】ここで形成した開口５６Ａは、等方性エッ
チングに依る為、図示されているように横方向にも広が
り、従って、レジスト膜５７がオーバ・ハングした状態
になっている。
チングに依る為、図示されているように横方向にも広が
り、従って、レジスト膜５７がオーバ・ハングした状態
になっている。
【００５１】６−（５） ＣＦ4 系ガスをエッチング・ガスとするドライ・エッチ
ング法を適用することに依り、レジスト膜５７をマスク
としてＳｉＯＮ膜５６の異方性エッチングを行って開口
５６Ｂを形成し、その中に表面保護層５５の一部を表出
させる。
ング法を適用することに依り、レジスト膜５７をマスク
としてＳｉＯＮ膜５６の異方性エッチングを行って開口
５６Ｂを形成し、その中に表面保護層５５の一部を表出
させる。
【００５２】図６（Ｂ）参照 ６−（６） ＳｉＯＮ膜５６のエッチング・マスクとして用いたレジ
スト膜５７を除去してから、ＭＯＣＶＤ法を適用するこ
とに依り、ｎ−ＩｎＧａＰエミッタ層５８Ａ及びｎ−Ｇ
ａＡｓエミッタ層５８Ｂを再成長させて開口５６Ｂを埋
める。従って、エミッタ層３８の厚さは４０００〔Å〕
程度である。
スト膜５７を除去してから、ＭＯＣＶＤ法を適用するこ
とに依り、ｎ−ＩｎＧａＰエミッタ層５８Ａ及びｎ−Ｇ
ａＡｓエミッタ層５８Ｂを再成長させて開口５６Ｂを埋
める。従って、エミッタ層３８の厚さは４０００〔Å〕
程度である。
【００５３】６−（７） 引き続き、ＭＯＣＶＤ法を適用することに依り、ｎ+ −
ＩｎＧａＡｓエミッタ・コンタクト層５９を再成長させ
て開口５６Ａを埋める。従って、エミッタ・コンタクト
層５９の厚さは１０００〔Å〕程度である。
ＩｎＧａＡｓエミッタ・コンタクト層５９を再成長させ
て開口５６Ａを埋める。従って、エミッタ・コンタクト
層５９の厚さは１０００〔Å〕程度である。
【００５４】この場合も、エミッタ層５８Ａ及び５８Ｂ
とエミッタ・コンタクト層５９などの再成長時には、ｐ
ｎ接合界面は一切露出されないから、そのｐｎ接合界面
の品質を気にする必要はない。
とエミッタ・コンタクト層５９などの再成長時には、ｐ
ｎ接合界面は一切露出されないから、そのｐｎ接合界面
の品質を気にする必要はない。
【００５５】図７（Ａ）参照 ７−（１） フッ化水素酸中に浸漬することに依って、選択再成長の
マスクとして用いたＳｉＯＮ膜５６を除去する。
マスクとして用いたＳｉＯＮ膜５６を除去する。
【００５６】７−（２） 真空蒸着法を適用することに依り、Ｐｔ／Ｔｉ／Ｐｔ／
Ａｕ膜を成膜することで、エミッタ電極６０及びベース
電極６１がセルフ・アライメントで形成される。尚、こ
の場合、エミッタ電極６０並びにベース電極６１の厚さ
は、６０〔Å〕／４００〔Å〕／４００〔Å〕／１６４
０〔Å〕である。
Ａｕ膜を成膜することで、エミッタ電極６０及びベース
電極６１がセルフ・アライメントで形成される。尚、こ
の場合、エミッタ電極６０並びにベース電極６１の厚さ
は、６０〔Å〕／４００〔Å〕／４００〔Å〕／１６４
０〔Å〕である。
【００５７】図７（Ｂ）参照 ７−（３） 熱処理を行って、特に、ベース電極６１とベース層５４
とのコンタクトをとる。
とのコンタクトをとる。
【００５８】７−（４） リソグラフィ技術に於けるレジスト・プロセスを適用す
ることに依り、エミッタ領域及びベース領域を覆うレジ
スト膜（図示せず）を形成する。
ることに依り、エミッタ領域及びベース領域を覆うレジ
スト膜（図示せず）を形成する。
【００５９】７−（５） Ａｒをイオンとするイオン・ミリング法を適用すること
に依り、レジスト膜（工程７−（４）参照）をマスクと
してベース電極６１のエッチングを行う。この工程を採
ることに依って、ベース電極６１の外側にはベース層５
４が表出される。尚、ベース電極６１の内側、即ち、外
部ベース領域上は、表面保護層５５で覆われている。
に依り、レジスト膜（工程７−（４）参照）をマスクと
してベース電極６１のエッチングを行う。この工程を採
ることに依って、ベース電極６１の外側にはベース層５
４が表出される。尚、ベース電極６１の内側、即ち、外
部ベース領域上は、表面保護層５５で覆われている。
【００６０】７−（６） 引き続き、レジスト膜（工程７−（４）参照）をマスク
とし、リン酸＋過酸化水素＋水をエッチャントとするウ
エット・エッチング法を適用することに依り、前記表出
されたベース層５４からコレクタ・コンタクト層５２内
に達するメサ・エッチングを行う。
とし、リン酸＋過酸化水素＋水をエッチャントとするウ
エット・エッチング法を適用することに依り、前記表出
されたベース層５４からコレクタ・コンタクト層５２内
に達するメサ・エッチングを行う。
【００６１】７−（７） 前記メサ・エッチングを行うのにマスクとして使用した
レジスト膜を除去してから、改めて、コレクタ電極形成
予定部分に開口をもつレジスト膜を形成する。
レジスト膜を除去してから、改めて、コレクタ電極形成
予定部分に開口をもつレジスト膜を形成する。
【００６２】７−（８） 真空蒸着法を適用することに依って、Ｔｉ／ＡｕＧｅ／
Ａｕ膜を成膜してから、前記工程５−（７）で形成した
レジスト膜を溶解・除去するリフト・オフ法に依って前
記Ｔｉ／ＡｕＧｅ／Ａｕ膜のパターニングを行い、コレ
クタ電極６３を形成する。尚、この場合、コレクタ電極
６３の厚さは、１００〔Å〕／２００〔Å〕／２７００
〔Å〕である。
Ａｕ膜を成膜してから、前記工程５−（７）で形成した
レジスト膜を溶解・除去するリフト・オフ法に依って前
記Ｔｉ／ＡｕＧｅ／Ａｕ膜のパターニングを行い、コレ
クタ電極６３を形成する。尚、この場合、コレクタ電極
６３の厚さは、１００〔Å〕／２００〔Å〕／２７００
〔Å〕である。
【００６３】この実施例に依って得られたＨＢＴも、従
来のものと比較して微細化されているが、表面再結合が
少なく、また、寄生抵抗も小さいことが確認されてい
る。
来のものと比較して微細化されているが、表面再結合が
少なく、また、寄生抵抗も小さいことが確認されてい
る。
【００６４】
【発明の効果】本発明に依る半導体装置及びその製造方
法に於いては、絶縁性基板上に在るベース層を覆って外
部ベース領域に於ける表面再結合を抑止する為の表面保
護層が形成され、表面保護層上に在って独立したメサ構
造をなし且つ表面保護層に比較して充分に厚い層厚をも
つエミッタ層が形成され、エミッタ層上に在って且つ側
断面がＴ型をなすようエミッタ層表面から張り出して大
きい平面面積をもつエミッタ・コンタクト層が形成さ
れ、エミッタ・コンタクト層とエミッタ層とがなすＴ型
形状並びにエミッタ・コンタクト層と表面保護層との段
差に起因して分断された同一電極材料膜で構成されたエ
ミッタ電極及びベース電極が形成される。
法に於いては、絶縁性基板上に在るベース層を覆って外
部ベース領域に於ける表面再結合を抑止する為の表面保
護層が形成され、表面保護層上に在って独立したメサ構
造をなし且つ表面保護層に比較して充分に厚い層厚をも
つエミッタ層が形成され、エミッタ層上に在って且つ側
断面がＴ型をなすようエミッタ層表面から張り出して大
きい平面面積をもつエミッタ・コンタクト層が形成さ
れ、エミッタ・コンタクト層とエミッタ層とがなすＴ型
形状並びにエミッタ・コンタクト層と表面保護層との段
差に起因して分断された同一電極材料膜で構成されたエ
ミッタ電極及びベース電極が形成される。
【００６５】前記構成を採ることに依って得られるＨＢ
Ｔに於いては、エピタキシャル成長技術で全面ガード・
リング構造が形成され、そして、ガード・リングをなす
表面保護層の層厚は正確且つ均一であって表面再結合は
充分に抑止され、しかも、その実現は極めて容易であ
る。また、ガード・リング構造の如何を考慮することな
く、真性エミッタ層を独自に成長させるので、その層厚
は、必要に応じて任意に厚くすることができるから、エ
ミッタ・ベース間の耐圧を損なうことは皆無である。更
にまた、エミッタ・ベース接合を小さくすることが可能
であり、そして、エミッタ電極並びにベース電極をセル
フ・アライメント方式で形成できることから、寄生抵抗
や寄生容量を小さくするのに有効であり、低電流駆動に
適したものとなる。
Ｔに於いては、エピタキシャル成長技術で全面ガード・
リング構造が形成され、そして、ガード・リングをなす
表面保護層の層厚は正確且つ均一であって表面再結合は
充分に抑止され、しかも、その実現は極めて容易であ
る。また、ガード・リング構造の如何を考慮することな
く、真性エミッタ層を独自に成長させるので、その層厚
は、必要に応じて任意に厚くすることができるから、エ
ミッタ・ベース間の耐圧を損なうことは皆無である。更
にまた、エミッタ・ベース接合を小さくすることが可能
であり、そして、エミッタ電極並びにベース電極をセル
フ・アライメント方式で形成できることから、寄生抵抗
や寄生容量を小さくするのに有効であり、低電流駆動に
適したものとなる。
【図１】本発明の原理を説明する為のＨＢＴを表す要部
切断側面図である。
切断側面図である。
【図２】図１に見られるＨＢＴ（半製品）の製造工程を
説明する為の工程要所に於けるＨＢＴの要部切断側面図
である。
説明する為の工程要所に於けるＨＢＴの要部切断側面図
である。
【図３】図１に見られるＨＢＴ（半製品）の製造工程を
説明する為の工程要所に於けるＨＢＴの要部切断側面図
である。
説明する為の工程要所に於けるＨＢＴの要部切断側面図
である。
【図４】本発明一実施例を説明する為の工程要所に於け
るＨＢＴを表す要部切断側面図である。
るＨＢＴを表す要部切断側面図である。
【図５】本発明一実施例を説明する為の工程要所に於け
るＨＢＴを表す要部切断側面図である。
るＨＢＴを表す要部切断側面図である。
【図６】本発明に於ける他の実施例を説明する為の工程
要所に於けるＨＢＴを表す要部切断側面図である。
要所に於けるＨＢＴを表す要部切断側面図である。
【図７】本発明に於ける他の実施例を説明する為の工程
要所に於けるＨＢＴを表す要部切断側面図である。
要所に於けるＨＢＴを表す要部切断側面図である。
【図８】従来のＨＢＴを表す要部切断側面図である。
３１ 基板 ３２ コレクタ・コンタクト層 ３３ コレクタ層 ３４ ベース層 ３５ 表面保護層 ３６ ＳｉＯＮ膜 ３６Ａ 平面で大面積の開口 ３６Ｂ 平面で小面積の開口 ３７ レジスト膜 ３７Ａ 開口 ３８ エミッタ層 ３９ エミッタ・コンタクト層 ４０ エミッタ電極 ４１ ベース電極 ４３ コレクタ電極
Claims (2)
- 【請求項１】絶縁性基板上に在るベース層を覆って外部
ベース領域に於ける表面再結合を抑止する為の表面保護
層と、 該表面保護層上に在って独立したメサ構造をなし且つ該
表面保護層に比較して充分に厚い層厚をもつエミッタ層
と、 該エミッタ層上に在って且つ側断面がＴ型をなすよう該
エミッタ層表面から張り出して大きい平面面積をもつエ
ミッタ・コンタクト層と、 該エミッタ・コンタクト層と該エミッタ層とがなすＴ型
形状並びに該エミッタ・コンタクト層と該表面保護層と
の段差に起因して分断された同一電極材料膜で構成され
たエミッタ電極及びベース電極とを備えてなることを特
徴とする半導体装置。 - 【請求項２】絶縁性基板上にベース層及び外部ベース領
域に於ける表面再結合を抑止する為の表面保護層を順に
形成する工程と、 次いで、表面側に形成された大面積の開口並びに該開口
に連なって側断面がＴ型をなすよう形成された小面積の
開口のそれぞれをもつ選択成長用マスク膜を形成する工
程と、 次いで、該選択成長用マスク膜の開口内にエミッタ層及
びエミッタ・コンタクト層を順に選択再成長させて埋め
る工程と、 次いで、該選択成長用マスク膜を除去してから電極材料
膜を形成し且つ該電極材料膜を該エミッタ・コンタクト
層と該エミッタ層とがなすＴ型形状並びに該エミッタ・
コンタクト層と該表面保護層との段差を利用して分断す
ることに依ってエミッタ電極及びベース電極を形成する
工程とが含まれてなることを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP382195A JPH08195401A (ja) | 1995-01-13 | 1995-01-13 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP382195A JPH08195401A (ja) | 1995-01-13 | 1995-01-13 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08195401A true JPH08195401A (ja) | 1996-07-30 |
Family
ID=11567868
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP382195A Withdrawn JPH08195401A (ja) | 1995-01-13 | 1995-01-13 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08195401A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6781165B2 (en) | 2002-03-26 | 2004-08-24 | Fujitsu Quantum Devices Limited | Hetero-junction bipolar transistor with gold out-diffusion barrier made from InP or InGaP |
| US7008832B1 (en) | 2000-07-20 | 2006-03-07 | Advanced Micro Devices, Inc. | Damascene process for a T-shaped gate electrode |
| JP2014220442A (ja) * | 2013-05-10 | 2014-11-20 | 日本電信電話株式会社 | 半導体装置 |
-
1995
- 1995-01-13 JP JP382195A patent/JPH08195401A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7008832B1 (en) | 2000-07-20 | 2006-03-07 | Advanced Micro Devices, Inc. | Damascene process for a T-shaped gate electrode |
| US6781165B2 (en) | 2002-03-26 | 2004-08-24 | Fujitsu Quantum Devices Limited | Hetero-junction bipolar transistor with gold out-diffusion barrier made from InP or InGaP |
| JP2014220442A (ja) * | 2013-05-10 | 2014-11-20 | 日本電信電話株式会社 | 半導体装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020402 |