JPH05299433A - ヘテロ接合バイポーラトランジスタ - Google Patents
ヘテロ接合バイポーラトランジスタInfo
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- JPH05299433A JPH05299433A JP4106763A JP10676392A JPH05299433A JP H05299433 A JPH05299433 A JP H05299433A JP 4106763 A JP4106763 A JP 4106763A JP 10676392 A JP10676392 A JP 10676392A JP H05299433 A JPH05299433 A JP H05299433A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/737—Hetero-junction transistors
- H01L29/7371—Vertical transistors
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- Bipolar Transistors (AREA)
Abstract
(57)【要約】
【目的】 オン電圧変動の少ない高信頼性ヘテロ接合バ
イポーラトランジスタを提供すること。 【構成】 半絶縁性ＧａＡｓ基板上１０に、ｎ+ 型Ｇａ
Ａｓコレクタコンタクト領域１１，ｎ型ＧａＡｓコレク
タ領域１２，ｐ型ＧａＡｓベース領域１３，ｎ型ＡｌＧ
ａＡｓエミッタ領域１４及びｎ+ 型ＩｎＧａＡｓエミッ
タコンタクト領域１５を順次形成し、ベース領域１３と
エミッタ領域１４でヘテロ接合を形成したヘテロ接合バ
イポーラトランジスタにおいて、エミッタ領域１４をド
ライエッチング法によりメサ型に形成し、該メサの周辺
部外側にＢ+ イオン注入による高抵抗化領域１６，１７
を形成し、ベース・エミッタ接合とイオン注入領域とを
接触させないことを特徴とする。
イポーラトランジスタを提供すること。 【構成】 半絶縁性ＧａＡｓ基板上１０に、ｎ+ 型Ｇａ
Ａｓコレクタコンタクト領域１１，ｎ型ＧａＡｓコレク
タ領域１２，ｐ型ＧａＡｓベース領域１３，ｎ型ＡｌＧ
ａＡｓエミッタ領域１４及びｎ+ 型ＩｎＧａＡｓエミッ
タコンタクト領域１５を順次形成し、ベース領域１３と
エミッタ領域１４でヘテロ接合を形成したヘテロ接合バ
イポーラトランジスタにおいて、エミッタ領域１４をド
ライエッチング法によりメサ型に形成し、該メサの周辺
部外側にＢ+ イオン注入による高抵抗化領域１６，１７
を形成し、ベース・エミッタ接合とイオン注入領域とを
接触させないことを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、ヘテロ接合バイポーラ
トランジスタに係わり、特にイオン注入により素子寸法
を規定したヘテロ接合バイポーラトランジスタに関す
る。
トランジスタに係わり、特にイオン注入により素子寸法
を規定したヘテロ接合バイポーラトランジスタに関す
る。
【０００２】
【従来の技術】近年の産業の進歩に伴い、超高速・超大
型計算機，大容量通信システム、或いは高周波帯移動体
通信への需要は益々高まりつつある。このような用途に
対応可能な超高速素子として化合物半導体、特にＧａＡ
ｓ系，ＩｎＰ系のヘテロ接合バイポーラトランジスタが
注目を浴び、現在盛んに開発が進められている。
型計算機，大容量通信システム、或いは高周波帯移動体
通信への需要は益々高まりつつある。このような用途に
対応可能な超高速素子として化合物半導体、特にＧａＡ
ｓ系，ＩｎＰ系のヘテロ接合バイポーラトランジスタが
注目を浴び、現在盛んに開発が進められている。
【０００３】高速動作のためには素子の寄生容量低減が
必要であり、このため素子の寸法、特にエミッタ寸法の
微細化は必須である。エミッタ寸法の微細化の方法とし
て、イオン注入法を用いたものがある。これは、Ｂ+ ，
Ｈ+ ，Ｏ+ などのイオン注入によりエミッタ領域（さら
にはベース領域）の一部を高抵抗化し、エミッタ電極取
出し方向へのエミッタ長を規定しようとするものであ
る。
必要であり、このため素子の寸法、特にエミッタ寸法の
微細化は必須である。エミッタ寸法の微細化の方法とし
て、イオン注入法を用いたものがある。これは、Ｂ+ ，
Ｈ+ ，Ｏ+ などのイオン注入によりエミッタ領域（さら
にはベース領域）の一部を高抵抗化し、エミッタ電極取
出し方向へのエミッタ長を規定しようとするものであ
る。
【０００４】図７は、イオン注入によりエミッタを微細
化した従来のヘテロ接合バイポーラトランジスタを示す
もので、（ａ）は平面図、（ｂ）は（ａ）の矢視Ｘ−
Ｘ′断面図である。図中１０はｉ型基板、１１はｎ+ 型
コレクタコンタクト層、１２はｎ型コレクタ層、１３は
ｐ+ 型ベース層、１４はｎ型エミッタ層、１５はｎ+ 型
エミッタコンタクト層、１６はＢ+ イオン注入による高
抵抗化層、２２はベース電極、２３は絶縁層、２４はエ
ミッタ電極である。この例では、エミッタメサ側壁２７
の内側にイオン注入領域境界２８の一部が存在し、イオ
ン注入によりエミッタ層１４の一部を高抵抗化層にして
いるので、エミッタ層１４の電極取り出し方向の寸法が
小さくなる。
化した従来のヘテロ接合バイポーラトランジスタを示す
もので、（ａ）は平面図、（ｂ）は（ａ）の矢視Ｘ−
Ｘ′断面図である。図中１０はｉ型基板、１１はｎ+ 型
コレクタコンタクト層、１２はｎ型コレクタ層、１３は
ｐ+ 型ベース層、１４はｎ型エミッタ層、１５はｎ+ 型
エミッタコンタクト層、１６はＢ+ イオン注入による高
抵抗化層、２２はベース電極、２３は絶縁層、２４はエ
ミッタ電極である。この例では、エミッタメサ側壁２７
の内側にイオン注入領域境界２８の一部が存在し、イオ
ン注入によりエミッタ層１４の一部を高抵抗化層にして
いるので、エミッタ層１４の電極取り出し方向の寸法が
小さくなる。
【０００５】良く知られているウェットエッチング法で
エミッタ長を規定した場合、等方性エッチャントではパ
ターン精度の低下が生じ易い。また、異方性エッチャン
トの場合は逆テーパが形成され、電極引出し配線に断線
が生じ易いという問題があった。このようにイオン注入
によるエミッタ寸法の規定は素子の高速化にとって有利
な技術と考えられていた。
エミッタ長を規定した場合、等方性エッチャントではパ
ターン精度の低下が生じ易い。また、異方性エッチャン
トの場合は逆テーパが形成され、電極引出し配線に断線
が生じ易いという問題があった。このようにイオン注入
によるエミッタ寸法の規定は素子の高速化にとって有利
な技術と考えられていた。
【０００６】ところが、最近になってこの方法は素子の
信頼性に関して重大な欠点を持っていることが明らかに
なった。発明者らによる高温通電環境下での加速劣化試
験の結果、イオン注入によりエミッタ寸法を規定した素
子はオン電圧（所定のコレクタ電流が流れるためのベー
ス・エミッタ間電圧）が上昇し、素子特性が劣化し易い
ことが明らかになった。これは、ベース不純物（例え
ば、Ｂｅ，Ｃ，Ｚｎ，Ｍｇ，Ｓｉ，Ｓｎなど）がベース
領域とはバンドギャップエネルギーの異なるエミッタ領
域へ異常拡散をしたためと考えられる（参考文献；信学
技法 Vol.91,No.423, ED91-163, MW91-146, ICD91-18
9）。
信頼性に関して重大な欠点を持っていることが明らかに
なった。発明者らによる高温通電環境下での加速劣化試
験の結果、イオン注入によりエミッタ寸法を規定した素
子はオン電圧（所定のコレクタ電流が流れるためのベー
ス・エミッタ間電圧）が上昇し、素子特性が劣化し易い
ことが明らかになった。これは、ベース不純物（例え
ば、Ｂｅ，Ｃ，Ｚｎ，Ｍｇ，Ｓｉ，Ｓｎなど）がベース
領域とはバンドギャップエネルギーの異なるエミッタ領
域へ異常拡散をしたためと考えられる（参考文献；信学
技法 Vol.91,No.423, ED91-163, MW91-146, ICD91-18
9）。
【０００７】
【発明が解決しようとする課題】このように従来の技術
では、ウェットエッチング法でエミッタ寸法を規定する
と、パターン精度の低下や電極引出し配線の断線を招
き、素子の信頼性が低下する。また、イオン注入法でエ
ミッタ寸法及び素子寸法を規定すると、オン電圧の変動
を招く問題があった。
では、ウェットエッチング法でエミッタ寸法を規定する
と、パターン精度の低下や電極引出し配線の断線を招
き、素子の信頼性が低下する。また、イオン注入法でエ
ミッタ寸法及び素子寸法を規定すると、オン電圧の変動
を招く問題があった。
【０００８】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、オン電圧変動の少ない
高信頼性ヘテロ接合バイポーラトランジスタを提供する
ことにある。
ので、その目的とするところは、オン電圧変動の少ない
高信頼性ヘテロ接合バイポーラトランジスタを提供する
ことにある。
【０００９】
【課題を解決するための手段】本発明の骨子は、素子寸
法を規定するためにイオン注入法を用い、かつエミッタ
寸法を規定するためにドライエッチング法を用い、エミ
ッタ領域とベース領域との接合部をイオン注入領域に接
触させないことにある。
法を規定するためにイオン注入法を用い、かつエミッタ
寸法を規定するためにドライエッチング法を用い、エミ
ッタ領域とベース領域との接合部をイオン注入領域に接
触させないことにある。
【００１０】即ち本発明は、半導体基板上に第１導電型
のコレクタ領域，第２導電型のベース領域及び第１導電
型のエミッタ領域を順次形成し、ベース領域とエミッタ
領域でヘテロ接合を形成したヘテロ接合バイポーラトラ
ンジスタにおいて、エミッタ領域をメサ型に形成し、該
メサの周辺部外側にメサ型部分に入れることなくイオン
注入法による高抵抗化領域を形成するようにしたもので
ある。
のコレクタ領域，第２導電型のベース領域及び第１導電
型のエミッタ領域を順次形成し、ベース領域とエミッタ
領域でヘテロ接合を形成したヘテロ接合バイポーラトラ
ンジスタにおいて、エミッタ領域をメサ型に形成し、該
メサの周辺部外側にメサ型部分に入れることなくイオン
注入法による高抵抗化領域を形成するようにしたもので
ある。
【００１１】ここで、エミッタ領域のメサは、ドライエ
ッチング法により形成すること、又はドライエッチング
法及びその後のウェットエッチング法により形成するこ
とが望ましい。
ッチング法により形成すること、又はドライエッチング
法及びその後のウェットエッチング法により形成するこ
とが望ましい。
【００１２】
【作用】本発明によれば、イオン注入法による高抵抗化
領域でベース領域或いはコレクタ領域の寸法を微小に規
定することが可能となり、平坦性及び面内均一性が高い
ヘテロ接合バイポーラトランジスタが得られる。エミッ
タ領域はＲＩＥ法，ＲＩＢＥ法などドライエッチング
法、或いはこれらに引続くウェットエッチング法により
メサ型に形成されており、メサ形状は主にドライエッチ
ング法により決定されているため、ウェットエッチング
法のみ利用した場合に比べサイドエッチング量が少な
く、寸法精度の高いメサ形状が得られる。また、引続く
ウェットエッチング法によりドライエッチング法による
基板への損傷を除去することが可能となる。
領域でベース領域或いはコレクタ領域の寸法を微小に規
定することが可能となり、平坦性及び面内均一性が高い
ヘテロ接合バイポーラトランジスタが得られる。エミッ
タ領域はＲＩＥ法，ＲＩＢＥ法などドライエッチング
法、或いはこれらに引続くウェットエッチング法により
メサ型に形成されており、メサ形状は主にドライエッチ
ング法により決定されているため、ウェットエッチング
法のみ利用した場合に比べサイドエッチング量が少な
く、寸法精度の高いメサ形状が得られる。また、引続く
ウェットエッチング法によりドライエッチング法による
基板への損傷を除去することが可能となる。
【００１３】また、本発明ではイオン注入領域と、エミ
ッタ領域とベース領域との接合部が接しないため、ベー
ス不純物のエミッタ領域への拡散を抑制することができ
る。即ち、イオン注入領域では結晶欠陥が多く導入され
ており、従来のように（図７中の２９で示す）イオン注
入領域が上記接合部に接していると、ベース不純物のエ
ミッタ領域への異常拡散を誘導する。これは、本発明者
らの実験によって確かめられた。これに対し本発明で
は、エミッタ・ベース接合部にはイオン注入領域が接し
ていないため、このような異常拡散は生じない。従っ
て、ベース不純物のエミッタ領域への異常拡散に起因す
るオン電圧の変動を防止することが可能となる。
ッタ領域とベース領域との接合部が接しないため、ベー
ス不純物のエミッタ領域への拡散を抑制することができ
る。即ち、イオン注入領域では結晶欠陥が多く導入され
ており、従来のように（図７中の２９で示す）イオン注
入領域が上記接合部に接していると、ベース不純物のエ
ミッタ領域への異常拡散を誘導する。これは、本発明者
らの実験によって確かめられた。これに対し本発明で
は、エミッタ・ベース接合部にはイオン注入領域が接し
ていないため、このような異常拡散は生じない。従っ
て、ベース不純物のエミッタ領域への異常拡散に起因す
るオン電圧の変動を防止することが可能となる。
【００１４】また、素子寸法を規定するためのイオン注
入とは別に、異なる素子間を分離するためにイオン注入
法による高抵抗化領域を設けることにより、より平坦性
及び面内均一性が高いヘテロ接合バイポーラトランジス
タが得られる。
入とは別に、異なる素子間を分離するためにイオン注入
法による高抵抗化領域を設けることにより、より平坦性
及び面内均一性が高いヘテロ接合バイポーラトランジス
タが得られる。
【００１５】
【実施例】以下に、図面を参照しながら本発明の実施例
を説明する。
を説明する。
【００１６】図１は本発明の一実施例に係わるヘテロ接
合バイポーラトランジスタの概略構成を示す平面図、図
２（ａ）は図１の矢視Ａ−Ａ′断面図（エミッタ電極取
出し方向と直交する方向の断面図）、図２（ｂ）は図１
の矢視Ｂ−Ｂ′断面図（エミッタ電極取出し方向の断面
図）である。
合バイポーラトランジスタの概略構成を示す平面図、図
２（ａ）は図１の矢視Ａ−Ａ′断面図（エミッタ電極取
出し方向と直交する方向の断面図）、図２（ｂ）は図１
の矢視Ｂ−Ｂ′断面図（エミッタ電極取出し方向の断面
図）である。
【００１７】図中１０は半絶縁性ＧａＡｓ基板であり、
この基板１０上に、ｎ+ 型ＧａＡｓコレクタコンタクト
層１１（Ｓｉドーピング濃度５×１０18ｃｍ-3，膜厚５
００ｎｍ），ｎ型ＧａＡｓコレクタ層１２（Ｓｉドーピ
ング濃度５×１０16ｃｍ-3，膜厚４００ｎｍ），ｐ+ 型
ＧａＡｓベース層１３（Ｂｅドーピング濃度５×1019ｃ
ｍ-3，膜厚１００ｎｍ），ｎ型ＡｌＧａＡｓエミッタ層
１４（Ａｌモル濃度０．３，Ｓｉドーピング濃度１×１
０18ｃｍ-3，膜厚３００ｎｍ），ｎ+ 型ＩｎＧａＡｓエ
ミッタコンタクト層１５（Ｉｎモル濃度０．５，Ｓｉド
ーピング濃度２×１０19ｃｍ-3，膜厚５０ｎｍ）が成長
形成されている。
この基板１０上に、ｎ+ 型ＧａＡｓコレクタコンタクト
層１１（Ｓｉドーピング濃度５×１０18ｃｍ-3，膜厚５
００ｎｍ），ｎ型ＧａＡｓコレクタ層１２（Ｓｉドーピ
ング濃度５×１０16ｃｍ-3，膜厚４００ｎｍ），ｐ+ 型
ＧａＡｓベース層１３（Ｂｅドーピング濃度５×1019ｃ
ｍ-3，膜厚１００ｎｍ），ｎ型ＡｌＧａＡｓエミッタ層
１４（Ａｌモル濃度０．３，Ｓｉドーピング濃度１×１
０18ｃｍ-3，膜厚３００ｎｍ），ｎ+ 型ＩｎＧａＡｓエ
ミッタコンタクト層１５（Ｉｎモル濃度０．５，Ｓｉド
ーピング濃度２×１０19ｃｍ-3，膜厚５０ｎｍ）が成長
形成されている。
【００１８】なお、図には示さないが、ＧａＡｓベース
層１３とＡｌＧａＡｓエミッタ層１４との間には、膜厚
１０ｎｍのアンドープＧａＡｓ層が設けられている。ま
た、ＡｌＧａＡｓエミッタ層１４の基板側及び表面側に
はＡｌモル濃度が０から０．３，膜厚３０ｎｍのグレー
ディング層がそれぞれ設けられ、さらに表面側には膜厚
５０ｎｍのＳｉドーピング濃度５×１０18ｃｍ-3のｎ型
ＧａＡｓ層が設けられている。
層１３とＡｌＧａＡｓエミッタ層１４との間には、膜厚
１０ｎｍのアンドープＧａＡｓ層が設けられている。ま
た、ＡｌＧａＡｓエミッタ層１４の基板側及び表面側に
はＡｌモル濃度が０から０．３，膜厚３０ｎｍのグレー
ディング層がそれぞれ設けられ、さらに表面側には膜厚
５０ｎｍのＳｉドーピング濃度５×１０18ｃｍ-3のｎ型
ＧａＡｓ層が設けられている。
【００１９】エミッタ層１４及びエミッタコンタクト層
１５はメサ型に形成され、このメサの周辺部外側には、
表面に露出したベース層１３からコレクタ層１２に達す
るＢ+ イオン注入による高抵抗化層１６，１７が形成さ
れている。また、素子分離のためにＨ+ イオン注入によ
る高抵抗化層１８が形成されている。ここで、高抵抗化
層１７の一部にはＨ+ イオンも注入されている。また、
高抵抗化層１６，１７のイオン注入領域境界２８は、エ
ミッタメサ側壁２７に接することなく該側壁２７の外側
に形成されている。
１５はメサ型に形成され、このメサの周辺部外側には、
表面に露出したベース層１３からコレクタ層１２に達す
るＢ+ イオン注入による高抵抗化層１６，１７が形成さ
れている。また、素子分離のためにＨ+ イオン注入によ
る高抵抗化層１８が形成されている。ここで、高抵抗化
層１７の一部にはＨ+ イオンも注入されている。また、
高抵抗化層１６，１７のイオン注入領域境界２８は、エ
ミッタメサ側壁２７に接することなく該側壁２７の外側
に形成されている。
【００２０】エミッタメサ２７の外側に露出したベース
層１３上にはベース電極２２が形成され、このベース電
極２２は一方向に引出されている。エミッタコンタクト
層１５上にはエミッタ電極２４が形成され、このエミッ
タ電極２４はベース電極２２とは反対方向に引出されて
いる。また、エミッタメサ２７とは離れた位置で基板表
面からエミッタコンタクト層１１に達するまでエッチン
グされ、このエッチングにより露出したコレクタ層コン
タクト１１の上にはコレクタ電極２５が形成されてい
る。なお、図中２１，２３は絶縁層を示している。
層１３上にはベース電極２２が形成され、このベース電
極２２は一方向に引出されている。エミッタコンタクト
層１５上にはエミッタ電極２４が形成され、このエミッ
タ電極２４はベース電極２２とは反対方向に引出されて
いる。また、エミッタメサ２７とは離れた位置で基板表
面からエミッタコンタクト層１１に達するまでエッチン
グされ、このエッチングにより露出したコレクタ層コン
タクト１１の上にはコレクタ電極２５が形成されてい
る。なお、図中２１，２３は絶縁層を示している。
【００２１】次に、上記実施例素子の製造方法について
図３及び図４を参照して説明する。まず、図３（ａ）に
示すように、ｉ−ＧａＡｓ基板１０上にｎ+ −ＧａＡｓ
コレクタコンタクト層１１，ｎ−ＧａＡｓコレクタ層１
２，ｐ+ −ＧａＡｓベース層１３，ｎ−ＡｌＧａＡｓエ
ミッタ層１４及びｎ+ −ＩｎＧａＡｓエミッタコンタク
ト層１５を、ＭＢＥ法で順次成長形成する。
図３及び図４を参照して説明する。まず、図３（ａ）に
示すように、ｉ−ＧａＡｓ基板１０上にｎ+ −ＧａＡｓ
コレクタコンタクト層１１，ｎ−ＧａＡｓコレクタ層１
２，ｐ+ −ＧａＡｓベース層１３，ｎ−ＡｌＧａＡｓエ
ミッタ層１４及びｎ+ −ＩｎＧａＡｓエミッタコンタク
ト層１５を、ＭＢＥ法で順次成長形成する。
【００２２】次いで、図３（ｂ）に示すように、エミッ
タコンタクト層１５上にレジスト３１のマスクを形成
し、通常のＰＥＰ工程を利用してエミッタコンタクト層
１５の一部をエミッタ層１４に達する深さまでエッチン
グする。
タコンタクト層１５上にレジスト３１のマスクを形成
し、通常のＰＥＰ工程を利用してエミッタコンタクト層
１５の一部をエミッタ層１４に達する深さまでエッチン
グする。
【００２３】次いで、図３（ｃ）に示すように、レジス
ト３１及び図示しないＳｉＯ2 膜を保護マスクとして、
加速電圧１４０ｋｅＶ，ドーズ量４×１０13ｃｍ-2の条
件でＢ+ イオン注入を行い高抵抗化領域１６，１７を形
成し、さらに加速電圧１９０ｋｅＶ，ドーズ量１．５×
１０15ｃｍ-2の条件でＨ+ イオン注入を行い高抵抗化領
域１８を形成する。ここで、高抵抗化領域１６，１７に
よりベース領域の面積が規定され、高抵抗化領域１８に
よりコレクタ領域、即ち素子面積が規定されることにな
る。
ト３１及び図示しないＳｉＯ2 膜を保護マスクとして、
加速電圧１４０ｋｅＶ，ドーズ量４×１０13ｃｍ-2の条
件でＢ+ イオン注入を行い高抵抗化領域１６，１７を形
成し、さらに加速電圧１９０ｋｅＶ，ドーズ量１．５×
１０15ｃｍ-2の条件でＨ+ イオン注入を行い高抵抗化領
域１８を形成する。ここで、高抵抗化領域１６，１７に
よりベース領域の面積が規定され、高抵抗化領域１８に
よりコレクタ領域、即ち素子面積が規定されることにな
る。
【００２４】次いで、図４（ａ）に示すように、基板全
面にＳｉＯ2 膜２１をＣＶＤ法で堆積させ、レジスト３
２を塗布しＰＥＰ工程及び酸素ガス，ＣＦ4 ガスによる
ＲＩＥ法によりレジスト３２及びＳｉＯ2 膜２１の一部
を除去し、ベース電極用開口部を形成する。
面にＳｉＯ2 膜２１をＣＶＤ法で堆積させ、レジスト３
２を塗布しＰＥＰ工程及び酸素ガス，ＣＦ4 ガスによる
ＲＩＥ法によりレジスト３２及びＳｉＯ2 膜２１の一部
を除去し、ベース電極用開口部を形成する。
【００２５】次いで、図４（ｂ）に示すように、開口部
に対しＣｌ2 ガスを用いたＥＣＲ−ＲＩＢＥ法により、
Ｃｌ2 ガス圧力５×１０-4Torrの条件でベース層１３に
達する深さまでエミッタ層１４をドライエッチングし、
エミッタメサを形成する。続いて、燐酸系エッチャント
（燐酸：Ｈ2 Ｏ2 ：Ｈ2 ＝１：１：３０）でウェットエ
ッチングを行う。この工程により、ドライエッチングに
よる結晶欠陥及び残渣を除去すると共に、後述するベー
ス電極のリフトオフ工程を容易にすることが可能とな
る。
に対しＣｌ2 ガスを用いたＥＣＲ−ＲＩＢＥ法により、
Ｃｌ2 ガス圧力５×１０-4Torrの条件でベース層１３に
達する深さまでエミッタ層１４をドライエッチングし、
エミッタメサを形成する。続いて、燐酸系エッチャント
（燐酸：Ｈ2 Ｏ2 ：Ｈ2 ＝１：１：３０）でウェットエ
ッチングを行う。この工程により、ドライエッチングに
よる結晶欠陥及び残渣を除去すると共に、後述するベー
ス電極のリフトオフ工程を容易にすることが可能とな
る。
【００２６】次いで、図４（ｃ）に示すように、基板全
面にベース電極金属（Ｃｒ／Ａｕ）を蒸着し、リフトオ
フ法によりベース電極２２を形成する。その後、ポリイ
ミド樹脂２３を基板全面に塗布し、熱処理（キュア）す
る。
面にベース電極金属（Ｃｒ／Ａｕ）を蒸着し、リフトオ
フ法によりベース電極２２を形成する。その後、ポリイ
ミド樹脂２３を基板全面に塗布し、熱処理（キュア）す
る。
【００２７】次いで、フォトレジスト（図示せず）を塗
布し平坦化し、酸素ガスによるＲＩＥ法によりＳｉＯ2
膜２１を露出させ、不要なポリイミド樹脂２３を除去
し、ベース電極２２上をポリイミド樹脂２３で保護す
る。さらに、モノクロルベンゼンを使った逆テーパＰＥ
Ｐ法によりエミッタ電極（Ｔｉ／Ａｕ）２４を形成す
る。この際、エミッタコンタクト層１５上のＳｉＯ2 膜
２１は弗化アンモニウム溶液により除去する。さらに、
通常のＰＥＰ法によりコレクタ電極（ＡｕＧｅ／Ｎｉ／
Ｔｉ／Ａｕ）２５を形成する。これにより、図１及び図
２に示すヘテロ接合バイポーラトランジスタが得られ
る。
布し平坦化し、酸素ガスによるＲＩＥ法によりＳｉＯ2
膜２１を露出させ、不要なポリイミド樹脂２３を除去
し、ベース電極２２上をポリイミド樹脂２３で保護す
る。さらに、モノクロルベンゼンを使った逆テーパＰＥ
Ｐ法によりエミッタ電極（Ｔｉ／Ａｕ）２４を形成す
る。この際、エミッタコンタクト層１５上のＳｉＯ2 膜
２１は弗化アンモニウム溶液により除去する。さらに、
通常のＰＥＰ法によりコレクタ電極（ＡｕＧｅ／Ｎｉ／
Ｔｉ／Ａｕ）２５を形成する。これにより、図１及び図
２に示すヘテロ接合バイポーラトランジスタが得られ
る。
【００２８】ここで、本実施例素子と従来素子との大き
な違いを図５（ａ）（ｂ）に示す。従来素子では、図５
（ａ）に示すように、エミッタ電極引出し方向でエミッ
タメサ側壁２７とＢ+ イオン注入領域境界２８が交差し
ており、ベース・エミッタ接合部とイオン注入領域が一
部（図中×印２９で示す領域で）接している。このた
め、イオン注入の際にベース不純物がエミッタ領域に異
常拡散しオン電圧の変動を招く。これに対し本実施例素
子は、図５（ｂ）に示すように、エミッタメサ側壁２７
の外側にＢ+ イオン注入領域境界２８が存在し、ベース
・エミッタ接合部とイオン注入領域が接することはな
い。このため、イオン注入の際にベース不純物がエミッ
タ領域に異常拡散することはなく、オン電圧の変動を未
然に防止することができる。
な違いを図５（ａ）（ｂ）に示す。従来素子では、図５
（ａ）に示すように、エミッタ電極引出し方向でエミッ
タメサ側壁２７とＢ+ イオン注入領域境界２８が交差し
ており、ベース・エミッタ接合部とイオン注入領域が一
部（図中×印２９で示す領域で）接している。このた
め、イオン注入の際にベース不純物がエミッタ領域に異
常拡散しオン電圧の変動を招く。これに対し本実施例素
子は、図５（ｂ）に示すように、エミッタメサ側壁２７
の外側にＢ+ イオン注入領域境界２８が存在し、ベース
・エミッタ接合部とイオン注入領域が接することはな
い。このため、イオン注入の際にベース不純物がエミッ
タ領域に異常拡散することはなく、オン電圧の変動を未
然に防止することができる。
【００２９】なお、従来素子ではイオン注入によりエミ
ッタ寸法を規定しているが、本実施例ではメサエッチン
グのみでエミッタ寸法を規定している。このため、従来
素子の方がエミッタ寸法をより小さく規定することがで
きる。しかし、本発明者らの実験によれば、イオン注入
によりエミッタ寸法を規定する場合、イオン注入領域よ
りも内側のエミッタ領域内へのイオン注入不純物の拡散
により、エミッタ領域の周辺部の抵抗が増大してしまう
ことが判明した。エミッタ寸法が比較的大きい場合は問
題とならないが、エミッタ寸法が小さくなるとこの抵抗
増大が問題となり、イオン注入でエミッタ寸法を規定す
るにも限度がある。
ッタ寸法を規定しているが、本実施例ではメサエッチン
グのみでエミッタ寸法を規定している。このため、従来
素子の方がエミッタ寸法をより小さく規定することがで
きる。しかし、本発明者らの実験によれば、イオン注入
によりエミッタ寸法を規定する場合、イオン注入領域よ
りも内側のエミッタ領域内へのイオン注入不純物の拡散
により、エミッタ領域の周辺部の抵抗が増大してしまう
ことが判明した。エミッタ寸法が比較的大きい場合は問
題とならないが、エミッタ寸法が小さくなるとこの抵抗
増大が問題となり、イオン注入でエミッタ寸法を規定す
るにも限度がある。
【００３０】一方、ドライエッチングで規定できる最小
のエミッタ寸法はイオン注入で規定できる最小のエミッ
タ寸法よりも大きいが、イオン注入でエミッタ寸法を規
定する際にエミッタ抵抗の増大が問題とならない最小寸
法は、ＲＩＥなどのドライエッチングで十分に形成する
ことができた。つまり、イオン注入の方がエミッタ寸法
を小さく規定できるが、エミッタ抵抗の増大という問題
を考えると、ドライエッチングによってもイオン注入で
規定できるエミッタ寸法程度は十分に達成可能である。
のエミッタ寸法はイオン注入で規定できる最小のエミッ
タ寸法よりも大きいが、イオン注入でエミッタ寸法を規
定する際にエミッタ抵抗の増大が問題とならない最小寸
法は、ＲＩＥなどのドライエッチングで十分に形成する
ことができた。つまり、イオン注入の方がエミッタ寸法
を小さく規定できるが、エミッタ抵抗の増大という問題
を考えると、ドライエッチングによってもイオン注入で
規定できるエミッタ寸法程度は十分に達成可能である。
【００３１】図６は本実施例の効果を説明するためのも
ので、経過時間に対するオン電圧の変化を示している。
具体的には、図１，２に示した本実施例による素子と図
７に示した従来構造による素子を同一基板上に同時に形
成し、周囲温度２００℃，コレクタ電流密度１×１０5
Ａ／ｃｍ2 ，コレクタ・エミッタ間電圧３Ｖの下に、高
温通電試験を行った場合のオン電圧の相対変化を示して
いる。ｔ時間後のオン電圧をＶon（ｔ）で現わし、ΔＶ
on（ｔ）＝Ｖon（ｔ）−Ｖon（０）である。なお、オン
電圧はコレクタ電流が３００Ａ／ｃｍ2 となるベース・
エミッタ間電圧で定義し、測定は室温において行った。
図６より、オン電圧は従来構造では７時間後に２％の上
昇が見られるが、本実施例の構造では２０時間まで２％
以下の上限に止まっており、本実施例の有効性が明らか
になった。
ので、経過時間に対するオン電圧の変化を示している。
具体的には、図１，２に示した本実施例による素子と図
７に示した従来構造による素子を同一基板上に同時に形
成し、周囲温度２００℃，コレクタ電流密度１×１０5
Ａ／ｃｍ2 ，コレクタ・エミッタ間電圧３Ｖの下に、高
温通電試験を行った場合のオン電圧の相対変化を示して
いる。ｔ時間後のオン電圧をＶon（ｔ）で現わし、ΔＶ
on（ｔ）＝Ｖon（ｔ）−Ｖon（０）である。なお、オン
電圧はコレクタ電流が３００Ａ／ｃｍ2 となるベース・
エミッタ間電圧で定義し、測定は室温において行った。
図６より、オン電圧は従来構造では７時間後に２％の上
昇が見られるが、本実施例の構造では２０時間まで２％
以下の上限に止まっており、本実施例の有効性が明らか
になった。
【００３２】このように本実施例によれば、エミッタメ
サをドライエッチング法で形成し、このエミッタメサの
外側にイオン注入による高抵抗化層を形成しているの
で、高抵抗化層により素子寸法を小さくでき、メサ構造
によりエミッタ寸法を小さくすることができる。そして
この場合、イオン注入領域がベース・エミッタ接合部に
接していないため、ベース不純物がエミッタ領域に異常
拡散することはなく、オン電圧の変動を未然に防止する
ことができる。また、エミッタメサの形成にドライエッ
チングを用いているので、パターン精度の低下や逆テー
パによる電極引出し配線の断線が生じることもなく、信
頼性の向上をはかることが可能である。従って、オン電
圧変動の少ない高信頼性のヘテロ接合バイポーラトラン
ジスタを実現することができる。
サをドライエッチング法で形成し、このエミッタメサの
外側にイオン注入による高抵抗化層を形成しているの
で、高抵抗化層により素子寸法を小さくでき、メサ構造
によりエミッタ寸法を小さくすることができる。そして
この場合、イオン注入領域がベース・エミッタ接合部に
接していないため、ベース不純物がエミッタ領域に異常
拡散することはなく、オン電圧の変動を未然に防止する
ことができる。また、エミッタメサの形成にドライエッ
チングを用いているので、パターン精度の低下や逆テー
パによる電極引出し配線の断線が生じることもなく、信
頼性の向上をはかることが可能である。従って、オン電
圧変動の少ない高信頼性のヘテロ接合バイポーラトラン
ジスタを実現することができる。
【００３３】なお、本発明は上述した実施例に限定され
るものではない。実施例ではエミッタが表面側に設けら
れている、所謂エミッタトップ型ヘテロ接合バイポーラ
トランジスタについて説明したが、本発明はエミッタが
表面側に設けられている、所謂コレクタトップ型ヘテロ
接合バイポーラトランジスタについても有効である。こ
の場合、ベース・コレクタ接合の安定性の高い、高信頼
性のコレクタトップ型ヘテロ接合バイポーラトランジス
タを得ることができる。また、実施例ではｎｐｎのトラ
ンジスタを説明したが、ｐｎｐのトランジスタに適用で
きるのも勿論のことである。その他、本発明の要旨を逸
脱しない範囲で、種々変形して実施することができる。
るものではない。実施例ではエミッタが表面側に設けら
れている、所謂エミッタトップ型ヘテロ接合バイポーラ
トランジスタについて説明したが、本発明はエミッタが
表面側に設けられている、所謂コレクタトップ型ヘテロ
接合バイポーラトランジスタについても有効である。こ
の場合、ベース・コレクタ接合の安定性の高い、高信頼
性のコレクタトップ型ヘテロ接合バイポーラトランジス
タを得ることができる。また、実施例ではｎｐｎのトラ
ンジスタを説明したが、ｐｎｐのトランジスタに適用で
きるのも勿論のことである。その他、本発明の要旨を逸
脱しない範囲で、種々変形して実施することができる。
【００３４】
【発明の効果】以上詳述したように本発明によれば、エ
ミッタ領域とベース領域との接合部がイオン注入領域に
接触しないように、エミッタ領域をメサ型に形成し、該
メサの周辺部外側にイオン注入法による高抵抗化領域を
形成しているので、高抵抗化領域で素子寸法が規定さ
れ、メサでエミッタ寸法が規定されることになり、オン
電圧変動の少ない高信頼性ヘテロ接合バイポーラトラン
ジスタを実現することが可能となる。
ミッタ領域とベース領域との接合部がイオン注入領域に
接触しないように、エミッタ領域をメサ型に形成し、該
メサの周辺部外側にイオン注入法による高抵抗化領域を
形成しているので、高抵抗化領域で素子寸法が規定さ
れ、メサでエミッタ寸法が規定されることになり、オン
電圧変動の少ない高信頼性ヘテロ接合バイポーラトラン
ジスタを実現することが可能となる。
【図１】実施例に係わるヘテロ接合バイポーラトランジ
スタの概略構成を示す平面図、
スタの概略構成を示す平面図、
【図２】図１の矢視Ａ−Ａ′及び矢視Ｂ−Ｂ′断面を示
す図。
す図。
【図３】実施例素子の製造工程の前半を示す断面図、
【図４】実施例素子の製造工程の後半を示す断面図、
【図５】実施例素子と従来素子との違いを説明するため
の模式図、
の模式図、
【図６】実施例素子による効果を説明するための特性
図、
図、
【図７】従来のヘテロ接合バイポーラトランジスタの概
略構成を示す図。
略構成を示す図。
１０…半絶縁性ＧａＡｓ基板、 １１…ｎ+ 型ＧａＡｓコレクタコンタクト層、 １２…ｎ型ＧａＡｓコレクタ層、 １３…ｐ+ 型ＧａＡｓベース層、 １４…ｎ型ＡｌＧａＡｓエミッタ層、 １５…ｎ+ 型ＩｎＧａＡｓエミッタコンタクト層、 １６，１７…Ｂ+ イオン注入による高抵抗化層、 １８…Ｈ+ イオン注入による高抵抗化層、 ２１…ＳｉＯ2 膜、 ２２…ベース電極、 ２３…エミッタ電極、 ２４…ポリイミド樹脂、 ２５…コレクタ電極、 ２７…エミッタメサ側壁、 ２８…Ｂ+ イオン注入領域境界、 ３１，３２…レジスト。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 赤木 順子 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝総合研究所内 (72)発明者 小原 正生 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝総合研究所内
Claims (1)
- 【請求項１】半導体基板上に第１導電型のコレクタ領
域，第２導電型のベース領域及び第１導電型のエミッタ
領域を順次形成し、ベース領域とエミッタ領域でヘテロ
接合を形成したヘテロ接合バイポーラトランジスタにお
いて、 前記エミッタ領域はメサ型に形成され、該メサの周辺部
外側にメサ型部分に入れることなくイオン注入法による
高抵抗化領域が形成されてなることを特徴とするヘテロ
接合バイポーラトランジスタ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4106763A JPH05299433A (ja) | 1992-04-24 | 1992-04-24 | ヘテロ接合バイポーラトランジスタ |
| US08/051,617 US5332912A (en) | 1992-04-24 | 1993-04-23 | Heterojunction bipolar transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4106763A JPH05299433A (ja) | 1992-04-24 | 1992-04-24 | ヘテロ接合バイポーラトランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05299433A true JPH05299433A (ja) | 1993-11-12 |
Family
ID=14441948
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4106763A Pending JPH05299433A (ja) | 1992-04-24 | 1992-04-24 | ヘテロ接合バイポーラトランジスタ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5332912A (ja) |
| JP (1) | JPH05299433A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002319589A (ja) * | 2001-04-20 | 2002-10-31 | Hitachi Ltd | 半導体装置およびこれを用いた電力増幅器 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5468659A (en) * | 1994-03-10 | 1995-11-21 | Hughes Aircraft Company | Reduction of base-collector junction parasitic capacitance of heterojunction bipolar transistors |
| US5608023A (en) * | 1995-03-30 | 1997-03-04 | Xerox Corporation | Rate enhanced polymerization processes |
| JP2865129B2 (ja) * | 1996-02-15 | 1999-03-08 | 日本電気株式会社 | 高出力用バイポーラトランジスタ |
| KR100197001B1 (ko) * | 1996-05-02 | 1999-07-01 | 구본준 | 바이폴라소자 및 그 제조방법 |
| JP3087671B2 (ja) * | 1996-12-12 | 2000-09-11 | 日本電気株式会社 | バイポーラトランジスタおよびその製造方法 |
| FR2764118B1 (fr) * | 1997-05-30 | 2000-08-04 | Thomson Csf | Transistor bipolaire stabilise avec elements isolants electriques |
| JP2000021895A (ja) * | 1998-07-02 | 2000-01-21 | Sharp Corp | 半導体装置及びその製造方法 |
| JP2001332565A (ja) * | 2000-05-25 | 2001-11-30 | Nec Corp | 負性微分抵抗素子およびその製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3700978A (en) * | 1971-03-18 | 1972-10-24 | Bell Telephone Labor Inc | Field effect transistors and methods for making field effect transistors |
| JPH0744182B2 (ja) * | 1984-11-09 | 1995-05-15 | 株式会社日立製作所 | ヘテロ接合バイポ−ラ・トランジスタ |
-
1992
- 1992-04-24 JP JP4106763A patent/JPH05299433A/ja active Pending
-
1993
- 1993-04-23 US US08/051,617 patent/US5332912A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002319589A (ja) * | 2001-04-20 | 2002-10-31 | Hitachi Ltd | 半導体装置およびこれを用いた電力増幅器 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5332912A (en) | 1994-07-26 |
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