JPH10321640A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 配線間のリーク電流を低減し、配線の剥離を
防止し、高周波特性の向上と、長期信頼性の向上を実現
できる半導体装置を提供すること。 【解決手段】 半導体基板２１上にコレクタコンタクト
層２２、コレクタ層２５、ベース層２６、エミッタ層２
７、エミッタコンタクト層３０の各半導体層が順次積層
されたヘテロ接合バイポーラトランジスタを有する半導
体装置であって、コレクタコンタクト層２２に接続して
コレクタ電極が、ベース層２６に接続してベース電極３
２が、エミッタコンタクト層３０に接続してエミッタ電
極がそれぞれ形成され、コレクタ電極、ベース電極３
２、エミッタ電極からの引き出し配線３６、３１が、前
記積層された半導体層中で引き出し配線３６、３１を構
成する金属とのショットキー障壁が最も高い半導体層上
に形成されている半導体装置。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置及びその
製造方法に係り、特に高電子移動度トランジスタ（ＨＥ
ＭＴ）やヘテロ接合バイポーラトランジスタ（ＨＢＴ）
及びその製造方法に関する。

【０００２】

【従来の技術】ＡｌＧａＡｓ／ＧａＡｓ、ＩｎＧａＰ／
ＧａＡｓ、あるいはＩｎＡｌＡｓ／ＩｎＧａＡｓ、Ｉｎ
Ｐ／ＩｎＧａＡｓなどのＩＩＩ−Ｖ族化合物半導体材料
を用いたヘテロ接合バイポ−ラトランジスタ（ＨＢＴ）
は、高速光通信用素子あるいはマイクロ波帯パワ−素子
等として近年盛んに研究、開発されている。

【０００３】かかるＨＢＴ、例えばGaAs系HBT の場合に
は、従来、エミッタ電極、ベース電極、コレクタ電極か
らの引き出し配線は、 GaAs 基板上若しくは当該基板と
同じ材料で積層されたGaAs層上、或いは素子の平坦化の
ために埋め込まれた樹脂膜上に形成していた。

【０００４】図１４は、かかる従来のＨＢＴの断面構造
を示す断面図である。半絶縁性GaAs基板１０１上に順
次、ｎ⁺ 型GaAsコレクタコンタクト層１０２、ｎ⁺ 型In
GaP エッチング停止層１０３、ｎ⁺ 型GaAs層１０４、ｉ
型GaAsコレクタ層１０５、ｐ⁺型GaAsベース層１０６、n
型In_0.5 Ga_0.5 P エミッタ層１０７、ｎ型GaAs層１０
８、n 型In_x Ga_1-x As層１０９、ｎ⁺ 型In_0.5 Ga_0.5 As
エミッタコンタクト層１１０がそれぞれ順にエピタキシ
ャル成長され、層構造を構成している。１１２はベース
電極、１１５は素子分離のための絶縁化層である。

【０００５】１１４、１１９は樹脂膜であり、素子を平
坦化するように埋め込み形成されている。この樹脂膜１
１９の上にエミッタ、ベースからの引き出し配線１１
１、１１６及びコレクタからの引き出し配線（図示せ
ず）が形成されている。

【０００６】ところが、例えばGaAs上に引き出し配線を
形成した場合には、低電圧領域において、大きなリーク
電流が観測される問題がある。これは、通常、引き出し
配線下のGaAs層はイオン注入などにより高抵抗化する
が、それにも拘わらず引き出し配線を構成する金属とGa
Asとの間のエネルギー障壁が充分でないため、隣接配線
との間にリーク電流が発生してしまうのである。

【０００７】また、樹脂膜１１９上に配線１１１、１１
６を形成した場合には、特に深刻なのは、それらの密着
性である。デバイス作製中に配線１１１、１１６等の剥
がれが生じたり、実装を行う際にパッド部分からの配線
層の剥がれが生じたり、また長期信頼性を考えたときに
も、配線が剥離するという現象が多発してしまう。

【０００８】かかる問題は、高電子移動度トランジスタ
（ＨＥＭＴ）についても同様に生ずる。図１５は、かか
る従来のＨＥＭＴの断面構造を示す断面図である。半絶
縁性GaAs基板１２１上に順次、 GaAs バッファ層１２
２、ｉ型InGaAs層（チャネル層）１２３、n 型 InGaP層
（電子供給層）１２４、ｉ型InGaP 層（ショットキーコ
ンタクト層）１２５がそれぞれ順にエピタキシャル成長
され、層構造を構成している。

【０００９】このｉ型InGaP 層（ショットキーコンタク
ト層）１２５上にはゲート電極１２８並びにソースコン
タクト層１２６ａ及びドレインコンタクト層１２６ｂが
形成され、これらのソースコンタクト層１２６ａ及びド
レインコンタクト層１２６ｂに接続してソース電極１２
９ａ及びドレイン電極１２９ｂがそれぞれ形成されてい
る。

【００１０】１３０は樹脂膜であり、この樹脂膜１３０
の上にソース、ドレインからの引き出し配線１３１ａ、
１３１ｂ、及びゲートからの引き出し配線（図示せず）
が形成されている。１２７は素子分離のための絶縁化層
である。

【００１１】このような構造のＨＥＭＴにおいても、例
えばGaAs上に引き出し配線を形成した場合には、隣接配
線との間にリーク電流が発生してしまう問題や、配線が
剥離してしまう問題がある。

【００１２】また、ＨＢＴでは以下のような問題もあ
る。即ち、素子の微細化に伴い、寄生容量による影響が
大きく現れ、ＩＩＩ−Ｖ族化合物半導体素子のもつ本来
の高速特性が発揮できていないという問題である。この
ことについて以下に説明する。

【００１３】素子の高速性を示す１つの指標として、最
大遮断周波数ｆ_t は良く知られている。これは主に素子
の１次元的構造に依存する。一方、他の指標として最大
動作周波数ｆ_max も良く知られている。これは実際の素
子の高速動作を保証するものであり、実用上重要であ
る。したがってｆmax を大きくできるような素子設計が
望まれる。両者は ｆ_max ＝（ｆ_t ／８πＲ_B Ｃ_C ）^0.5 （１） なる関係で結ばれている。ここでＲ_B はベ−ス抵抗であ
り、Ｃ_C はコレクタ容量である。

【００１４】ｆ_max をより大きくするためにはＲ_B Ｃ_C
を出来るだけ小さくすることが重要である。ここでＣ_C
は真性コレクタ容量および寄生コレクタ容量を含む。し
たがって如何に寄生コレクタ容量を減らし、Ｃ_C を下げ
るかが高速化のためには重要となる。通常のエミッタを
最上部としたエミッタトップ構造ＨＢＴでは、Ｃ_C を小
さくするために、外部ベ−ス電極下の外部コレクタ領域
に水素あるいは酸素をイオン注入し空乏化させる方法が
行われている（参考文献 P.M.ASBECL et al.:IEEE Tran
s. Electron Devices ED-34, pp 2571-2577）。

【００１５】しかしながらこの方法では、イオン注入に
よるベ−ス層の損傷のため、ベ−ス抵抗Ｒ_B が増加し、
結果としてｆ_max は小さくなり高速化のためには効果的
でない。

【００１６】一方、Ｃ_C を小さくするために基板上にエ
ミッタ、ベ−ス、コレクタの順に形成されたいわゆるコ
レクタトップ型あるいは倒置型のヘテロ接合バイポ−ラ
トランジスタの開発も行われている。これはコレクタ形
状がエミッタトップ型のエミッタ部に相当するためにＣ
_C を小さくすることが可能となっている。

【００１７】しかしながら、この場合には外部ベ−ス電
極下のベ−ス、エミッタ接合間のリ−ク電流のため電流
増幅率が著しく低下し、何らかの方法を用いてこの接合
を不活性化しリ−ク電流を抑制しなければ実用可能な素
子を得ることは不可能である。

【００１８】このような方法として外部ベ−ス電極下に
水素あるいは酸素をイオン注入し、外部ベ−ス・エミッ
タ接合を不活性化する方法が知られているが、やはり上
述したようにイオン注入によるベ−ス層の損傷のため、
ベ−ス抵抗Ｒ_B が増加し、結果としてｆ_max は小さくな
り高速化のためには効果的でない。

【００１９】また、式（１）から容易にわかるように、
高ｆ_max を得るために、ｆ_t を大きくすることも有効と
考えられる。これはベ−ス厚を５０ｎｍ程度にすること
である程度実現可能である。しかしながら、さらにベ−
スの薄層化を進め、例えば２０ｎｍ程度のベ−ス層を従
来のエッチング技術により露出させ、蒸着法等によりベ
−ス電極を形成することは、エッチングのウェハ面内で
の不均一性が顕著になり、実際上実現は困難である。

【００２０】この方法の改良策としては、選択エッチャ
ントを用いる方法がある。これはべ−ス層に対してエッ
チング速度が小さく、エミッタ層に対してエッチング速
度の大きなエッチャントを用いてベ−ス層が露出した段
階でエッチングを終了させる方法である。この方法では
２０ｎｍ程度の極薄のベ−ス層に歩留まり良くベ−ス電
極を形成することが可能である。かかる方法を用いれ
ば、歩留まりの優れた製造方法を提供することができる
が、さらなる高速化のためにはコレクタ容量の一層の低
減が望まれるのは言うまでもない。

【００２１】そこで、近年、寄生コレクタ容量の低減化
のために提案及び実現されているものとして、外部ベ−
ス下のコレクタ層を横方向にエッチング除去してしまう
方法がある（参考文献：特開平03-080543 、GaAs IC Sy
mposium '95 Tech. Dig. p176 、特願平08-057356 、応
用物理学会講演会 '96 28-M-9 ）。

【００２２】かかる方法によっても、歩留まり良くコレ
クタ容量を一層低減することが可能であるが、発明者ら
が行った詳細な検討によれば、上記製造方法を使用する
に際して、以下に示す現象が発生する場合もあることが
明らかになった。次にこのことについて、図１６乃至図
１８を用いて説明する。

【００２３】図１６は、従来技術を用いて製造した場合
の完成された素子の一例の断面図である。図１６におい
て、１４１は基板、１４２はコレクタコンタクト層、１
４３はコレクタ層、１４４はベ−ス層、１４５はエミッ
タ層、１４６はエミッタコンタクト層、１４７はＳｉＯ
₂ 、１４８ａ及び１４８ｂはベ−ス電極、１４９ａ及び
１４９ｂはポリイミド層、１５１は空隙部、１５２は外
部ベ−ス領域である。

【００２４】図１７及び図１８は、図１６の素子を形成
する方法を説明する工程断面図である。図１７におい
て、基板（１００）面上に上記した構造が積層されてい
る。この段階までにベ−ス電極１４８ａ及び１４８ｂの
形成、ポリイミド層１４９ａ及び１４９ｂによるベ−ス
電極上部の充填、このポリイミド層１４９ａ及び１４９
ｂをマスクとして外部ベ−ス領域１５２外側の不要なベ
−ス層及びエミッタ層を除去する各工程が終了してい
る。図１７はこの例において、コレクタ層を横方向にエ
ッチング除去する工程の直前の素子断面の様子を示して
いる。

【００２５】図１７の状態を出発点として従来技術によ
る製造方法を考えてみる。まず、塩酸１：燐酸１０の組
成のエッチャントにより、室温において数分間コレクタ
層１４３（例えばＩｎＰ層）をエッチングすると図１８
のような形状が得られる。この場合、ベ−ス層１４４お
よびコレクタコンタクト層１４２（例えばＩｎＧａＡｓ
層）をほとんどエッチングせずにコレクタ層１４３をエ
ッチングすることが可能である。

【００２６】しかし、例えば前記のようにコレクタ層１
４３としてＩｎＰ層を用い、塩酸１：燐酸１０の組成の
エッチャントを使った場合には、ＩｎＰのエッチング速
度は基板垂直方向（例えば（１００））に比べ基板水平
方向（例えば（０１１）方向等）には非常に遅いため
（１／５以下）、図１８に示すような形状が得られる。
他のエッチャントとして、塩酸１：水５の組成のものを
用いても同様な形状が得られる。水平方向へのエッチン
グ（サイドエッチング）を進めるためにはエッチング時
間を長くするか、エッチャント（例えば塩酸）濃度を高
くすることによりエッチング速度を上げる必要がある。

【００２７】しかし、このようにエッチング時間を長く
したり、濃度の高い酸に素子を浸していると、ベ−ス電
極の保護膜であるポリイミド層１４９ａ、１４９ｂが劣
化し、強酸であるエッチャントがベ−スあるいはエミッ
タ部へ浸入する場合があり、素子不良を生じ歩留まりが
低下する場合があることが予想される。

【００２８】あるいはまたエッチング速度が遅いとはい
え、強酸に長時間半導体層（この場合、例えばＩｎＧａ
Ａｓ層）を浸している場合には、半導体層表面を改質さ
せる可能性があり、歩留まり低下が懸念される。さら
に、製造工程での安全面において、強酸を使用する作業
時間は短い方が良いことは言うまでもない。

【００２９】一方、先に述べたようにコレクタトップ型
の場合についても、外部ベ−ス下のエミッタ層を横方向
にエッチング除去してしまう方法が知られている。（参
考文献：Indium Phosphid and Related Materials 1993
Tech. Dig. p393、同 1996Tech. Dig. p137）。この
方法によれば外部ベ−ス・エミッタ接合間のリ−ク電流
は著しく低減可能である。しかしながらエミッタトップ
型の場合と同じ理由により、歩留まりの低下等が懸念さ
れる。

【００３０】なお、上記例ではベ−ス電極の保護膜とし
てポリイミドを考えたが、フォトレジストあるいはＳｉ
Ｏ₂ やＳｉＮ等を使った場合にも同様な不具合が生じる
可能性がある。

【００３１】

【発明が解決しようとする課題】以上のように、配線間
のリーク電流が小さく、また配線の剥離も生じない、長
期信頼性に優れたＨＢＴやＨＥＭＴを製造することは困
難であった。また、寄生コレクタ容量が小さく高ｆ_max
を持つヘテロ接合バイポ−ラトランジスタを製造する方
法においては、歩留まりの低下等が懸念されている。

【００３２】本発明は、上記の点を鑑みてなされたもの
であり、配線間のリーク電流を低減させ、かつ長期信頼
性に優れた半導体装置、及び高歩留まりでヘテロ接合バ
イポーラトランジスタを製造することのできる半導体装
置の製造方法を提供することを目的とする。

【００３３】

【課題を解決するための手段】前述した課題を解決する
ため本発明の第１は、半導体基板上にコレクタコンタク
ト層、コレクタ層、ベース層、エミッタ層、エミッタコ
ンタクト層の各半導体層が順次積層されたヘテロ接合バ
イポーラトランジスタを有する半導体装置であって、前
記コレクタコンタクト層に接続してコレクタ電極が、前
記ベース層に接続してベース電極が、前記エミッタコン
タクト層に接続してエミッタ電極がそれぞれ形成され、
前記コレクタ電極、ベース電極、エミッタ電極からの引
き出し配線が、前記積層された半導体層中で前記引き出
し配線を構成する金属とのショットキー障壁が最も高い
半導体層上に形成されていることを特徴とする半導体装
置を提供する。

【００３４】かかる本発明において、以下の態様が好ま
しい。 （１）前記引き出し配線を構成する金属とのショットキ
ー障壁が最も高い半導体層は前記エミッタ層を構成する
層と同一層であること。

【００３５】（２）前記引き出し配線を構成する金属と
のショットキー障壁が最も高い半導体層は前記コレクタ
層を構成する層と同一層であること。 （３）前記ベース電極、エミッタ電極からの引き出し配
線は、該配線を構成する金属とのショットキー障壁が最
も高い半導体層としての前記エミッタ層を構成する層と
同一層上に形成され、かつ前記コレクタ電極からの引き
出し配線は、該配線を構成する金属とのショットキー障
壁が最も高い半導体層としての前記コレクタ層を構成す
る層と同一層上に形成されていること。

【００３６】（４）前記ベース電極、エミッタ電極から
の引き出し配線は、該配線を構成する金属とのショット
キー障壁が最も高い半導体層としての前記コレクタ層を
構成する層と同一層上に形成され、かつ前記コレクタ電
極からの引き出し配線は、該配線を構成する金属とのシ
ョットキー障壁が最も高い半導体層としての前記エミッ
タ層を構成する層と同一層上に形成されていること。

【００３７】（５）前記エミッタ電極からの引き出し配
線の一部の下のベース層とコレクタ層の少なくとも一つ
に空洞が形成されていること。 （６）前記引き出し配線を構成する金属とのショットキ
ー障壁が最も高い半導体層がInGaP を含み、前記ベース
層がGaAsを含むこと。

【００３８】また本発明の第２は、半導体基板上にチャ
ネル層、電子供給層、ショットキーコンタクト層を含む
複数の半導体層が順次積層され、該ショットキーコンタ
クト層上にゲート電極並びにソースコンタクト層及びド
レインコンタクト層が形成された電界効果トランジスタ
を有する半導体装置であって、前記ソースコンタクト層
及びドレインコンタクト層に接続してソース電極及びド
レイン電極がそれぞれ形成され、前記ソース電極、ドレ
イン電極、ゲート電極からの引き出し配線が、前記積層
された半導体層中で前記引き出し配線を構成する金属と
のショットキー障壁が最も高い半導体層上に形成されて
いることを特徴とする半導体装置を提供する。

【００３９】かかる本発明において、以下の態様が好ま
しい。 （１）前記引き出し配線を構成する金属とのショットキ
ー障壁が最も高い半導体層は前記ショットキーコンタク
ト層を構成する層と同一層であること。

【００４０】（２）前記引き出し配線を構成する金属と
のショットキー障壁が最も高い半導体層がInGaP を含
み、前記ソースコンタクト層及びドレインコンタクト層
がGaAsを含むこと。

【００４１】さらに本発明の第３は、半導体基板上に第
一導電型の第一の半導体層と、第一導電型の第二の半導
体層と、第二導電型の第三の半導体層と、第一導電型の
第四の半導体層とが順次積層され、前記第一の半導体層
がコレクタコンタクト層若しくはエミッタコンタクト層
を、前記第二の半導体層がコレクタ層若しくはエミッタ
層を、前記第三の半導体層がベ−ス層を、前記第四の半
導体層がエミッタ層若しくはコレクタ層をそれぞれ構成
し、前記ベ−ス層に対してその外部領域において接続す
るベ−ス電極を具備するヘテロ接合バイポ−ラトランジ
スタを有する半導体装置の製造方法であって、前記ベ−
ス層の外部領域をエッチングにより規定する工程と、規
定された該ベース層の外部領域をエッチングマスクとし
て、前記第二の半導体層をエッチングする工程と、前記
第一の半導体層に対するエッチング速度が前記第二の半
導体層に対するそれよりも大きなエッチャントを用いて
前記第一の半導体層をエッチングし、前記第二の半導体
層下にサイドエッチングによる空隙部を形成する工程
と、前記第二の半導体層の基板垂直方向に対するエッチ
ング速度が基板水平方向に対するそれよりも大きく、か
つこれらエッチング速度は前記第一の半導体層に対する
エッチング速度よりも大きなエッチャントを用いて、前
記第二の半導体層を前記空隙部からエッチングする工程
とを具備することを特徴とする半導体装置の製造方法を
提供する。

【００４２】かかる本発明において、以下の態様が好ま
しい。 （１）前記空隙部を形成する工程は、前記第二の半導体
層の側壁をエッチングに対する保護膜で覆った状態で、
前記第一の半導体層をエッチングする工程であること。

【００４３】（２）前記第二の半導体層の基板垂直方向
に対するエッチング速度が基板水平方向に対するそれよ
りも５倍程度大きいエッチャントを用いること。 （３）前記半導体基板はＩｎＰ若しくはＧａＡｓからな
り、前記第一の半導体層がＩｎ_x Ｇａ_1-x Ａｓ（０≦ｘ
≦１）であり、前記第二の半導体層がＩｎ_y Ｇａ_1-y Ｐ
（０≦ｙ≦１）あり、前記第三の半導体層がＩｎ_z Ｇａ
_1-z Ａｓ（０≦ｚ≦１）であること。

【００４４】前記第二の半導体層の基板垂直方向に対す
るエッチング速度が基板水平方向に対するそれよりも大
きく、かつこれらエッチング速度は前記第一の半導体層
に対するエッチング速度よりも大きなエッチャントは、
塩酸、臭化水素、及び臭化ヨウ素からなる群より選ばれ
るものを含むこと。

【００４５】本発明の第１及び第２は、エミッタ電極、
ベース電極、コレクタ電極からの引き出し配線、又はソ
ース電極、ドレイン電極、ゲート電極からの引き出し配
線が、積層構造を構成している半導体層のうちで、高抵
抗でかつ引き出し電極を構成する金属に対してエネルギ
ー障壁が高く、リーク電流が低くなる半導体層上に形成
されていることを特徴とする。一例としては、上記引き
出し配線はIn_0.5 Ga_0.5 P 上に形成されていることが好
ましい。

【００４６】配線を構成する金属として、Tiが半導体層
に接触する構造を一例に挙げて説明する。ここに、GaA
s、Al_0.3 Ga_0.7 As、In_0.5 Ga_0.5 P に対して、Tiをシ
ョットキー接触させたときのリーク電流は次の通りであ
る。−１V の逆バイアスを印加したときのリーク電流
は、GaAsの場合には10^-8A/cm² 、Al_0.3 Ga_0.7 Asの場合
には5 ×10^-9A/cm² 、In_0.5 Ga_0.5 P の場合には10^-11
A/cm² という結果が得られている。このことから分かる
ように、In_0.5 Ga_0.5 P 上に配線を形成することによ
り、GaAs上に配線を形成した場合と比較して、約1000分
の１にリーク電流を低減することが可能になる。

【００４７】また、本発明を更に発展させ、ベース−コ
レクタ間の寄生容量を低減し、高周波特性向上を図るた
めに、ベース電極下のコレクタ層を一部エッチングによ
り除去する構造のHBT に対しても効力を発揮することが
できる。

【００４８】即ち、上記のように、ＨＢＴにおいてベー
ス電極下のコレクタ層を選択的にエッチングにより除去
した場合、ベース電極及びエミッタ電極から配線を引き
出す際に真性ベース領域端面では、ベース領域が周囲に
対して庇状に突出しているため、配線の段切れを生じて
しまう場合がある。そこで、従来、図１４に示したよう
に、樹脂１１９等によりこの段差を埋め、平坦化してか
ら該樹脂１１９上に配線を引き出すという方法を取って
いた。ところが、この場合、前記の通り樹脂１１９と配
線１１６、１１１との間の剥離が生じ、信頼性の低下を
招いてしまう。

【００４９】本発明によれば、例えばエミッタ層をIn
_0.5 Ga_0.5 P で構成し、ベース及びコレクタ層をGaAsで
構成したHBT の場合には、ベース電極下のコレクタ層を
エッチングするときに、引き出し配線部のIn_0.5 Ga_0.5
P を残す構造とすることにより、In_0.5 Ga_0.5 P 下のGa
As層は除去されて空洞化しても、In_0.5 Ga_0.5 P 上に配
線を形成することができるため、段切れの心配は全く無
い。また、前述したとおり、リーク電流が小さい特性も
同時に実現することが可能である。

【００５０】このように、本発明によれば、外部コレク
タ容量を低減することにより、高周波特性を向上させる
ことができると同時に、配線のリーク電流を低減し、か
つ配線の剥離や段切れの心配のないHBT を提供すること
ができる。

【００５１】一方、本発明に係る半導体装置の製造方法
によれば、製造歩留まりの高い安全なＨＢＴを製造する
ことが可能である。例えば、エミッタトップ型ヘテロ接
合バイポ−ラトランジスタの場合を例に挙げて、以下に
かかる効果を説明する。

【００５２】図１９は上記した本発明に係る方法により
製造されたＨＢＴを示す断面図、図２０乃至図２３はか
かる本発明に係る方法を示す工程断面図である。まず、
図２０に示すように、ベ−ス電極１６８ａ、１６８ｂを
形成し、ポリイミド層１６９ａ、１６９ｂによりベ−ス
電極１６８ａ、１６８ｂの上部を充填し、このポリイミ
ド層１６９ａ、１６９ｂをマスクとして外部ベ−ス領域
１７２の外側の不要なベ−ス層等を除去する。

【００５３】次に、図２１に示すように、塩酸系エッチ
ャント等を用いて外部ベ−ス領域１７２をエッチングマ
スクとして、コレクタ層１６３をコレクタコンタクト層
１６２に対して選択的にエッチングする。

【００５４】次に、図２２に示すように、エッチングに
より露出したコレクタ層１６３の側壁を絶縁物等の保護
膜（例えばＳｉＯ₂ ）１７０で覆い、図２３に示すよう
にかかる保護膜１７０をエッチングマスクとしてコレク
タコンタクト層１６２をコレクタ層１６３に対して選択
的にエッチングする。サイドエッチングによる空隙部１
７１がコレクタ層１６３の下部に形成されていることが
分かる。

【００５５】次に、コレクタ層１６３の基板垂直方向に
対するエッチング速度が基板水平方向に対するエッチン
グ速度よりも速いエッチャントを用いて、空隙部１７１
側からコレクタ層１６３をコレクタコンタクト層１６２
に対して選択的にエッチングする。基板垂直方向と基板
水平方向でのエッチング速度の差により図１９に示すよ
うな形状が得られる。

【００５６】このような形状を得ることにより、外部ベ
−ス領域１７２下の寄生コレクタ容量を低減化すること
が可能となり、高ｆ_max を持つヘテロ接合バイポ−ラト
ランジスタを実現することが出来る。

【００５７】本発明によれば、外部ベ−ス領域１７２下
のコレクタ層１６３をエッチング除去する際、エッチン
グ速度の速い基板垂直方向からエッチングするため、低
酸濃度のエッチャントで短時間に処理を終えることが可
能であり、歩留まりが高くかつ製造工程上安全な製造方
法を提供することが出来る。

【００５８】ここではエミッタップ型の場合について説
明したが、コレクタトップ型の場合についても同様な形
状が得られる。この場合には、コレクタトップ型構造で
あるが故に寄生コレクタ容量が小さく、外部ベ−ス・エ
ミッタ間のリ−ク電流が少なく実用可能な電流増幅率を
持つヘテロ接合バイポ−ラトランジスタを歩留まり高く
安全に製造することが可能である。

【００５９】

【発明の実施の形態】以下、本発明に係る半導体装置及
びその製造方法について図面を参照しつつ詳細に説明す
る。 （第１の実施形態）図１は本発明に係る半導体装置の第
１の実施形態を示す上面図である。図２及び図３は、そ
れぞれ図１に示したＡ−Ａ′及びＢ−Ｂ′における当該
装置の断面図である。また、図４はかかる装置において
基板上にエピタキシャル成長により形成された半導体積
層構造を示す断面図である。本実施形態の装置は、InGa
P/GaAs系HBT を用いたエミッタトップｎｐｎ型ヘテロ接
合バイポーラトランジスタであり、ベース電極下のコレ
クタ層を一部エッチング除去することにより寄生容量の
低減を図った構造に関するものである。

【００６０】図２に示すように、半絶縁性GaAs基板２１
上に順次、ｎ⁺ 型GaAsコレクタコンタクト層２２、ｎ⁺
型InGaP エッチング停止層２３、ｎ⁺ 型GaAs層２４（２
３及び２４の層はコレクタ層の一部を形成すると考える
こともできる。）、ｉ型GaAsコレクタ層２５、ｐ⁺ 型Ga
Asベース層２６、n 型In_0.5 Ga_0.5 P エミッタ層２７、
ｎ型GaAs層２８、n 型In_x Ga_1-x As層２９、ｎ⁺ 型In
_0.5 Ga_0.5 Asエミッタコンタクト層３０をエピタキシャ
ル成長した層構造となっている。

【００６１】ここで例えば、ｎ⁺ 型GaAsコレクタコンタ
クト層２２は500 nm、Sn濃度1 ×10¹⁹cm^-3、ｎ⁺ 型InGa
P エッチング停止層２３は5 nm、Sn濃度1 ×10¹⁹cm^-3、
ｎ^＋型ＧａＡｓ層２４は100 nm、Sn濃度1 ×10¹⁹cm^-3、
ｉ型GaAsコレクタ層２５は200 nm、ｐ⁺ 型GaAsベース層
２６は50 nm 、C 濃度1 ×1020cm^-3、n 型In_0.5 Ga_0.5
Pエミッタ層２７は30 nm 、Sn濃度1 ×10¹⁸cm^-3、ｎ型G
aAs層２８は10 nm 、Sn濃度5 ×10¹⁸cm^-3、ｎ型In_x Ga
_1-x As層２９は50 nm 、Sn濃度3 ×10¹⁹cm^-3、ｎ⁺型In
_0.5 Ga_0.5 Asエミッタコンタクト層３０は50 nm 、Sn濃
度3 ×10¹⁹cm^-3とする。

【００６２】図２に示したHBT を製造するには、まず、
減圧MOCVD 法、MBE 法（MolecularBeam Epitaxy法）、C
BE 法（Chemical Beam Epitaxy 法）、ALE 法（Atomic
Layer Epitaxy法）等を用いて、GaAs基板２１上に、GaA
s層２２、InGaP 層２３、GaAs層２４、２５、２６、InG
aP 層２７、GaAs層２８、InGaAs層２９、３０を形成す
る。ここで、ｎ型ドーパントとしては、SnのほかSiやT
e、ｐ型ドーパントとしては、C 、Be、Zn等が用いられ
る。

【００６３】次に、全面にパッシベーション膜としてシ
リコン酸化膜を堆積する。さらに、ボロンイオン及びプ
ロトンのイオン注入、ヘリウムのイオン注入、或いは酸
素のイオン注入により高抵抗化処理を行い、素子間分離
領域３５を形成する。このとき、将来、引き出し配線が
形成される領域が高抵抗化されているようにする。な
お、この高抵抗化処理によりInGaP 層２７は２７′へと
変化する。さらに、ベース電極を形成するためのレジス
トパターンを形成する。かかるレジストパターンをマス
クとして、パッシベーション膜であるシリコン酸化膜及
びエミッタコンタクト層３０、２９、２８をエッチング
により順に除去し、InGaP 層２７、２７′表面を露出さ
せる。このエッチングはInGaP 層２７、２７′表面で自
動的に停止する。

【００６４】次に、ベース電極Pt/Ti/Pt/Au ３２をウェ
ハ全面に真空蒸着し、その後、前記フォトレジストパタ
ーンを除去する、いわゆるリフトオフ法によって、ベー
ス電極３２をエッチングにより形成したU 溝の底部に選
択的に残置する。マスクとしていたレジストパターンは
選択的に剥離する。

【００６５】さらに、エミッタ領域を保護するようにレ
ジストパターンを形成する。かかるレジストパターンを
マスクとして、パッシベーション膜であるシリコン酸化
膜及びエミッタコンタクト層３０、２９、２８をエッチ
ングにより順に除去し、InGaP 層２７、２７′表面まで
エッチングを行う。かかる選択エッチングによりInGaP
層２７、２７′表面を露出した後、マスクとしていたレ
ジストパターン及びパッシベーション膜であるシリコン
酸化膜を剥離する。

【００６６】次に、ベース電極とエミッタ電極間の絶縁
層を形成するため、基板表面全体にポリイミド樹脂のプ
レポリマー溶液をスピンコート法により塗布し、全面に
ポリイミド樹脂を形成する。ポリイミド樹脂を形成する
前に、予めパッシベーション膜であるシリコン酸化膜を
ウェハ上に形成しておいてもよい。次にRIE 法等によ
り、エミッタ領域周囲の溝にポリイミド樹脂３４を選択
的に残すように全面のポリイミド樹脂をエッチングし、
さらにこのポリイミド樹脂をフォトリソグラフィにより
図１の形状にパターニングした後、300 ℃程度まで段階
的に昇温することにより、ポリイミド樹脂を熱硬化させ
る。

【００６７】次に、エミッタ領域、並びにエミッタ及び
ベース引き出し配線部３１、３６を保護するようにレジ
ストパターンを形成し、存在する場合にはパッシベーシ
ョン膜のシリコン酸化膜、さらにはInGaP 層２７、２
７′をエッチングし、レジストの引き出し配線パターン
（３１、３６よりやや広いパターンに対応。）及びポリ
イミドパターン（３４に対応。）をInGaP 層２７、２
７′に転写する。ここでエッチャントは、例えば塩酸系
のものを用いる。このエッチングはGaAsベース層２６表
面で自動的に停止する。但し、このときのInGaP のエッ
チングにおけるサイドエッチ量は、ベース電極３２が露
出しないように制御する必要がある。

【００６８】さらに、パターンが転写されたInGaP 層２
７、２７′をマスクとして、GaAs層２６、２５、２４を
順にエッチングする。深さ方向のエッチングは、InGaP
エッチング停止層２３により、自動的に停止する。従っ
て、サイドエッチング量は、深さ方向のエッチング量と
は独立に制御可能である。このエッチングにより、ベー
ス電極下部のベース層２６及びコレクタ層２５等を除去
し、この部分に空洞３８を形成することにより、外部コ
レクタ容量の低減が可能になる。この空洞は、外部コレ
クタ容量の低減効果を最も発揮するためには形成するの
が望ましいが、サイドエッチングの量を減らして、空洞
を形成するに至らないようにしても、上記容量低減効果
を得ることが可能である。その後、熱処理によりベース
電極３２のアロイ化を行う。

【００６９】かかるプロセスの特徴は、コレクタ層２５
等をエッチング除去する際に、ポリイミドマスクパター
ンを転写したエミッタ層２７、２７′をマスクとして、
コレクタ層２５等の選択エッチングを行うことにより、
ベース電極３２をエッチング中に決して露出させない工
程になっていることである。ベース電極３２がエッチャ
ントに暴露しないため、エッチングの「電池効果」に伴
う異常エッチングが起こる心配がなく、制御性良く、か
つ再現性良く図１の構造を実現することができる。

【００７０】その後、レジストパターンの形成及びｎ⁺
型InGaP 層２３上へのAuGe/Ni/Ti/Au の全面蒸着後、リ
フトオフ法によりコレクタ電極パターンを形成し、さら
に370 ℃程度の熱処理によりアロイ化を行うことによ
り、コレクタ電極３３を形成する。この工程は、ｎ⁺ 型
InGaP 層２３をエッチングしｎ⁺ 型GaAs層コレクタコン
タクト層２２を露出させてから、コレクタ電極形成のた
めの金属膜を蒸着することにより行っても良い。

【００７１】その後、フォトリソグラフィを用いて、エ
ミッタ電極上のパッシベーション膜であるシリコン酸化
膜（存在する場合。）、及びベース電極３２上のポリイ
ミド樹脂層３４、及び存在する場合にはパッシベーショ
ン膜であるシリコン酸化膜を除去することにより、エミ
ッタコンタクト孔及びベースコンタクト孔を形成する。

【００７２】さらに、Ti/Pt/Auを真空蒸着し、パターニ
ングすることにより、エミッタ引き出し配線３１及びベ
ース引き出し配線３６を同時にInGaP 層２７′上に形成
する。かかる工程では、エミッタコンタクト孔は自己整
合的に形成されるので、エミッタ面積の小面積化が可能
で、高周波動作に適した構造となる。また、コレクタ電
極３３に接続するようにコレクタ引き出し配線３７を、
エミッタ引き出し配線３１及びベース引き出し配線３６
と同様の製造方法によりInGaP 層２７′上に形成する。

【００７３】なお、ｐ⁺ 型GaAsベース層２６においてp
型不純物の濃度に勾配を設けて、少数キャリアを加速さ
せる構造にすると動作の高速化を進めることが可能であ
る。また、ｐ⁺ 型GaAsベース層２６のかわりに、ｐ⁺ 型
In_x Ga_1-x Asベース層を用いてもよい。この場合、In組
成比 xは、0 〜0.1 が望ましい。また、コレクタ層２５
側からエミッタ層２７側にかけて徐々にIn組成比が x =
0.1からx = 0 と小さくなるｐ⁺ 型In_x Ga_1-x As層は更
に望ましい。InGaAsをベース層に用いることにより、通
電により発生した転位の増殖を防ぐことができ、さらに
素子の信頼性が向上する。また、ベース接触抵抗も低減
され、更に最大発振周波数ｆ_max が向上する。

【００７４】図５は、上記の方法を用いて作製したHBT
の典型的な電流増幅率特性を示す特性図である。比較と
して、従来例によるAlGaAs/GaAs HBT の特性もあわせて
示す。従来例に比べて、低バイアス下でのリーク電流が
大幅に低下していることが分かる。なお、図５において
Ｉ_B はベース電流、Ｉ_C はコレクタ電流を示し、横軸の
ＶBEはベース−エミッタ間電圧を示す。

【００７５】本発明は、上記実施形態のように、エミッ
タ、ベース、コレクタからのすべての引き出し配線をエ
ミッタ層を構成するInGaP 層２７、２７′上に形成する
場合に限定されるものではない。

【００７６】例えば、図６及び図８に示すように、コレ
クタ層の一部を構成するInGaP 層２３、２３′の上にエ
ミッタ、ベース、コレクタからのすべての引き出し配線
４２、４３を形成することも可能である。これらの図に
おいて、６１はコレクタ引き出し配線、４１はInGaP 層
を、４０及び４４は空洞若しくは空間を示す。

【００７７】また、図７に示すようにコレクタ層の一部
を構成するInGaP 層５２、５２′の上にエミッタ、ベー
ス、コレクタからのすべての引き出し配線５３、５４を
形成することも可能である。ここで、５１はInGaP 層
を、５０は空洞若しくは空間を示す。この場合、コレク
タコンタクト層２２を露出するコンタクト孔をエッチン
グにより形成し、このコンタクト孔を介してコレクタコ
ンタクト層２２と接続するようにコレクタ電極及びコレ
クタ引き出し配線を形成しても良いし、コンタクト孔を
形成するかわりに、コレクタ電極をアロイ化により形成
して当該電極をコレクタコンタクト層と接続させても良
い。

【００７８】さらに、エミッタ、ベース、コレクタから
のそれぞれの引き出し配線のうち一部の配線が、積層構
造のうちで配線を構成する金属に対するショットキー障
壁が最も高い層上に、他の配線が当該ショットキー障壁
が最も高い別の層上にそれぞれ形成される構造を採用す
ることも可能である。例えば、エミッタ、ベース引き出
し配線をInGaP 層２７、２７′上に、コレクタ引き出し
配線をInGaP 層２３、２３′、５２、５２′上に形成す
る構造も可能である。かかる構造によれば、段差の小さ
なところに上記エミッタ、ベース、コレクタ引き出し配
線を形成することができ、配線の段切れを効果的に防止
することが可能である。

【００７９】また、図１１、図１２に示す方法により、
ベース層やコレクタ層の一部をエッチング除去し、外部
コレクタ容量を低減させる構造を形成する方法を用いる
ことも可能である。これらの図において、７０はコレク
タコンタクト層、７１はコレクタ層、７２はベース層、
７３はエミッタ層、７４は組成を連続的に変化させたエ
ミッタ層、７５はエミッタコンタクト層、７６、７７、
７８はレジストパターンをそれぞれ示す。

【００８０】図１１は、ベース層７２の幅をエッチング
により狭めることによりベースとコレクタ間の外部コレ
クタ容量を低減させる方法を示す。この図に示すよう
に、レジストパターン７６をマスクとして層７５、７
４、７３をエッチング除去した後、ベース層７２の一部
を同マスクにより選択的に除去することにより、ベース
層７２の幅を狭める。これにより、外部コレクタ容量は
低減する。

【００８１】一方、図１２は、コレクタ層７１の幅をサ
イドエッチングにより狭めることによりベースとコレク
タ間の外部コレクタ容量を低減させる方法を示す。この
図に示すように、レジストパターン７７をマスクとして
層７５、７４、７３、７２をエッチング除去した後、レ
ジストパターン７７を除去し、この後さらにレジストパ
ターン７８を設け、このパターン７８をマスクとしてコ
レクタ層７１をサイドエッチングすることにより、コレ
クタ層７１の幅を狭める。これにより、外部コレクタ容
量は低減する。

【００８２】また、外部コレクタ容量を低減させる構造
としては、ベース電極下のコレクタ層の一部をエッチン
グ除去した構造に限定されるものではなく、図９及び図
１０に示すように、イオン注入を用いた高抵抗化により
高抵抗領域６２を形成したものであっても良い。図９
は、エミッタ、ベース、コレクタからのすべての引き出
し配線がInGaP 層２７′上に形成される構造を示し、図
１０は、エミッタ、ベース、コレクタからのすべての引
き出し配線がInGaP 層２３′上に形成される構造を示
す。なお、これらの図において、３１はエミッタ引き出
し配線、６３、６４はコレクタ引き出し配線である。

【００８３】さらにまた、本発明は、InGaP/GaAs系、In
GaP/GaAsP 系、InGaP を含む系等が好ましいが、これに
限定されず、AlGaAs/GaAs 系、InP/InGaAs系、InAlAs/I
nGaAs 系にも適用可能である。これらの場合には、積層
構造の中で、配線を構成する金属に対するショットキー
障壁が高く、リーク電流が小さい半導体層上に引き出し
配線を形成すればよい。

【００８４】（第２の実施形態）図１３は、本発明に係
る半導体装置の第２の実施形態を示す断面図である。本
実施形態の装置は、InGaP/InGaAs系ＨＥＭＴに関するも
のである。

【００８５】図１３に示すように、半絶縁性GaAs基板８
１上に順次、 GaAs バッファ層８２、ｉ型InGaAs層（チ
ャネル層）８３、n 型 InGaP層（電子供給層）８４、ｉ
型InGaP 層（ショットキーコンタクト層）８５がそれぞ
れ順にエピタキシャル成長され、層構造を構成してい
る。

【００８６】このｉ型InGaP 層（ショットキーコンタク
ト層）８５上にはゲート電極８８並びにソースコンタク
ト層８６ａ及びドレインコンタクト層８６ｂが形成さ
れ、これらのソースコンタクト層８６ａ及びドレインコ
ンタクト層８６ｂに接続してソース電極８９ａ及びドレ
イン電極８９ｂがそれぞれ形成されている。

【００８７】ソースコンタクト層８６ａ及びドレインコ
ンタクト層８６ｂと同一層のうち、当該トランジスタ領
域外の部分は選択的に除去され、その下のｉ型InGaP 層
（ショットキーコンタクト層）８５と同一層の部分が露
出している。かかる露出した部分の上には、直接ソー
ス、ドレインからの引き出し配線９１ａ、９１ｂ、及び
ゲートからの引き出し配線（図示せず）が形成されてい
る。９０は樹脂膜若しくはＳｉＮ膜であり、８７は素子
分離のための絶縁化層である。

【００８８】かかる構造によれば、ｉ型InGaP 層（ショ
ットキーコンタクト層）８５と同一層の部分の上に、直
接ソース、ドレインからの引き出し配線９１ａ、９１
ｂ、及びゲートからの引き出し配線（図示せず）が形成
されているので、かかる配線間のリーク電流を防止する
ことができ、また配線の剥離等を防止することができる
ので、第１の実施形態と同様に素子の信頼性を向上させ
ることが可能である。

【００８９】（第３の実施形態）図１９は、本発明に係
る半導体装置の製造方法としての第３の実施形態により
製造されたＨＢＴを示す断面図、図２０乃至図２３はか
かる本発明に係る半導体装置の製造方法を示す工程断面
図である。かかる図に示される装置は、エミッタトップ
型ヘテロ接合バイポ−ラトランジスタである。

【００９０】図１９において、１６１は半絶縁性ＩｎＰ
基板、１６２はｎ⁺ 型ＩｎＧａＡｓコレクタコンタクト
層（Ｓｉド−プ濃度２×１０¹⁹ｃｍ^-3、厚さ２μ
ｍ。）、１６３はＩｎＰコレクタ層（Ｓｉド−プ濃度５
×１０¹⁶ｃｍ^-3、厚さ２００nm。）であり、１６４はｐ
⁺ 型ＩｎＧａＡｓベ−ス層（Ｂｅド−プ濃度５×１０¹⁹
ｃｍ^-3、厚さ５０nm。）、１６５はｎ型ＩｎＰエミッタ
層（Ｓｉド−プ濃度５×１０¹⁷ｃｍ^-3、厚さ１００n
m。）、１６６はｎ⁺ 型ＩｎＧａＡｓエミッタコンタク
ト層（Ｓｉド−プ濃度２×１０¹⁹ｃｍ^-3、厚さ１００n
m。）、１６７はＳｉＯ₂ 層（厚さ５００nm。）、１６
８ａ、１６８ｂはＴｉ／Ｐｔ／Ａｕベ−ス電極、１６９
ａ、１６９ｂはポリイミド樹脂層、１７２は外部ベ−ス
領域、１７０は側壁ＳｉＯ₂ 膜をそれぞれ示す。これら
層構造は、半絶縁性ＩｎＰ基板１６１の（１００）面上
にＭＯＣＶＤ法により格子整合するように形成されてい
る。これらの製作工程においては通常のフォトリソグラ
フィ−技術、リフトオフ技術、蒸着技術を利用した。

【００９１】以下に、図２０乃至図２３を用いて、本実
施形態の半導体装置の製造方法を説明する。まず、図２
０に示すように、塩酸１：燐酸１０の組成のエッチャン
トを用い、外部ベ−ス領域１６４上に形成したポリイミ
ド樹脂層１６９ａ、１６９ｂ及びＳｉＯ₂ 層１６７をエ
ッチングマスクとして、コレクタ層１６３をコレクタコ
ンタクト層１６２に対して選択的にエッチングする。エ
ッチング時間は２分、エッチング温度は１５℃とした。
図２１はこのエッチングを行った後の素子断面形状を示
す図である。

【００９２】このエッチャントは、ＩｎＧａＡｓに対し
てエッチング速度が遅く、ＩｎＰを選択的にエッチング
することが可能である。また、ＩｎＰのエッチングに際
して、塩酸のみ、あるいは塩酸を水で希釈した溶液でエ
ッチングした場合より表面モフォロジ−が優れているこ
とも発明者らの実験により明らかになっている。

【００９３】次に、ウェハ全面をプラズマＣＶＤ法によ
りＳｉＯ₂ 膜（厚さ１００nm。）で覆う。さらに、図２
２に示すように、上記堆積したＳｉＯ₂ 膜をＣＦ₄ ガス
を用いたＲＩＥ法により異方的にエッチングすると、Ｒ
ＩＥ法特有の垂直性により、露出したコレクタ層１６
３、ベース層１６４、ポリイミド樹脂層１６９ａ、１６
９ｂの側壁をＳｉＯ₂ 膜１７０で覆うことができる。

【００９４】次に、図２３に示すように、ＳｉＯ₂ 膜１
７０、ポリイミド樹脂層１６９ａ、１６９ｂ、及びＳｉ
Ｏ₂ 層１６７をエッチングマスクとして、ＩｎＧａＡｓ
コレクタコンタクト層１６２をＩｎＰコレクタ層１６３
に対して選択的にエッチングする。このとき、エッチャ
ントには燐酸１：過酸化水素１：水３０の組成のものを
用いた。エッチング時間を１２分、エッチング温度を１
５℃の条件に設定してエッチングを行うと、垂直方向お
よび水平方向に約１μｍのエッチングをすることができ
る。このサイドエッチングにより、空隙部１７１がコレ
クタ層１６３の下部に形成される。

【００９５】次に、前述した塩酸１：燐酸１０の組成の
エッチャントを用いて、コレクタ層１６３をエッチング
時間４分、エッチング温度１５℃の条件でエッチングす
る。このエッチングにより、図１９に示す素子断面形状
を得ることができる。このエッチャントは、この条件の
もとでは、（１００）方向のエッチング速度は（０１
１）等の方向のそれに対して５倍以上速い。したがっ
て、空隙部１７１側からコレクタ層１６３をコレクタコ
ンタクト層１６２に対して選択的にエッチングすること
が可能となり、しかも水平方向へは大きなサイドエッチ
ングをもたらすことはない。

【００９６】このように本発明を用いれば、濃度の高い
酸を直接使用せず、あるいは強酸による長時間のエッチ
ング工程がないため、歩留まりが高く安全に、寄生コレ
クタ容量が小さいヘテロ接合バイポ−ラトランジスタを
製造することが可能となる。

【００９７】（第４の実施形態）本発明の第４の実施形
態は、第３の実施形態における半導体材料を変えたもの
である。以下、図１９乃至図２３を用いて、本発明の半
導体装置の製造方法に係る第４の実施形態を説明する。
かかる図に示される装置も、エミッタトップ型ヘテロ接
合バイポ−ラトランジスタである。

【００９８】図１９において、１６１は半絶縁性ＧａＡ
ｓ基板、１６２はｎ⁺ 型ＧａＡｓコレクタコンタクト層
（Ｓｉド−プ濃度８×１０¹⁸ｃｍ^-3、厚さ２μｍ。）、
１６３はＩｎＧａＰコレクタ層（Ｓｉド−プ濃度５×１
０¹⁶ｃｍ^-3、厚さ２００nm。）であり、１６４はｐ⁺ 型
ＧａＡｓベ−ス層（Ｃド−プ濃度５×１０¹⁹ｃｍ^-3、厚
さ５０nm。）、１６５はｎ型ＩｎＧａＰエミッタ層（Ｓ
ｉド−プ濃度５×１０¹⁷ｃｍ^-3、厚さ１００nm。）、１
６６はｎ⁺ 型ＩｎＧａＡｓエミッタコンタクト層（Ｓｉ
ド−プ濃度２×１０¹⁹ｃｍ^-3、厚さ１００nm。）、１６
７はＳｉＯ₂ 層（厚さ５００nm。）、１６８ａ、１６８
ｂはＴｉ／Ｐｔ／Ａｕベ−ス電極、１６９ａ、１６９ｂ
はポリイミド樹脂層、１７２は外部ベ−ス領域、１７０
は側壁ＳｉＯ₂ 膜をそれぞれ示す。これら層構造は、半
絶縁性ＧａＡｓ基板１６１の（１００）面上にＭＯＣＶ
Ｄ法により、最上層のＩｎＧａＡｓエミッタコンタクト
層１６６を除き、格子整合するように形成されている。
これらの製作工程においては通常のフォトリソグラフィ
−技術、リフトオフ技術、蒸着技術を利用した。

【００９９】以下に、図２０乃至図２３を用いて、本実
施形態の半導体装置の製造方法を説明する。まず、図２
０に示すように、塩酸１：燐酸１０の組成のエッチャン
トを用い、外部ベ−ス領域１６４上に形成したポリイミ
ド樹脂層１６９ａ、１６９ｂ及びＳｉＯ₂ 層１６７をエ
ッチングマスクとして、コレクタ層１６３をコレクタコ
ンタクト層１６２に対して選択的にエッチングする。エ
ッチング時間は２分、エッチング温度は１５℃とした。
図２１はこのエッチングを行った後の素子断面形状を示
す図である。

【０１００】このエッチャントは、ＧａＡｓに対してエ
ッチング速度が遅く、ＩｎＧａＰを選択的にエッチング
することが可能である。また、ＩｎＧａＰのエッチング
に際して、塩酸のみ、あるいは塩酸を水で希釈した溶液
でエッチングした場合より表面モフォロジ−が優れてい
ることも発明者らの実験により明らかになっている。

【０１０１】次に、ウェハ全面をプラズマＣＶＤ法によ
りＳｉＯ₂ 膜（厚さ１００nm。）で覆う。さらに、図２
２に示すように、上記堆積したＳｉＯ₂ 膜をＣＦ₄ ガス
を用いたＲＩＥ法により異方的にエッチングすると、Ｒ
ＩＥ法特有の垂直性により、露出したコレクタ層１６
３、ベース層１６４、ポリイミド樹脂層１６９ａ、１６
９ｂの側壁をＳｉＯ₂ 膜１７０で覆うことができる。

【０１０２】次に、図２３に示すように、ＳｉＯ₂ 膜１
７０、ポリイミド樹脂層１６９ａ、１６９ｂ、及びＳｉ
Ｏ₂ 層１６７をエッチングマスクとして、ＧａＡｓコレ
クタコンタクト層１６２をＩｎＧａＰコレクタ層１６３
に対して選択的にエッチングする。このとき、エッチャ
ントには燐酸１：過酸化水素１：水３０の組成のものを
用いた。エッチング時間を１７分、エッチング温度を１
５℃の条件に設定してエッチングを行うと、垂直方向お
よび水平方向に約１μｍのエッチングをすることができ
る。このサイドエッチングにより、空隙部１７１がコレ
クタ層１６３の下部に形成される。

【０１０３】次に、前述した塩酸１：燐酸１０の組成の
エッチャントを用いて、コレクタ層１６３をエッチング
時間４分、エッチング温度１５℃の条件でエッチングす
る。このエッチングにより、図１９に示す素子断面形状
を得ることができる。このエッチャントは、この条件の
もとでは、（１００）方向のエッチング速度は（０１
１）等の方向のそれに対して５倍以上速い。したがっ
て、空隙部１７１側からコレクタ層１６３をコレクタコ
ンタクト層１６２に対して選択的にエッチングすること
が可能となり、しかも水平方向へは大きなサイドエッチ
ングをもたらすことはない。

【０１０４】このように本発明を用いれば、濃度の高い
酸を直接使用せず、あるいは強酸による長時間のエッチ
ング工程がないため、歩留まりが高く安全に、寄生コレ
クタ容量が小さいヘテロ接合バイポ−ラトランジスタを
製造することが可能となる。

【０１０５】なお、本実施形態による方法は、エミッタ
およびコレクタのバンドギャップエネルギ−がベ−スの
バンドギャップエネルギ−よりも大きないわゆるダブル
ヘテロ接合バイポ−ラトランジスタの製造方法の例であ
る。

【０１０６】（第５の実施形態）次に、本発明の半導体
装置の製造方法に係る第５の実施形態について説明す
る。図２４は本実施形態を説明する素子断面図である。
本実施形態は、第３の実施形態においてコレクタ層１６
３の横方向へのエッチング時間を約２分としたものであ
り、他の工程およびウェハ層構造は同一である。

【０１０７】本実施形態では、図２４に示すように外部
ベ−ス領域１７２下にコレクタ層１７３が一部残った形
状が得られる。この構造では、エミッタ層１６５から外
部ベ−ス領域１７２へ注入された電子が、外部ベ−ス領
域で再結合することなく、外部ベ−ス領域１７２下のコ
レクタ層１７３内の電界に加速され、コレクタコンタク
ト層１６２に到達することが可能となる。１７４はベー
ス層である。

【０１０８】この結果、第３の実施形態で説明した素子
よりも大きな電流増幅率を持つ素子を製造することが出
来る。このようなより高性能の素子をも、本発明による
方法を用いれば、高歩留まりかつ安全に製造することが
できる。

【０１０９】（第６の実施形態）次に、本発明の半導体
装置の製造方法に係る第６の実施形態について説明す
る。図２５は本実施形態を説明する素子断面図である。
本実施形態は、コレクタトップ型ヘテロ接合バイポ−ラ
トランジスタの製造方法の例である。前述した実施形態
と共通の工程が多いため、最終的な断面図である図２５
を用いて説明する。

【０１１０】図２５において、１８１は半絶縁性ＩｎＰ
基板、１８２はｎ⁺ 型ＩｎＧａＡｓエミッタコンタクト
層（Ｓｉド−プ濃度２×１０¹⁹ｃｍ^-3、厚さ２μ
ｍ。）、１８３はＩｎＰエミッタ層（Ｓｉド−プ濃度５
×１０¹⁷ｃｍ^-3、厚さ２００nm。）、１８４はｐ⁺ 型Ｉ
ｎＧａＡｓベ−ス層（Ｂｅド−プ濃度５×１０¹⁹ｃ
ｍ^-3、厚さ５０nm。）、１８５はｎ型ＩｎＰコレクタ層
（Ｓｉド−プ濃度５×１０¹⁶ｃｍ^-3、厚さ２００n
m。）、１８６はｎ⁺ 型ＩｎＧａＡｓコレクタコンタク
ト層（Ｓｉド−プ濃度２×１０¹⁹ｃｍ^-3、厚さ１００n
m。）、１８７はＳｉＯ₂ 層（厚さ５００nm。）、１８
８ａ、１８８ｂはＴｉ／Ｐｔ／Ａｕベ−ス電極層、１８
９ａ、１８９ｂはポリイミド樹脂層、１９０は側壁保護
膜（ＳｉＯ₂ 層）、１９１は空隙部をそれぞれ示す。こ
の構造は、材料の面から見れば第３の実施形態で説明し
たものとほぼ同じであり、同様な工程により製造可能で
あるため説明は省略する。

【０１１１】本発明を用いれば、濃度の高い酸を直接使
用せず、あるいは強酸による長時間のエッチング工程が
ないため、歩留まりが高く安全に、電流増幅率が大きく
寄生コレクタ容量が小さいコレクタトップ型ヘテロ接合
バイポ−ラトランジスタの製造が可能となる。

【０１１２】なお、本発明は上記実施形態に限定される
ことはなく、例えば、第１の実施形態の半導体装置を製
造するために、第３乃至第６の実施形態による半導体装
置の製造方法を適用することができる。その他、本発明
はその趣旨を逸脱しない範囲で種々変形して実施するこ
とが可能である。

【０１１３】

【発明の効果】本発明の半導体装置によれば、電極から
の引き出し配線が、配線を構成する金属とのショットキ
ー障壁が最も高い半導体層上に形成されることにより、
配線間のリーク電流を低下させ、配線とその下地との密
着性を向上させて、装置の長期信頼性を向上させること
ができる。

【０１１４】また、本発明の半導体装置の製造方法によ
れば、寄生コレクタ容量が小さくｆ_max が高いヘテロ接
合バイポ−ラトランジスタを、高歩留まりでかつ製造工
程上安全に製造することができる。

【図面の簡単な説明】

【図１】 本発明の半導体装置に係る第１の実施形態の
ＨＢＴ構造を示す上面図。

【図２】 図１の装置のＡ−Ａ′における断面構造を示
す断面図。

【図３】 図１の装置のＢ−Ｂ′における断面構造を示
す断面図。

【図４】 図１の装置の積層した半導体層の断面構造を
示す断面図。

【図５】 本発明の第１の実施形態の電流電圧特性を従
来例のそれと比較して説明する特性図。

【図６】 本発明の半導体装置に係る第１の実施形態の
一変形例を示す断面図。

【図７】 本発明の半導体装置に係る第１の実施形態の
一変形例を示す断面図。

【図８】 本発明の半導体装置に係る第１の実施形態の
一変形例を示す断面図。

【図９】 本発明の半導体装置に係る第１の実施形態の
一変形例を示す断面図。

【図１０】 本発明の半導体装置に係る第１の実施形態
の一変形例を示す断面図。

【図１１】 本発明の半導体装置に係る第１の実施形態
を製造するための一方法を示す工程断面図。

【図１２】 本発明の半導体装置に係る第１の実施形態
を製造するための他の方法を示す工程断面図。

【図１３】 本発明の半導体装置に係る第２の実施形態
のＨＥＭＴ構造を示す断面図。

【図１４】 従来例のHBT の断面構造を示す断面図。

【図１５】 従来例のH ＥＭＴの断面構造を示す断面
図。

【図１６】 従来の方法により製造されるＨＢＴ構造を
示す断面図。

【図１７】 図１６のＨＢＴ構造を製造する従来の方法
を示す工程断面図

【図１８】 図１７に続く従来の方法を示す工程断面
図。

【図１９】 本発明の半導体装置の製造方法に係る第
３、第４の実施形態の方法により製造されるＨＢＴ構造
を示す断面図。

【図２０】 本発明の半導体装置の製造方法に係る第
３、第４の実施形態を示す工程断面図。

【図２１】 図２０に続く本発明の半導体装置の製造方
法に係る第３、第４の実施形態を示す工程断面図。

【図２２】 図２１に続く本発明の半導体装置の製造方
法に係る第３、第４の実施形態を示す工程断面図。

【図２３】 図２２に続く本発明の半導体装置の製造方
法に係る第３、第４の実施形態を示す工程断面図。

【図２４】 本発明の半導体装置の製造方法に係る第５
の実施形態を示す工程断面図。

【図２５】 本発明の半導体装置の製造方法に係る第６
の実施形態を示す工程断面図。

【符号の説明】

２１：半絶縁性GaAs基板 ２２：ｎ⁺ 型GaAsコレクタコンタクト層 ２３：ｎ⁺ 型In_0.5 Ga_0.5 P エッチング停止層 ２４：ｎ⁺ 型GaAs層 ２５：ｎ型GaAsコレクタ層 ２６：ｐ⁺ 型GaAsベース層 ２７：n 型In_0.5 Ga_0.5 P エミッタ層 ２８：ｎ⁺ 型GaAs層 ２９：ｎ⁺ 型In_x Ga_1-x Asグレーディング層 ３０：ｎ⁺ 型In_0.5 Ga_0.5 Asエミッタコンタクト層 ３１：エミッタ電極 ３２：ベース電極 ３３：コレクタ電極 ３４：ポリイミド樹脂層 ３５：イオン注入による高抵抗化領域 ３６：ベース電極からの引き出し配線 ３７：コレクタ電極からの引き出し配線 ３８：空洞 １６１：ＩｎＰ基板 １６２：コレクタコンタクト層 １６３：コレクタ層 １６４：ベ−ス層 １６５：エミッタ層 １６６：エミッタコンタクト層 １６７：ＳｉＯ₂ 膜 １６８ａ、１６８ｂ：ベ−ス電極 １６９ａ、１６９ｂ：ポリイミド １７０：側壁保護膜 １７１：空隙部 １７２：外部ベ−ス領域

フロントページの続き (51)Int.Cl.⁶ 識別記号 ＦＩ Ｈ０１Ｌ 21/338 29/812

Claims (15)

【特許請求の範囲】
1. 【請求項１】 半導体基板上にコレクタコンタクト層、
   コレクタ層、ベース層、エミッタ層、エミッタコンタク
   ト層の各半導体層が順次積層されたヘテロ接合バイポー
   ラトランジスタを有する半導体装置であって、前記コレ
   クタコンタクト層に接続してコレクタ電極が、前記ベー
   ス層に接続してベース電極が、前記エミッタコンタクト
   層に接続してエミッタ電極がそれぞれ形成され、前記コ
   レクタ電極、ベース電極、エミッタ電極からの引き出し
   配線が、前記積層された半導体層中で前記引き出し配線
   を構成する金属とのショットキー障壁が最も高い半導体
   層上に形成されていることを特徴とする半導体装置。
2. 【請求項２】 前記引き出し配線を構成する金属とのシ
   ョットキー障壁が最も高い半導体層は前記エミッタ層を
   構成する層と同一層であることを特徴とする請求項１記
   載の半導体装置。
3. 【請求項３】 前記引き出し配線を構成する金属とのシ
   ョットキー障壁が最も高い半導体層は前記コレクタ層を
   構成する層と同一層であることを特徴とする請求項１記
   載の半導体装置。
4. 【請求項４】 前記ベース電極、エミッタ電極からの引
   き出し配線は、該配線を構成する金属とのショットキー
   障壁が最も高い半導体層としての前記エミッタ層を構成
   する層と同一層上に形成され、かつ前記コレクタ電極か
   らの引き出し配線は、該配線を構成する金属とのショッ
   トキー障壁が最も高い半導体層としての前記コレクタ層
   を構成する層と同一層上に形成されていることを特徴と
   する請求項１記載の半導体装置。
5. 【請求項５】 前記ベース電極、エミッタ電極からの引
   き出し配線は、該配線を構成する金属とのショットキー
   障壁が最も高い半導体層としての前記コレクタ層を構成
   する層と同一層上に形成され、かつ前記コレクタ電極か
   らの引き出し配線は、該配線を構成する金属とのショッ
   トキー障壁が最も高い半導体層としての前記エミッタ層
   を構成する層と同一層上に形成されていることを特徴と
   する請求項１記載の半導体装置。
6. 【請求項６】 前記エミッタ電極からの引き出し配線の
   一部の下のベース層とコレクタ層の少なくとも一つに空
   洞が形成されていることを特徴とする請求項１乃至５記
   載の半導体装置。
7. 【請求項７】 前記引き出し配線を構成する金属とのシ
   ョットキー障壁が最も高い半導体層がInGaP を含み、前
   記ベース層がGaAsを含むことを特徴とする請求項１乃至
   ６記載の半導体装置。
8. 【請求項８】 半導体基板上にチャネル層、電子供給
   層、ショットキーコンタクト層を含む複数の半導体層が
   順次積層され、該ショットキーコンタクト層上にゲート
   電極並びにソースコンタクト層及びドレインコンタクト
   層が形成された電界効果トランジスタを有する半導体装
   置であって、前記ソースコンタクト層及びドレインコン
   タクト層に接続してソース電極及びドレイン電極がそれ
   ぞれ形成され、前記ソース電極、ドレイン電極、ゲート
   電極からの引き出し配線が、前記積層された半導体層中
   で前記引き出し配線を構成する金属とのショットキー障
   壁が最も高い半導体層上に形成されていることを特徴と
   する半導体装置。
9. 【請求項９】 前記引き出し配線を構成する金属とのシ
   ョットキー障壁が最も高い半導体層は前記ショットキー
   コンタクト層を構成する層と同一層であることを特徴と
   する請求項８記載の半導体装置。
10. 【請求項１０】 前記引き出し配線を構成する金属との
    ショットキー障壁が最も高い半導体層がInGaP を含み、
    前記ソースコンタクト層及びドレインコンタクト層がGa
    Asを含むことを特徴とする請求項８又は９記載の半導体
    装置。
11. 【請求項１１】 半導体基板上に第一導電型の第一の半
    導体層と、第一導電型の第二の半導体層と、第二導電型
    の第三の半導体層と、第一導電型の第四の半導体層とが
    順次積層され、前記第一の半導体層がコレクタコンタク
    ト層若しくはエミッタコンタクト層を、前記第二の半導
    体層がコレクタ層若しくはエミッタ層を、前記第三の半
    導体層がベ−ス層を、前記第四の半導体層がエミッタ層
    若しくはコレクタ層をそれぞれ構成し、前記ベ−ス層に
    対してその外部領域において接続するベ−ス電極を具備
    するヘテロ接合バイポ−ラトランジスタを有する半導体
    装置の製造方法であって、前記ベ−ス層の外部領域をエ
    ッチングにより規定する工程と、規定された該ベース層
    の外部領域をエッチングマスクとして、前記第二の半導
    体層をエッチングする工程と、前記第一の半導体層に対
    するエッチング速度が前記第二の半導体層に対するそれ
    よりも大きなエッチャントを用いて前記第一の半導体層
    をエッチングし、前記第二の半導体層下にサイドエッチ
    ングによる空隙部を形成する工程と、前記第二の半導体
    層の基板垂直方向に対するエッチング速度が基板水平方
    向に対するそれよりも大きく、かつこれらエッチング速
    度は前記第一の半導体層に対するエッチング速度よりも
    大きなエッチャントを用いて、前記第二の半導体層を前
    記空隙部からエッチングする工程とを具備することを特
    徴とする半導体装置の製造方法。
12. 【請求項１２】 前記空隙部を形成する工程は、前記第
    二の半導体層の側壁をエッチングに対する保護膜で覆っ
    た状態で、前記第一の半導体層をエッチングする工程で
    あることを特徴とする請求項１１記載の半導体装置の製
    造方法。
13. 【請求項１３】 前記第二の半導体層の基板垂直方向に
    対するエッチング速度が基板水平方向に対するそれより
    も５倍程度大きいエッチャントを用いることを特徴とす
    る請求項１１又は１２記載の半導体装置の製造方法。
14. 【請求項１４】 前記半導体基板はＩｎＰ若しくはＧａ
    Ａｓからなり、前記第一の半導体層がＩｎ_x Ｇａ_1-x Ａ
    ｓ（０≦ｘ≦１）であり、前記第二の半導体層がＩｎ_y
    Ｇａ_1-y Ｐ（０≦ｙ≦１）あり、前記第三の半導体層が
    Ｉｎ_z Ｇａ_1-z Ａｓ（０≦ｚ≦１）であることを特徴と
    する請求項１１乃至１３記載の半導体装置の製造方法。
15. 【請求項１５】 前記第二の半導体層の基板垂直方向に
    対するエッチング速度が基板水平方向に対するそれより
    も大きく、かつこれらエッチング速度は前記第一の半導
    体層に対するエッチング速度よりも大きなエッチャント
    は、塩酸、臭化水素、及び臭化ヨウ素からなる群より選
    ばれるものを含むことを特徴とする請求項１１乃至１４
    記載の半導体装置の製造方法。