KR960006750B1 - 쌍극자 트랜지스터 장치 및 그 제조방법 - Google Patents

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Description

쌍극자 트랜지스터 장치 및 그 제조방법

제1도는 선택적 박막성장법에 의해 제조된 종래의 자기정렬 이종접합 쌍극자 트랜지스터 소자의 단면도.

제2도는 본 발명에 의해 완성된 자기정렬 이종접합 쌍극자 트랜지스터 소자의 단면도.

제3도의 (a) 내지 (k)는 본 발명의 실시예에 따른 제조공정 순서별 단면도.

본 발명은 컴퓨터나 통신기기 등과 같은 차세대 고속 정보처리 시스템에서 사용될 수 있는 고속 쌍극자트랜지스터(high speed bipolar transistor) 장치 및 그 제조방법에 관한 것이다.

동종접합 쌍극자 트랜지스터(Homojunction Bipolar transistor) 소자의 크기가 작아지면서 동작속도가 개선되는 잇점이 있지만, 에미터(Emitter)와 베이스(Base)의 불순물(Doping) 농도가 증가되어야 하므로 종래의 구조를 이용하여 소자특성을 향상시키는데에는 한계가 있다.

이 문제를 해결하기 위하여 제시된 것이 이종접합(Heterojunction) 쌍극자 소자이다.

이종접합 소자의 구조적 특징은 에미터 에너지띠 간격(Energy bandgap)이 베이스 에너지띠 간격보다크다는 것이며, 이로 인하여 소자의 성능과 설계 상에 많은 잇점을 얻을 수 있는 것으로, 종래의 규소 쌍극자 소자 공정에서 베이스 규소(S1)층에 저매늄(Ge)을 첨가하여 에너지띠 간격을 감소시키는 방법이 최근에와서 집중 연구중에 있다.

이와같이, 종래의 동종접합 쌍극자 트랜지스터와는 달리, 에미터(Emitter)와 베이스(Base)를 각각 다른물질을 사용하여 에너지띠 간격 격차(Energy bandgap difference)를 이용하는 이종접합 쌍극자 소자는 차세대 고속 쌍극자 소자로서 집중연구중에 있으며, 또한 소자설졔상에 있어서 중요한 마스크 오정렬(Mask misalignment)에 의한 기생저항(Parasitic resistance) 및 기생용량(Parasitic capacitance)을 감소시키는 방법에 대한 집중적인 연구가 진행중이다.

최근에 개시된 이종접합 쌍극자 소자들은 일반적인 규소 쌍극자 소자와 같이 다결정 규소(Polysilicon)를 에미터와 베이스 전극 및 확산원(Diffusion source)로 동시에 사용함으로써 수평 및 수직방향의 소자크기가 축소된 구조를 갖는다.

또한, 베이스는 규소 대신 규소저매늄(SiGe)을 사용하여 에미터와 베이스간의 에너지띠 간격 격차를 생기게하여 에미터의 주입효율(Injection efficiency)을 증가시키고, 베이스를 고불순물 농도 초미세 박막으로 성장시켜 소자의 전류 증폭이득(current gain) 및 동작속도를 크게 향상시켜 왔다.

대표적인 자기정렬 이종접합 소자의 예를 제1도에 나타내었다.

제1도는 초자기정렬 선택적 베이스 성장법(Super Self-aligned Selectively grown Base)로 n-p-n 이종접합 쌍극자 소자를 제조한 것으로, 기체원 분자선 결정성장법(Gas Source Molecular Beam Epitaxy)을 사용하여 규소(Si)와 다결정 규소(Polysilicon)가 노출된 부분에만 선택적으로 규소저매늄(SiGe)을 성장하여 베이스영역(1-2)을 형성한 후에, 다결정 규소나 다결정성 규소저매늄으로 형성된 베이스영역(1-2)이 다결정 규소를 선택적으로 성장시켜 저저항층(1-6)을 형성한다.

상기에서 잔여 빈공간을 채움으로써 베이스 전극용 다결정 규소(1-4)와 베이스영역(1-2)과의 접속을 완전하게 하였다.

다음 단계로 초미세 박막인 규소저매늄 베이스영역(1-2)을 보호하면서 절연막을 비등방적(Anisotropic)로 건식식각(Dry etch)하여 측면 절연막(1-7)을 형성함으로써 베이스 전극용 다결정 규소(1-4)와 다결정규소로 된 에미터영역(1-1)을 자기정렬 하였다.

또한, 다결정 규소 에미터와 금속간의 접촉저항을 줄이기 위하여 텅스텐층(l-8)을 CVD(Chemical Vapor Deposition)로 증착하여 에미터와 금속 사이에 삽입하였다.

그러나 이와같은 종래의 기술에서는 규소저매늄 베이스영역(1-2)과 다결정 규소의 저저항층(1-6)을 선택적으로 성장시켜 측면 빈공간을 채움으로써 채우고자 하는 측면홈(또는, 측면공간 부분을 형성하기 위한 습식식각(Wet etch) 공정이 완벽해야 하며 그렇지 않은 경우 소자의 성능에 치명적이고, 비교적 힘든 선택적 박막성장 공정을 규소저매늄과 다결정 규소 박막성장에 두번이나 응용함으로써 소자나 IC의 수율(Yield)을 감소시키며, 측면홈 부분을 채울 때 선택적으로 성장시킬 다결정 규소의 두께 조절 또한 정확해야 하는 어려움이 있었다.

그리고 측면절연막(1-7)의 형성시 측면홈이 완전히 채워지지 않는 경우 공동(cavity)이 생길 우려가 있으며, 초박막 베이스영역 상에서 측면절연막(1-7)을 형성하기 위하여 절연막의 비등방성 식각시 베이스 박막이 손상될 우려가 크므로 이를 조절하기가 매우 까다로운 문제가 있었다.

본 발명의 목적은 종래의 자기정렬 이종접합 쌍극자 트랜지스터 장치를 제조함에 있어 공정상의 난점들을 극복하고 공정의 안정성과 재현성을 증가시켜 고속정보 처리 시스템에 사용가능한 쌍극자 트랜지스터장치 및 그 제조방법을 제공하는 것이다.

이상과 같은 목적을 달성하기 위하여 본 발명에서는 고품위 박막을 성장하는 고체원 분자선 결정성장법(Solid Source Molecular Beam Epitaxy)을 이용하고, 종래의 기술(제1도 참조)에서 측면절연막(1-7)의 형성시 발생되는 베이스영역(l-2)의 손상을 최대한으로 줄이기 위해 다결정 규소 박막으로 마스킹(masking)하며, 이 다결정 규소 박막을 선택적으로 습식식각하여 에미터 영역을 형성한다.

또한, 다결정 규소 박막을 건식식각할 때 베이스 박막이 손상되는 경우에 야기되는 베이스 저항의 증가를 막기 위해 이온주입올 이용하여 베이스 전극용 다결정 규소와 베이스를 연결한다.

이제부터 첨부된 제2도 및 제3도를 참조하면서 본 발명을 상세히 설명하겠다.

제2도는 본 발명에 따라 완성된 자기정렬 이종접합 쌍극자 트랜지스터 소자의 단면도를 나타낸 것으로, 본 발명에서는 종래기술(제1도)과 다르게 고체원 분자선 결정박막 성장법을 사용하여 상대적으로 저온에서 결정을 성장시킴으로써 박막의 질이 우수하고 경제면에서의 불순물 농도와 저매늄 성분비 분포의 급준성(Abruptness)이 더욱 양호하게 되어 소자설계와 실제 성능과의 오차가 감소된다.

또한, 종래기술의 경우 발생하는 측면절연막(1-7,2-8)의 형성시 베이스영역(2-4)을 이루는 박막의 손상을 최대한 제거하기 위해 다결정 규소막으로 이루어진 제1저저항충(2-5)을 마스크(mask)로서 이용하고 이후에도 제1저저항층(2-5)을 선택적 습식식각으로 제거하여 베이스영역(2-4)에 손상을 주지 않으면서 에미터영역(2-9)을 형성하게 된다.

그리고 제1저저항층(2-5)의 건식식각시 베이스영역(2-4)이 손상된 경우에 야기되는 베이스 저항의 증가를 막기 위해 이온 주입을 이용하여 베이스링크(2-7)을 형성하여 제1저저항층(2-5)과 베이스영역(2-4)를 연결함과 동시에 베이스 저항을 감소시킨다.

따라서, 종래기술에 비해서 매우 간단하고 신뢰성 있는 공정을 사용하게 되므로 제조공정의 재현성을 크게 증가시킬 수가 있다.

이와같이 본 발명(제2도)은 에미터영역(2-9)와 베이스영역(2-4)을 자기 정렬하고 종래기술(제l도)의 소자에 비해서 메우 간단하고 신뢰성 있는 공정을 사용하므로 제조공정이 안정하게 된다.

제3도의 (a)∼(k)는 본 발명의 일실시예의 제조공정 순서도이며 이를 상세히 설명하면 다음과 같다.

(a)는 소자의 활성영역(Active region)과 비활성 영역(Inactive region)을 구분하기 위한 국부 규소산화막(Local Oxidation of Silicon:LOCOS) 격리공정이다.

p-형 규소 웨이퍼 상에 n＋ 에피택셜층(1)과 n- 에피택셜층(2)을 형성한 후 산화막올 성장시키고 질화막을 증착한다.

그리고, 트렌치(Trench) 공저으로 소자격리를 하고 활성영역의 마스크작업 후에 질화막을 건식식각에 의해 선택적으로 제거한다.

남아있는 질화막을 이용하여 컬렉터 접합영역(4a)과 소자의 활성영역을 제외한 비활성 영역을 국부적으로 열산화시켜 국부산화막(3)을 성장시킨다.

질화막을 제거한 후 다시 마스크를 이용하여 컬렉터 접합영역(4a)에 n형 불순물 이온을 주입시켜 n＋형의 콜렉터영역(4)을 형성한다.

(b)는 에미터 영역을 정의하는 공정이다.

먼저 규소저매늄(SiGe)의 베이스영역(5)과, 다결정 규소막의 제1저저항층(6)올 순차로 형성하고 절연막(7)을 증착한다.

이때, 상기에서 제1저저항층(6)을 다결정 규소막 대신에 단결정 규소막으로 형성할 수도 있고, 상기한 베이스영역(5)과 제1저저항층(6) 사이에 단결정 규소막을 삽입할 수도 있다.

이후 마스크 작업과 절연막(7)의 식각공정으로 에미터영역을 한정한다.

(c)는 질화막을 증착하고 비등방성(Anisotropic) 건식식각으로 측면절연막(8)을 형성한 후 제1저저항층(6)의 노출된 부분을 열산화시켜 절연막(9)올 성장시키는 공정이다.

(d)는 측면절연막(8)과 이 측면절연막(8) 하부의 제1저저항층(6) 및 베이스층(5)의 일부까지 식각하여 제거한 뒤 절연막(7,9)을 마스크로서 사용하여 이온주입 공정을 수행하여 상기한 에미터 접합영역의 측면절연막(8)이 있던 하부의 제2에피택셜층(2)에 침투된 베이스링크(1l)을 형성한다. 상기 베이스링크(l1)은 베이스영역(5)이 손상된 경우 야기되는 베이스 저항의 증가로 인한 소자의 차단주파수 및 스의칭 속도의 열화를 막고 베이스영역(5)과 제1저저항층(6)이 확실하게 접촉시킨다.

(e)는 절연막을 도포하여 베이스링크(11) 하부의 홈 부분을 매몰한 후 비등방성 건식식각으로 제2측면절연막(l2)를 형성하는 공정으로, 절연막(9)를 마스크로서 이용하여 제l저저항층(6)이 손상되는 것을 감소시킨다.

(f)는 비등방성식각을 계속하여 측면절연막(12)의 손상없이 절연막(9)을 제거한 후의 단면도이다.

(g)는 선택적 습식식각으로 제1저저항층(6)을 베이스영역(5)의 손상없이 제거하는 공정이다.

(h)는 콜렉터영역(4)을 제외한 전술한 구조의 상부에 감광막(13)을 형성한 후 컬렉터 형성을 위해 베이스영역(5)의 노출된 부분을 제거하는 공정이다.

(i)는 상기 감광막(13)을 제거하고 불순물이 도핑된 다결정 규소를 증착한 후 식각하여 에미터영역(14a)과 제2저저항층(14b)을 형성한다.

상기에서, 에미터영역(l4a)은 측면절연막(12)에 의해 베이스영역(6)과 자기정렬 된다.

(j)는 절연막(15)을 증착하는 공정이다.

(k)는 완성된 소자공정 단면도이다.

마스크 작업과 식각공정을하여 에미터, 베이스, 컬렉터영역에 접점을 만들고 금속(16)을 증착하여 마스크로 배선을 정의하여 금속을 식각한다.

이상에서는 일실시예의 제조공정을 설명하였으나 본 발명의 사상과 범위를 벗어남이 없이 다르게 실시할 수도 있음은 이 분야에 통상적인 지식을 가진자는 쉽게 알 수 있을 것이다.

이상에서 설명된 바와같이, 본 발명은 기체원 분자선 결정박막 성장법을 이용하여 초고집적화가 가능한 자기정렬 쌍극자 소자를 제조하고, 또한 이종접합 쌍극자 소자도 동시에 제조할 수 있으므로 규소 쌍극자소자의 동작속도의 한지를 뛰어넘어서 새로운 초고속 소자의 영역을 개발하였다 할 수 있다.

이 결과 고속정보 처리 및 저전력을 요하는 고속 컴퓨터, 통신기기 등 정보처리 시스템에서 규소 쌍극자소자의 한계를 대폭 확장시켜서 규소 소자의 응용범위가 화합물 고속소자의 영역까지 확장될 수 있게 되었다.

물론 화합물 고속소자의 전 범위를 포함하는 것은 아니지만 값싸고 공정 재현성이 크며 집적화가 용이한 규소 고속소자가 앞으로 어느 정도 화합물 고속소자를 대체하게 될 것이다.

Claims (7)

1. 반도체기판과, 상기 반도체기판의 상부에 형성된 불순물이 고농도로 도핑된 제1에피택셜층(l)과, 상기제1에피택셜층(1)의 상부에 형성된 제2에피택셜층(2)과, 상기 제2에피택셜층(2) 상부의 소정 부분에 형성되어 활성영역과 비활성영역을 분리 한정하는 국부산화막(3)과, 상기 제2에피택셜층(2)의 상부에 형성된 제1도전형의 베이스영역(5)과, 상기 제2에피택셜층(2)의 소정 부분에 상기 베이스영역(5)과 연결되게 불순물이 고농도로 도핑되어 형성된 제1도전형의 베이스링크(11)와, 상기 베이스영역(5)의 상부의 소정 부분에 형성된 불순물이 고농도로 도핑된 제1도전형의 제1저저항층(6)과, 상기 제1저저항층(6)이 제거된 베이스영역(5)의 상부에서 측면절연막(l2)에 의해 상기 제1저저항층(6)과 전기적으로 이격되게 자기정렬되어 형성된 불순물이 고농도로 도핑된 제2도전형의 에미터영역(14a)과, 상기 에미터영역(14a)의 일측에 상기 국부산화막(3)에 의해 이격된 부분의 상기 제2에피택셜층(2)의 노출된 부분에 상기 제l에피택셜층(1)과 중첩되게 불순물이 고농도로 도핑되어 형성된 제2도전형의 클렉터영역(4)과, 상기 콜렉터영역(4)의 상부에 형성된 제2도전형의 제2저저항층(14b)과, 상기 제1 및 제2저저항층(6)(14b)과 상기 에미터영역(14a)의 상부에 접촉되어 형성된 베이스전극, 콜렉터전극 및 에미터전글(16)을 포함하여 구성된 것을 특징으로 하는 쌍극자 트랜지스터장치.
2. 제l항에 있어서, 상기 에미터영역(14a)이 다결정 규소 또는 단결정 규소로 형성된 것을 특징으로 하는 쌍극자 트랜지스터 장치.
3. 제1항에 있어서, 상기 제1저저항층(6)과 상기 에미터영역(14a) 사이에 절연층과 측면절연막이 더 포함되어 형성된 쌍극자 트랜지스터 장치.
4. 제1항에 있어서, 상기 베이스영역(5)은 규소나 혹은 규소저매늄(p+＋SiGe)으로 형성된 쌍극자 트랜지스터 장치.
5. 제1도전형 반도체기판의 상부에 불순물이 고농도로 도핑된 제1에피택셜층(1)과 제2에피택셜층(2)을 형성하는 공정과, 상기 제1 및 제2에피택셜층(1),(2)의 소정 부분에 소자를 분리하는 트렌치를 형성하는 공정과, 상기 제2에피택셜층(2)의 소정 부분에 활성영역과 비활성영역을 한정하는 국부산화막(3)을 형성하고 상기 활성영역의 일측 부분에 제2도전형의 불순물이 고농도로 도핑된 제2도전형의 클렉터영역(4)을 형성하는 공정과, 상기 제2에피택셜층(2) 및 국부산화막(3)의 상부에 베이스영역(5)과 제1저저항층(6)을 순차적으로 형성하고, 상기 제1저저항층(6) 상부의 소정 부분에 절연층(7)을 형성하는 공정과, 상기 절연층 (7)의 측면에 제1측면절연막(8)을 형성하고 상기 제1저저항층(6)의 노출된 부분에 열산화된 산화막(9)을 형성하는 공정과, 상기 제1측면절연막(8)과 그 제1측면절연막(8)의 하부의 제1저저항층(6) 및 베이스영역(5)의 상면일부까지 제거하는 공정과, 상기 제1저저항층(6)이 제거되어 노출된 베이스영역(5)에 불순물을 고농도로 이온주입하어 상기 제2에피택셜층(2)의 상부에 제1도전형의 베이스링크(11a)(11b)를 형성하는 공정과, 상기제1측면절연막(8)이 제거된 영역에 절연층을 매입하여 이를 패터닝하여 제2측면절연막(12)을 형성하고, 그제2측면절연막(12)을 마스크로 상기 노출된 산화막(9)과 그 하부의 제1저저항층(6)을 제거하는 공정과, 상기콜렉터영역(4)의 상부에 형성된 베이스영역(5)을 제거하고 상기 베이스영역(5)의 상부에 에미터영역(14a)을 형성함과 동시에 상기 콜렉터영역(4)의 상부에 제2저저항층(14b)을 형성하는 공정과, 상기 에미터영역(14a)과 제2저저항층(14b)의 상부에 절연층(15)을 형성하고 상기 제1저저항층(6), 에미터영역(14a) 및 콜렉터영역의 제2저저항층(14b)에 각각 접촉되게 베이스전극, 이미터전극 및 콜렉터전극을 형성하는 공정을 구비하는쌍극자 트랜지스터의 제조방법.
6. 제5항에 있어서, 상기 베이스영역(5)을 규소 또는 규소저매늄(p＋SiGe)로 형성하는 것을 특징을 하는 쌍극자 트랜지스터의 제조방법.
7. 제5항에 있어서, 상기 베이스영역(5)과 상기 에미터영역(14a) 사이에 단결정 규소막을 형성시키는 단계를 추가로 포함하는 것을 특징으로 하는 쌍극자 트랜지스터의 제조방법.