KR100205017B1 - 이종접합 바이폴러 트랜지스터의 제조방법 - Google Patents
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Abstract
본 발명은 바이폴러 트랜지스터의 제조방법에 있어서, 저심도랑과 폴리실리콘 측벽막 형성공정, 자기정렬된 컬렉터-베이스 형성 공정, 및 선택적 컬렉터 이온주입에 의한 선택적 컬렉터 영역 형성공정이 개별적인 마스크의 사용없이 하나의 마스크에 의해 수행되므로 제작이 용이하며, 소자간의 격리를 위해 저심 도랑을 사용함으로써, 격리공정이 단순하며 용이할 뿐만 아니라 베이스 기생저항의 증가가 상기 저심도랑 상부에 형성된 다결정 규소 측벽막에 의해 방지되고, 상기 저심도랑에 의해 다결정 규소 측벽막 밑의 기생용량 형성이 방지된다.
Description
제1도는 종래의 선택적 베이스 박막 성장법을 사용하여 컬렉터-베이스를 자기정력한 npn 규소/규소 게르마늄 이종접합 바이폴러 소자의 베이스 박막 성장후의 단면도.
제2도는 종래의 선택적 박막 성장법으로 컬렉터 베이스를 형성하여 컬렉터-베이스를 자기정력한 npn 규소/규소 게르마늄 이종접합 바이폴러 소자의 베이스 박막 성장후의 단면도.
제3도는 종래의 베이스 박막을 성장시킨 npn 규소/규소 게르마늄 이종접합 바이폴러 소자의 베이스 박막 성장후의 단면도.
제4도는 본 발명에 따른 소자격리와 선택적 이온주입 컬렉터를 동시에 형성하고 컬렉터-베이스를 자기정렬한 npn 규소/규소 게르마늄 이종접합 바이폴러 소자의 베이스 박막 성장후의 단면도.
제5(a) ∼ (j)도는 본 발명에 따른 소자격리와 선택적 이온주입 컬렉터를 동시에 형성하고 컬렉터-베이스를 자기정렬한 npn 규소/규소 게르마늄 이종접합 바이폴러 소자의 제조 공정별 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 규소 기판 2 : 메몰 컬렉터층
3 : 컬렉터용 규소막 4, 7, 16 : 열산화 규소막
5, 10, 12, 14 : 질화 규소막 6 : 컬렉터 싱커
8, 11, 13 : 규소 산화막 9 : 베이스 전극용 다결정 규소박막
15 : 컬렉터 영역 17 : 저심도랑(shallow trench)
18 : 측벽막 19 : 베이스 박막
20 : 절연막
본 발명은 이종접합 바이폴러 트랜지스터의 제조방법에 관한 것으로서, 보다 상세하게는, 이온주입이나 불순물 확산 대신에 에피택셜 성장방법을 이용하여 베이스를 형성하는 바이폴러 트랜지스터에 있어서, 소자격리공정과, 컬렉터-베이스 자기정렬, 및 선택적 컬렉터 이온주입 공정을 단일 마스크를 사용해 동시에 형성하는 방법에 관한 것이다.
일반적으로, 동종접합 바이폴러 트랜지스터(Homojunction Bipolar Transistor)의 크기가 작아지면서 동작속도가 개선되는 잇점이 있지만 에미터(emitter)와 베이스(base)의 불순물(dopant) 농도가 증가되어야 하므로 기존 구조를 이용하여 소자특성을 향상시키는 데에는 한계가 있었다.
상기 한계점을 극복하기 위하여 안출된 것이 이종접합 바이폴러 소자(Heterojunction bipolar device)이다.
이종접합 소자의 구조적 특징은 에미터 에너지 띠 간격(Energy bandgap)이 베이스 에너지띠 간격보다 크다는 것이다.
이로 인하여 소자의 성능과 설계상에 많은 잇점을 얻을 수 있는데, 기존의 동종접합 바이폴러 소자 공정에서 규소(Si)를 이용한 베이스 층에 게르마늄(Ge)을 첨가하여 에너지 띠 간격을 감소시키는 방법이 최근에 와서 집중 연구중에 있다.
기존의 이종접합 바이폴러 소자들은 일반적인 동종접합 규소 바이폴러 소자와 같이 다결정 규소(Polysilicon) 박막을 베이스 전극 및 에미터와 에미터 불순물 확산원(Diffusion source)으로 동시에 사용한다.
그렇게 해서 베이스 층에는 규소대신 규소 게르마늄을 사용하여 에미터와 베이스간의 에너지띠 간격격차를 생기게 하여 에미터 주입효율(Injection dfficiency)을 증가시키며, 베이스를 고불순물 농도(High doping concentration) 초미세 박막(Ultra-thin)으로 성장시켜 소자의 전류 증폭이득(Current gain) 및 스위칭 속도를 크게 형성시켜 왔다.
최근에 와서 소자의 구조가 최적화 또한 소형화(Scaling-down) 되면서 소자의 활성영역 상에 존재하는 베이스 저항 및 컬렉터-베이스간의 기생용량 등 각종 기생성분을 최소화하기 위해 여러 가지 방법이 이용되었다.
그 방법으로는 도랑 소자격리와, 국부 규소 열산화(LOCal Oxidation of Silicon, 이하 LOCOS라고 약칭함)와, 규소 게르마늄(SiGe)베이스 박막의 선택적 박막 성장(SEG:Selective Epitaxal Growth)과, 규소 에미터만의 선택적 박막 성장 등이 있다.
상기와 같은 방법을 이용하여 베이스-에미터를 자기정렬하여 베이스 기생저항을 줄이거나, 베이스-에미터간과 컬렉터-베이스간 모두를 자기정렬한 초자기정렬 규소/규소 게르마늄(Si/SiGe) 이종접합 바이폴러 트랜지스터를 개발하였다.
동시에 베이스 전극 물질인 다결정 규소 박막에서 야기되는 베이스 기생저항을 더욱 줄이기 위해 베이스 전극으로 다결정 규소대신 금속성 박막 예를 들면 티타늄 실리사이드(TiSi2)를 사용하는 공정에 대해 연구가 활발하게 진행되었다.
또한 LOCOS도 수직적인 규소 열산화막의 두께만큼 새부리 모양의 열산화막이 수평적으로 형성되어 소자의 등비축소에 한계를 야기시키므로 바람직하지는 않다.
이 중에서 가장 최근 것으로는 규소 게르마늄 베이스 박막의 선택적 박막성장을 사용하고 LOCOS를 사용하지 않은 초자기정렬 Si/SiGe 이종접합 바이폴러 트랜지스터의 대표적인 예를 제1도에 나타내었다.
제1도는 종래의 선택적 베이스 박막 성장법을 사용하여 컬렉터-베이스를 자기정렬한 npn 규소/규소 게르마늄 이종접합 바이폴러 소자의 베이스 박막 성장후의 단면도이다.
제1도에 도시된 바와 같이, p형 규소 기판(1-1)에 고불순물 농도층인 n+매몰 규소 컬렉터 층(1-2)을 형성하고 그 위에 저불순물 농도층인 n-규소 컬렉터 박막(1-3)을 성장시킨다.
그 후에 n형 불순물 이온을 주입하여 컬렉터 연결부(1-4)를 형성하고, 소자간을 격리하기 위하여 규소층의 건식식각으로 도랑(Trench)을 형성하고 그 안에 붕소와 인을 포함한 BPSG(Boron Phosphorous Silica Glass) 절연막(1-5)을 채웠다.
그리고 고압에서 박막(1-5)를 평탄화 시켰다.
그 후에 절연막(1-6)과 p+다결정 규소막(1-7)과 절연막(1-8)과 측면 절연막(1-9)을 도포와 식각으로 제1도와 같이 형성하고난 다음에 선택적으로 소자의 활성영역에만 이온주입하여 고전류 영역에서의 소자특성을 형성시키기 위한 n형 컬렉터 영역(1-10)를 형성하였다.
다음으로 기체원 분자선 박막 성장법(Gas Source Molecular Beam)을 사용하여 규소 컬렉터(1-10)와 다결정 규소 베이스 전극(1-7)이 노출된 부분에만 선택적으로 규소 게르마늄 베이스(1-11)를 성장시키고 다시 잔여공간에 다결정 규소 박막(1-12)을 선택적으로 성장시켜 베이스전극용 다결정 규소(1-7)와 규소 게르마늄 베이스(1-11)와의 접속을 이루었다.
따라서, 컬렉터와 베이스간에 형성되는 기생용량 영역은 감광막으로 정의됨 없이 박막(1-12)의 부분만으로 국한되어 작게 할 수 있어서 컬렉터-베이스간이 자기정렬되었다.
그러나, 절연막(1-6)를 수평적 습식식각으로 컬렉터-베이스간에 형성되는 기생용량 영역(1-12)을 정의하는 것의 균일도나 재현성면에서 공정의 안정도가 떨어지며 차칫 소자성능의 치명적인 열화를 초래할 수 있다.
또한, 성장속도가 극도로 느린 선택적 박막 성장법을 베이스 박막(1-11)과 연결 박막(1-12)의 성장에 두 번이나 적용하고, 박막 종류도 결정 박막(1-11)과 다결정 규소 박막(1-12)으로 다룸으로써 공정의 복잡성이 증가함과 동시에 차칫 베이스 박막(1-11) 상에 다결정성 규소 박막(1-12)이 조금이라도 성장되는 경우는 소자에 치명적이므로 공정조절이 용이하지 않다.
그래서, 스루풋(Throughput)과 관련된 경제성과 공정의 용이성과 관련된 재현성 있는 기술이 되기 힘들다는 단점이 있다.
제2도는 종래의 선택적 박막 성장법으로 컬렉터 베이스를 형성하여 컬렉터-베이스를 자기정렬한 npn 규소/규소 게르마늄 이종접합 바이폴러 소자의 베이스 박막 성장후의 단면도이다.
제2도는 베이스뿐만 아니라 컬렉터 박막보다 선택적 박막 성장법을 사용함으로써 제1도의 구조를 더욱 간단화하고 집적화한 것으로, P형 규소 기판(2-1)에 N+형 컬렉터(2-2)를 형성한다.
그리고, 그 위에 절연막(2-3) 베이스 전극용 다결정 규소 박막(2-4)을 증착하고 박막(2-4)를 감광막 마스크와 박막(2-4)의 식각으로 베이스 전극 영역을 정의한다.
그 후, 절연막(2-5)를 도포하고 감광막 마스크와 박막(2-5, 2-4, 2-3)의 식각으로 활성영역을 정의한다.
이어서 컬렉터용 N형 규소 박막(2-6)과 베이스용 규소 게르마늄 박막(2-7)을 일시에 순차적으로 불순물을 첨가하면서 성장시킨다.
이때, 박막(2-6, 2-7)을 성장시킬 때에 제2도와 같이 측면에 다결정 또는 비정질 규소 박막(2-6-1, 2-7-1)이 각각 형성된다.
그러나, 상기 제2도의 소자에서는 상기 측면막(2-7-1)을 거쳐 측면막(2-6-1)로 전류가 도통되는 경로가 생기므로 누설전류의 수준이 아닌 컬렉터-에미터간의 단락 현상이 발생될 수 있다는 문제점이 있었다.
마찬가지로 상기 측면만(2-7-1)과 (2-6-1)을 거쳐 컬렉터 박막(2-6)으로 전류가 도통되며 또한 상기 컬렉터 박막(2-6)에서 상기 측면막(2-7-1)과 (2-6-1)을 통해 전류가 도통되므로 사실상 에미터-베이스간과 베이스-컬렉터간의 단락 현상이 발생될 수도 있다는 문제점이 있었다.
그리고, 컬렉터 박막(2-6)을 선택적으로 성장시킬 때에 박막(2-6-1)이 측면에서부터 성장되므로 박막(2-6)의 두께가 커질수록 박막(2-6-1)의 측면서부터의 성장이 증가되므로 단결정성 박막(2-7, 2-6, 2-2)로 정의되는 소자의 활성영역의 범위가 명확하게 정의되지 않는다는 문제점도 있었다.
제3도는 종래의 베이스 박막을 성장시킨 npn 규소/규소 게르마늄 이종접합 바이폴러 소자의 베이스 박막 성장후의 단면도이다.
p형 규소 기판(3-1)에 고불순물 농도층인 n+매몰 컬렉터층(3-2)을 형성한다.
그 위에 저불순물 농도층인 n-규소 컬렉터 박막(3-3)을 성장시키고 난 후에 소자간을 격리하기 위하여 규소층의 건식식각으로 도랑(Trench)을 형성한다.
산화막(3-4)을 형성한 후에 그 안에 p+다결정 규소 박막(3-5)을 채웠다.
그리고 나서, 고압에서 박막(3-5)을 평탄화시켰다.
n형 불순물 이온을 주입하여 컬렉터 연결부(3-6)를 형성한 후에 규소 산화막(3-7)과 p+다결정 규소막(3-8)을 도포와 식각으로 제3도와 같이 형성한다.
그리고 난 후, 초진공 화학기상 증착법(Ultra High Vacuum Chemical Vapor Deposition)을 사용하여 규소 게르마늄 베이스(3-9)를 성장시키고 박막(3-9)과 박막(3-8)을 식각으로 제3도와 같이 패터닝한다.
그 후, 규소 산화막(3-10)을 도포하였다.
이 경우에 규소 산화막(3-8)의 측면에는 규소 게르마늄이 성장되지 않으므로 사실상 규소 게르마늄의 단일층 구조를 사용하면 안되며 규소/규소 게르마늄의 이중층 구조를 사용해야 한다.
또한, 대부분의 겨우에 있어서 박막(3-9)의 두께가 60nm이고 박막(3-8)의 두께는 0.5㎛임을 감안할 때 박막(3-8)의 측면 부분의 박막(3-9)의 저항은 상당히 커지게 되고 소자성능의 열적 열화현상이 발생하게 된다는 문제점이 있었다.
상기 문제점을 해결하기 위한 본 발명의 목적은 이온주입이나 도랑을 이용한 소자격리 공정과 컬렉터-베이스의 자기정렬 및 소자 활성영역 내의 컬렉터에만 불순물을 첨가하는 선택적 컬렉터 이온주입 공정을 동시에 하나의 감광막 마스크로 형성하여 제작공정을 간단화하여 생산성을 제고하며 동시에 컬렉터-베이스 기생용량의 감소를 통하여 소자의 차단 주파수 및 최대 진동 주파수를 증가시키는 바이폴러 트랜지스터의 제조방법을 제공하기 위한 것이다.
상기 목적을 달성하기 위한 본 발명의 특징은 바이폴러 트랜지스터의 제조방법에 있어서, 반도체기판상에 전도성 매몰 컬렉터, 컬렉터용 박막, 컬렉터 싱커를 순차적으로 형성하는 제1단계와, 상기 제1단계의 결과물 위에 규소 산화막, 베이스 전극용 다결정 규소막, 질화 규소막, 및 규소 산화막을 순차적으로 형성하는 하는 제2단계와, 상기 제2단계 후에 활성영역을 정의하고 식각을 통하여 상기 규소 산화막을 노출 시킨 후, 노출된 활성영역의 측벽에 스페이서용 절연막을 형성하여 활성영역을 한정하는 제3단계와, 상기 제3단계의 결과물을 마스크로 이용하여 활성영역의 컬렉터 박막을 노출시킨 후 측벽에 격리를 위한 예비 측벽막을 형성하고, 노출된 컬렉터 표면에 마스킹용 열산화막을 형성하는 제4단계와, 상기 예비 측벽막에 의해 한정된 활성영역에 불순물은 이온주입하여 선택적 컬렉터 영역을 형성하는 제5단계와, 상기 예비 측벽막을 제거하여 노출된 부위를 이방성 식각하여 소자 격리를 위한 저심도랑을 상기 컬렉터 영역의 박막보다 더 깊게 형성하고 열산화막으로 채우는 제6단계와, 상기 저심 도랑 상부에 상기 베이스 전극용 다결정 규소박막과 동등한 높이로 다결정 규소 측벽막을 형성하는 제7단계와, 상기 규소 산화막, 질화 규소막, 및 상기 컬렉터 영역 상면의 마스킹용 열산화막을 제거하여 상기 베이스 전극용 다결정 규소박막과 상기 컬렉터 영역을 노출시킨 후, 베이스 박막을 형성하는 제8단계와, 베이스 전극을 정의하는 마스크로 베이스 전극영역 이외의 상기 베이스 박막, 베이스 전극용 다결정 규소박막, 규소 산화막, 다결정 측벽막, 스페이서용 측벽막을 제거한 후 페시베이션 절연막을 도포하는 제9단계로 이루어짐에 특징이 있다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들 중의 하나를 상세히 설명한다.
제4도는 본 발명에 따른 소자격리와 선택적 이온주입 컬렉터를 동시에 형성하고 컬렉터-베이스를 자기정렬한 npn 규소/규소 게르마늄 이종접합 바이폴러 소자의 베이스 박막 성장후의 단면도이다.
제4도에 도시된 본 발명은, 소자간의 격리를 위해, 종래 기술에 (제1도와 제2도와 제3도)과 같은 깊은 도랑(deep trench) 대신에 컬렉터 박막 두께보다 조금 더 깊고 약 0.15㎛ 정도의 폭을 갖는 저심도랑(shallow trench)를 사용함으로써, 격리공정이 단순하며 용이하다.
또한 베이스 기생저항의 응가가 상기 조심도랑(17) 상부에 형성된 폴리실리콘 측벽막(18) 밑의 기생용량 형성이 방지된다. 더욱이 실리콘 산화막(12)과 실리콘 질화막(13)에 의해 상기 저심도랑(17)과 폴리실리콘 측벽막(18)의 형성공정, 자기 정렬된 컬렉터-베이스 형성공정, 및 선택적 컬렉터 이온주입에 의한 선택적 컬렉터 영역(15) 형성공정이 하나의 마스크에 의해 수행되므로 제작이 용이하며 공정을 간략화 한다.
p형 기판(1) 전면에 형성된 n+매몰 컬렉터층(2) 상에 n-컬렉터 박막(3)을 성장시키고 컬렉터 연결부(4)와 규소 열산화막(5)을 형성한다.
그 후, 규소 산화막(6)과 p+다결정 규소막(7)을 도포하고 패터닝한다. 그 다음, 규소 산화막(8)과 질화 규소막(9)을 형성하고 컬렉터용 불순물 이온주입을 수행한다. 이때에 이 공정은 자기정렬되어 컬렉터 박막(3) 중에서 컬렉터 영역(15)에만 도핑된다.
이어서 소자격리용 얇은 도랑을 식각하고 열산화함으로써 열규소 산화막이 채워진 소자격리 도랑(12)를 형성한다.
p+다결정 규소 측면막(13)이 자기정렬되어 (12)상에 형성된 상태에서 베이스용 규소/규소 게르마늄 이중층 구조 박막을 증착한다.
박막(7)과 함께 식각되어 패터닝된 후 규소 산화막(14)이 도포되는 공정이다.
따라서, 제1도와 제3도에서는 소자격리 도랑구조를 깊게 형성해야 하기 때문에 그 안에 절연막을 치우기 위한 도랑의 평면면적이 커져서 소자가 커지고 공정수와 시간이 길게 요구된다.
반면에, 제4도에서는 측면 절연막 두께 정도의 얇은 도랑에 의해 격리되므로 소자면적의 커짐이 없고 제1도와 제3도의 도랑격리와 같은 소자간의 격리공정이 두 개 정도의 공정으로 대치가 가능하다.
제3도에서 언급된 베이스 기생저항의 증가가 p+다결정 규소 측면막(13)으로 방지되며 (12)에 의해 p+다결정 규소 측면막(13) 밑의 기생용량 형성이 방지되면서 베이스-컬렉터간이 자기정렬되어 소자의 면적을 더욱 줄일 수 있으며 동시에 공정도 더욱 단순해졌다.
이와 같이 본 발명은 규소/규소 게르마늄 이종접합 박막 바이폴러 소자에 있어서 컬렉터-베이스간을 기생저항과 베이스-컬렉터간의 기생용량의 형성을 방지하며 자기정렬하는 새로운 공정으로 소자의 고주파 대역에서의 동작특성을 개선하였다.
제5(a) ∼ (j)도는 본 발명에 따른 소자격리와 선택적 이온주입 컬렉터를 동시에 형성하고 컬렉터-베이스를 자기정렬한 npn 규소/규소 게르마늄 이종접합 바이폴러 소자의 제조 공정별 단면도이다.
제5(a)도에서는 p형 규소 기판(1)에 규소 산화막을 도포하고 감광막을 마스크로 식각한다.
그 다음 감광막을 제거하여 규소 산화막을 마스크로 불순물 이온주입과 열처리로 매몰 컬렉터(2)를 형성한다.
그리고 나서, 마스크로 사용된 규소 산화막을 제거하고 다시 컬렉터용 규소막(3)을 증착하고 열산화 규소막(4)과 질화 규소막(5)을 증착한다. 그 후, 감광막 마스크로 산화 규소막(4)과 질화 규소막(5)을 패터닝한 후 정의된 영역에서 상기 산화 규소막(4)과 질화규소막(5)을 마스크로 이용하여 불순물 이온주입을 수행하여 n+형 컬렉터 싱커(6)를 형성한다.
제5(b)도에서는 상기 컬렉터 싱커(6)에 있는 불순물의 활성화와 동시에 열산화 규소막(7)을 형성하는 열처리를 수행한다.
그 후, 규소 산화막(8)과 p+다결정 규소 박막(9)과 질화 규소막(10)과 규소 산화막(11)을 도포한다.
이 때에 상기 다결정 규소 박막(9)의 도핑은 인-시츄(in-situ)로 박막을 성장시키면서 p형 불순물을 첨가하거나 혹은 박막을 성장시킨 후에 이온주입과 열처리 또는 확산을 수행한다.
제5(c)도에서는 소자의 활성영역을 정의하는 감광막 마스크를 사용하여 상기 규소 산화막(11)과 질화 규소막(10), 및 도프된 상기 다결정 규소막(9)을 차례로 식각한 후, 감광막을 제거한다.
그리고 나서, 비등방성 건식식각으로 측면에만 스페이서용 절연막으로서 식각율이 상이한 질화 규소막(12) 및 규소 산화막(13)을 도포하여 이중막으로 형성한다.
제5(d)도에서는 다시 규소 산화막(8)을 식각한다.
이 때 마스크 역할을 하는 규소 산화막(11)도 상기 규소 산화막(8)이 식각되는 두께만큼 식각된다. 이어서, 측면 질화 규소막(14)을 형성한 후, 노출된 컬렉터용 규소막(3)에 컬렉터 싱커 형성시의 불순물 농도보다 작은 n형 불순물 이온주입을 수행하여 선택적으로 컬렉터 영역(15)을 형성한 후, 후속의 격리공정시 마스크 역할을 하는 규소 산화막(16)을 형성한다.
제5(e) 및 5(f)는 소자 격리 공정을 나타내는데, 상기 예비 측면 질화규소막(14)을 식각하고 노출된 규소막을 식각하여 컬렉터 박막의 두께보다 조금 더 깊은 얇은 도랑을 형성한다.
제5(f)도에서는 상기 도랑에 산화 공정으로 규소 산화막(17)을 채움으로써 소자격리용 저심 도랑(17)을 형성한다.
본 실시예에서는 상기 스페이서용 절연막(12, 13)들에 의해 종래에 비해 폭과 깊이 면에서 크기가 축소된 저심도랑(17)로도 격리가 가능하다.
제5(g)도에서는 상기 저심도랑(17)의 상부에 p+다결정 규소 박막을 증착한다.
이 때, 박막의 도핑은 인-시츄로 박막 성장시킬 때에 p형 불순물을 첨가하거나 혹은 박막을 성장시킨 후에 이온주입과 열처리 또는 확산을 수행한다.
비등방성 건식식각으로 측면에만 p+다결정 규소 박막(18)을 형성한다. 감광막 도포를 그리하여 하여 평탄화한 후에 식각하여 상기 p+다결정 규소 박막(18)의 높이가 상기 도프된 다결정 규소막(9)의 표면 높이와 일치할 수 있도록 상기 규소 박막(18)의 높이를 조정한다.
제5(h)도에서는 절연막(10, 11)의 전부와 함께 상기 측벽 절연막(12, 13)의 일부를 식각하고 상기 베이스 전극용 다결정 규소막(9)을 노출시킨 후 감광막과 열산화막(16)을 제거한다.
그 후, 규소/규소 게르마늄/규소의 삼중층 구조의 베이스 박막(19)을 증착한다. 이때 박막의 도핑은 인-시츄로 박막성장시 첨가한다.
그리고 상기 다결정 규소막(9)이나 절연막(12, 13, 18) 위에는 다결정성 베이스 박막이 형성되고, 반면에 단결정 규소 영역(15) 상에는 단결정성 박막이 형성된다.
제5(i)도에서는 베이스 전극을 정의하는 감광막을 마스크로 사용하여 베이스 전극 영역 이외의 박막(19, 12, 13, 18, 9)을 식각하고 감광막을 제거한다.
최종적으로, 제5(j)도에서는 절연막으로서 규소 산화막(20)을 도포하여 이종접합 바이폴러 트랜지스터를 제작한다.
이상의 제조방법을 통하여 살펴본 바와 같이, 본 발명은 상기 저심도랑(17)과 다결정 규소 측벽막(18)의 형성공정, 자기 정렬된 컬렉터-베이스 형성공정, 및 선택적 컬렉터 이온주입에 의한 선택적 컬렉터 영역(10)의 형성공정이 개별적인 마스크의 사용없이 하나의 마스크에 의해 수행되므로 제작이 용이하며 공정이 단순해진다. 또 소자간의 격리를 위해 종래기술(제1도 내지 제3도)와 같은 깊은 도랑 대신에 저심도랑(17)을 사용함으로써 격리공정이 단순하고 용이할 뿐만 아니라 베이스 기생저항의 증가가 상기 저심도랑(17) 상부에 형성된 폴리실리콘 측면막(18)에 의해 방지되고, 상기 저심도랑(17)에 의해 폴리실리콘 측면막(18) 밑의 기생용량 형성이 방지되는 효과가 있다.
이상에서, 상술한 바와 같은 본 발명은 바이폴러 트랜지스터의 동작속도를 규소/규소 게르마늄 이종접합 박막구조를 사용하여 증가시키는 동시에 이온주입이나 도랑을 이용한 소자격리 공정과 컬렉터-베이스의 자기정렬 및 선택적 컬렉터 이온주입 공정을 동시에 하나의 감광막 마스크로 형성시킴으로써 제작공정을 간단화하며, 생산성을 제고하며 동시에 컬렉터-베이스 기생용량의 감소를 통하여 소자의 차단 주파수 및 최대 진동 주파수를 증가시키는 데에 그 효과가 있다.
상기에서는 일 실시예의 제조공정을 설명하였으나 본 발명의 사상에 벗어남이 없이 다르게 실시할 수도 있음은 이 분야에 통상적인 지식을 가진 자는 쉽게 알 수 있을 것이다.
Claims (4)
- 바이폴러 트랜지스터의 제조방법에 있어서, 반도체 기판(1)상에 전도성 매몰 컬렉터(2), 컬렉터용 박막(3), 컬렉터 싱커(6)를 순차적으로 형성하는 제1단계 ; 상기 1단계의 결과물 위에 규소 산화막(8), 베이스 전극용 다결정 규소막(9), 질화 규소막(10), 및 규소 산화막(11)을 순차적으로 형성하는 제2단계 ; 상기 제2단계 후에 활성영역을 정의하고 식각을 통하여 상기 규소 산화막(8)을 노출시킨 후, 노출된 활성영역의 측벽에 스페이서용 절연막을 형성하여 활성영역을 한정하는 제3단계 ; 상기 제3단계의 결과물을 마스크로 이용하여 활성영역의 컬렉터 박막(3)을 노출시킨 후 측벽에 격리를 위한 예비 측벽막(14)을 형성하고, 노출된 컬렉터 표면에 마스킹용 열산화막(16)을 형성하는 제4단계 ; 상기 예비 측벽막(14)에 의해 한정된 활성역영에 불순물을 이온주입하여 선택적 컬렉터 영역(15)을 형성하는 제5단계 ; 상기 예비 측벽막(14)을 제거하여 노출된 부위를 이방성 식각하여 소자의 격리를 위한 저심도랑(17)을 상기 컬렉터 영역(15)의 박막보다 더 깊게 형성하고 열산화막으로 채우는 제6단계 ; 상기 저심 도랑(17) 상부에 상기 베이스 전극용 다결정 규소박막(9)과 동등한 높이로 다결정 규소 측벽막(18)을 형성하는 제7단계 ; 상기 규소 산화막(11), 질화 규소막(10), 및 상기 컬렉터 영역(15) 상면의 마스킹용 열산화막(16)을 제거하여 상기 베이스 전극용 다결정 규소박막(9)과 상기 컬렉터 영역(15)을 노출시킨 후, 베이스 박막(19)을 형성하는 제8 단계 ; 베이스 전극을 정의하는 마스크로 베이스 전극영역 이외의 상기 베이스 박막(19), 베이스 전극용 다결정 규소박막(9), 규소 산화막(8), 다결정 측벽막(18), 스페이서용 측벽막(12), (13)을 제거한 후 페시베이션 절연막(20)을 도포하는 제9단계를 포함하는 것을 특징으로 하는 이종 접합 바이폴러 트랜지스터의 제조방법.
- 제1항에 있어서, 상기 제1단계의 컬렉터 싱커(6) 형성후, 싱커 내부의 불순물 활성화 및 그 상부의 열산화 규소막(7)을 더 형성을 위하여 열처리 공정을 부가 하는 것을 특징으로 하는 이종접합 바이폴러 트랜지스터의 제조방법.
- 제1항에 있어서, 상기 제3단계의 스페이서용 절연막이 소자의 신뢰성 향상을 위해 서로 식각율이 상이한 질화 규소막(12)과, 규소 산화막(13)의 이중막으로 형성하는 것을 특징으로 하는 이종접합 바이폴러 트랜지스터의 제조방법.
- 제1항에 있어서, 상기 제8단계의 베이스 박막(19)은, Si/SiGe/Si의 삼중막으로 형성하는 것을 특징으로 하는 이종접합 바이폴러 트랜지스터 제조방법.
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Families Citing this family (25)
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|---|---|---|---|---|
| KR100275544B1 (ko) * | 1995-12-20 | 2001-01-15 | 이계철 | 선택적 컬렉터 박막 성장을 이용한 초자기정렬 바이폴러 트랜지스터의 제조방법 |
| WO1998018044A1 (fr) * | 1996-10-22 | 1998-04-30 | Seiko Epson Corporation | Panneau a cristaux liquides a matrice active |
| US7872728B1 (en) | 1996-10-22 | 2011-01-18 | Seiko Epson Corporation | Liquid crystal panel substrate, liquid crystal panel, and electronic device and projection display device using the same |
| FR2779571B1 (fr) * | 1998-06-05 | 2003-01-24 | St Microelectronics Sa | Procede de dopage selectif du collecteur intrinseque d'un transistor bipolaire vertical a base epitaxiee |
| DE19852852A1 (de) * | 1998-11-11 | 2000-05-18 | Inst Halbleiterphysik Gmbh | Lithographieverfahren zur Emitterstrukturierung von Bipolartransistoren |
| JP3411235B2 (ja) * | 1999-05-20 | 2003-05-26 | シャープ株式会社 | ヘテロ接合バイポーラトランジスタ |
| US6218254B1 (en) | 1999-09-22 | 2001-04-17 | Cree Research, Inc. | Method of fabricating a self-aligned bipolar junction transistor in silicon carbide and resulting devices |
| US6329675B2 (en) | 1999-08-06 | 2001-12-11 | Cree, Inc. | Self-aligned bipolar junction silicon carbide transistors |
| US6559020B1 (en) | 1999-10-20 | 2003-05-06 | Applied Micro Circuits Corporation | Bipolar device with silicon germanium (SiGe) base region |
| FR2801420B1 (fr) * | 1999-11-23 | 2002-04-12 | St Microelectronics Sa | Transistor bipolaire vertical a faible bruit basse frequence et gain en courant eleve, et procede de fabrication correspondant |
| US6387768B1 (en) * | 2000-08-29 | 2002-05-14 | Semiconductor Components Industries Llc | Method of manufacturing a semiconductor component and semiconductor component thereof |
| DE60140076D1 (de) * | 2000-12-20 | 2009-11-12 | Sony Corp | Verfahren zum wachsen aus der dampfphase und herstellungsverfahren für eine halbleiteranordnung |
| US6552374B2 (en) * | 2001-01-17 | 2003-04-22 | Asb, Inc. | Method of manufacturing bipolar device and structure thereof |
| US6660607B2 (en) | 2001-03-30 | 2003-12-09 | International Business Machines Corporation | Method for fabricating heterojunction bipolar transistors |
| US6534802B1 (en) * | 2001-05-07 | 2003-03-18 | Newport Fab, Llc | Method for reducing base to collector capacitance and related structure |
| US6459104B1 (en) * | 2001-05-10 | 2002-10-01 | Newport Fab | Method for fabricating lateral PNP heterojunction bipolar transistor and related structure |
| US6731528B2 (en) * | 2002-05-03 | 2004-05-04 | Micron Technology, Inc. | Dual write cycle programmable conductor memory system and method of operation |
| JP3732814B2 (ja) * | 2002-08-15 | 2006-01-11 | 株式会社東芝 | 半導体装置 |
| US6911716B2 (en) * | 2002-09-09 | 2005-06-28 | Lucent Technologies, Inc. | Bipolar transistors with vertical structures |
| KR100486265B1 (ko) * | 2002-09-19 | 2005-05-03 | 삼성전자주식회사 | 바이폴라 트랜지스터 및 그 제조 방법 |
| US7541624B2 (en) * | 2003-07-21 | 2009-06-02 | Alcatel-Lucent Usa Inc. | Flat profile structures for bipolar transistors |
| US20070102729A1 (en) * | 2005-11-04 | 2007-05-10 | Enicks Darwin G | Method and system for providing a heterojunction bipolar transistor having SiGe extensions |
| US7651919B2 (en) * | 2005-11-04 | 2010-01-26 | Atmel Corporation | Bandgap and recombination engineered emitter layers for SiGe HBT performance optimization |
| US7300849B2 (en) * | 2005-11-04 | 2007-11-27 | Atmel Corporation | Bandgap engineered mono-crystalline silicon cap layers for SiGe HBT performance enhancement |
| US7439558B2 (en) | 2005-11-04 | 2008-10-21 | Atmel Corporation | Method and system for controlled oxygen incorporation in compound semiconductor films for device performance enhancement |
Family Cites Families (3)
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