KR20040038511A - 자기정렬형 이종접합 쌍극자 트랜지스터 및 그의 제조 방법 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims description 17
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 47
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 47
- 239000010703 silicon Substances 0.000 claims abstract description 47
- 125000006850 spacer group Chemical group 0.000 claims abstract description 37
- 239000000758 substrate Substances 0.000 claims abstract description 14
- 239000010408 film Substances 0.000 claims description 68
- 238000000034 method Methods 0.000 claims description 35
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 34
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims description 34
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 30
- 229910021332 silicide Inorganic materials 0.000 claims description 26
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 26
- 229920005591 polysilicon Polymers 0.000 claims description 25
- 239000010409 thin film Substances 0.000 claims description 25
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 16
- 238000005530 etching Methods 0.000 claims description 16
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 16
- 150000004767 nitrides Chemical class 0.000 claims description 12
- 229910045601 alloy Inorganic materials 0.000 claims description 3
- 239000000956 alloy Substances 0.000 claims description 3
- 238000000059 patterning Methods 0.000 claims description 2
- 230000003071 parasitic effect Effects 0.000 abstract description 13
- 238000009413 insulation Methods 0.000 abstract 2
- 229920002120 photoresistant polymer Polymers 0.000 description 13
- 238000001039 wet etching Methods 0.000 description 7
- 230000002776 aggregation Effects 0.000 description 5
- 238000001312 dry etching Methods 0.000 description 5
- 239000010936 titanium Substances 0.000 description 5
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- 230000001681 protective effect Effects 0.000 description 4
- 229910052719 titanium Inorganic materials 0.000 description 4
- 238000004220 aggregation Methods 0.000 description 3
- 238000001465 metallisation Methods 0.000 description 3
- 230000002829 reductive effect Effects 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 238000005054 agglomeration Methods 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 238000005755 formation reaction Methods 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000002860 competitive effect Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 230000000670 limiting effect Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 230000002441 reversible effect Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/737—Hetero-junction transistors
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66242—Heterojunction transistors [HBT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0821—Collector regions of bipolar transistors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/737—Hetero-junction transistors
- H01L29/7371—Vertical transistors
- H01L29/7378—Vertical transistors comprising lattice mismatched active layers, e.g. SiGe strained layer transistors
Abstract
본 발명은 두꺼운 베이스 전극을 형성하여 저항을 최소화하며 실리사이드 전극 형성 시 응집현상에 의한 전기적 단락을 방지할 수 있고, 베이스 기생저항 및 기생용량을 최소화하고, 습식 식각 공정을 배제하고 선택적 박막 성장 공정을 한 차례만 진행함으로써 공정의 안정성 및 경제성을 높일 수 있는 자기정렬형 이종접합 쌍극자 트랜지스터 및 그의 제조방법을 제공하기 위한 것으로, 본 발명의 이종접합 쌍극자 트랜지스터는 실리콘 기판 내에 형성된 컬렉터층과 컬렉터전극, 상기 컬렉터층의 표면을 노출시키는 제1 개구를 갖는 돌기와 상기 돌기 및 상기 컬렉터층의 표면을 노출시키는 제2 개구를 갖는 몸체로 이루어져 상기 컬렉터층 상에 형성된 베이스전극, 상기 제1 개구 내에 노출된 상기 컬렉터층 상에 선택적으로 성장된 베이스 에피층, 상기 돌기를 덮으면서 상기 제2 개구의 측벽에 형성된 측벽스페이서, 상기 측벽스페이서를 덮는 오버행 형태를 가지며 상기 베이스에피층 상에 형성된 에미터전극, 및 상기 에미터전극의 오버행과 상기 베이스전극 사이에 삽입되어 상기 측벽스페이서에 연결되는 절연막을 포함한다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 더욱 상세하게는 자기정렬형 이종접합 쌍극자 트랜지스터의 제조방법에 관한 것이다.
무선통신 및 광통신에 사용되는 초고속 실리콘-게르마늄(Si-Ge) 이종접합 쌍극자 트랜지스터(heterojunction bipolar transistor)는 실리콘 동종접합 쌍극자 트랜지스터의 베이스 부분을 실리콘-게르마늄층으로 대체한 소자로서 실리콘에 게르마늄이 첨가됨에 따라 에너지 밴드갭(energy band gap)이 점차 감소하는 특성을 이용한 것이다.
실리콘으로 이루어진 에미터(emitter)와 컬렉터(collector) 사이에 이보다 작은 에너지 밴드갭을 가지는 실리콘-게르마늄 베이스 에피층을 형성하면, 에너지 밴드갭의 차이로 인해 에미터-베이스 계면에서 전도대(conduction band)와 밸런스밴드(valance band)의 오프-셋(off-set)이 생기게 된다. 이러한 에너지 밴드 오프-셋은 에미터에서 베이스로의 순방향 전자 방출은 용이하게 하면서 베이스에서 에미터로의 역방향 정공 방출은 저지시키므로 에미터 주입 효율과 전류이득이 증가하게 된다. 따라서, 고농도의 베이스 사용이 가능하므로 베이스 저항과 폭을 감소시켜 소자의 최대 진동주파수와 차단주파수를 높이고, 소자 동작의 선형성을 증가시킬 수 있으며, 소자의 잡음특성도 개선시킬 수 있다. 한편 게르마늄 농도를 베이스 내에서의 위치에 따라 순차적으로 변화시키면, 베이스 내부에 전계가 형성되어 전자 이동이 가속화되므로 소자의 동작속도는 더욱 증가하게 된다.
이와 같이 실리콘-게르마늄 이종접합 트랜지스터 소자는 기존의 실리콘 반도체 공정을 대부분 그대로 사용하면서도 월등히 우수한 특성을 구현할 수 있기 때문에 수율, 신뢰성, 생산단가, 잡음특성, 경제성 등에 있어서 3족-5족(III-V) 화합물 반도체소자와 경쟁적인 위치에 있다. 현재 무선통신 및 광통신 분야에서 요구되는 광범위한 용도와 주파수 영역에서 실리콘-게르마늄 이종접합 트랜지스터를 사용한 RF 회로들이 상용화되고 있다.
실리콘-게르마늄 이종접합 트랜지스터에서 사용되는 종래의 구조들은 크게 자기정렬형과 비자기정렬형으로 나눌 수 있는데, 도 1 내지 도 3은 이러한 구조들의 대표적인 예를 보여주고 있다.
도 1은 종래의 자기정렬형 실리콘-게르마늄 이종접합 쌍극자 트랜지스터의 구조를 도시한 단면도이다.
도 1을 참조하여 자기정렬형 실리콘-게르마늄 이종접합 쌍극자 트랜지스터의 제조 방법을 설명하면, p형 실리콘기판(10) 상에 매몰 컬렉터(11), 컬렉터(12), 컬렉터전극(14), 국부실리콘산화막(13)을 형성한 후, 실리콘게르마늄 베이스층(15)을성장시킨다. 이때, 컬렉터(12)에는 단결정의 베이스 에피층이 성장되며, 국부실리콘산화막(13) 위에는 다결정 베이스층이 성장되어 베이스전극으로 사용된다. 이어서, 사진식각공정을 이용하여 베이스전극 영역을 정의하는 포토레지스트 패턴을 형성한 후, 포토레지스트패턴을 식각마스크로 사용하여 베이스전극 영역 외의 다결정베이스층을 제거하고, 포토레지스트패턴을 제거한다. 다음에, 실리콘게르마늄 베이스층(15) 위에 산화막(16)을 증착한 후 패터닝하여 에미터-베이스 접합을 위한 개구를 형성한다. 이어서, 에미터 및 에미터전극이 될 다결정실리콘층을 증착한 다음, 패터닝하여 에미터전극(17)을 형성한다. 다음에, 에미터전극(17)을 식각마스크로 하여 산화막(16)을 식각하여 실리콘게르마늄베이스층(15)을 노출시킨다. 이어서, 에미터전극(17)을 마스크로 하여 BF2이온주입을 실시한다. 이온주입된 붕소는 열처리 공정을 거치면서 외부 베이스(18)을 형성하여 베이스와 금속베이스전극 사이의 저항을 낮추는 역할을 한다. 이어서, 산화막을 증착한 후, 이방성 건식식각을 하여 에미터전극(17)의 측벽에 스페이서(19)를 형성한다. 다음에, 티타늄을 도포하고 열처리하여 실리콘게르마늄 베이스(15), 에미터전극(17) 및 컬렉터전극(14) 상에 실리사이드 박막(20)을 형성한다. 이어서, 습식식각을 통해 스페이서(19)와 국부실리콘산화막(13) 위에 실리사이드 형성 반응을 하지 않고 남아있는 티타늄을 제거한다. 그후, 일반적인 금속배선 공정을 수행한다. 여기서, 미설명 도면부호 21, 22, 23, 24는 각각 절연보호막, 베이스단자, 에미터단자, 컬렉터단자를 지칭한다.
도 1과 같은 종래의 자기정렬형 실리콘-게르마늄 이종접합 쌍극자 트랜지스터는 에미터-베이스 접합을 자기정렬에 의해 형성할 수 있고, 저항이 낮은 실리사이드 박막(20)을 전극으로 사용하므로 접촉저항과 베이스의 기생저항을 크게 줄일 수 있다는 장점을 가진다.
그러나, 베이스전극(15)이 얇기 때문에 실리사이드박막(20) 형성 시 응집현상 (agglomeration)이 발생하면서 실리사이드박막(20)이 베이스전극(15)을 관통하여 컬렉터(12)와 전기적으로 직접 접촉되는 문제가 있다.
도 2는 종래의 비자기정렬형 실리콘-게르마늄 이종접합 쌍극자 트랜지스터의 구조를 도시한 단면도이다.
도 2를 참조하면, p형 실리콘기판(30) 상에 매몰 컬렉터(31), 컬렉터(32), 국부실리콘산화막(33)을 형성한 후, 실리콘게르마늄베이스 에피층(35)을 성장시킨다. 이어서, 실리콘게르마늄베이스에피층(35) 상에 산화막(36)과 질화막(37)을 순차적으로 도포한다. 다음에, 질화막(37)과 산화막(36)을 패터닝하여 패드절연막(36,37)을 형성한다. 이어서, 고농도로 도핑된 베이스전극용 다결정실리콘층(38)을 증착한다. 그 다음, 사진식각공정을 이용하여 에미터-베이스 접합 및 베이스전극이 형성될 영역을 정의하는 포토레지스트패턴을 형성한 후, 상기 포토레지스트패턴을 마스크로 에미터-베이스접합 및 베이스전극이 형성될 영역 이외의 베이스전극용 다결정실리콘층(38) 및 실리콘게르마늄베이스에피층(35)을 식각한다. 이어서, 포토레지스트패턴을 제거한다. 이어서, 사진식각공정 및 식각공정을 이용하여 패드절연막(36,37)의 소정 부분이 드러나도록 베이스전극용 다결정실리콘층(38)을 식각하여 에미터-베이스접합을 형성할 부분에 개구를 형성한다. 다음에, 다결정실리콘 에미터전극(41)으로부터 베이스전극용 다결정실리콘층(38)을 분리하기 위하여 베이스전극용 다결정실리콘층(38) 표면을 선택적으로 산화시켜 절연막(39)을 형성한다. 이어서, 질화막을 도포한 후 이방성 건식식각하여 측벽스페이서(40)를 형성한다. 다음에, 에미터 개구부의 패드절연막(36,37)을 식각하여 실리콘게르마늄 베이스 에피층(35)의 표면을 노출시키고, 에미터 및 에미터전극이 될 다결정실리콘을 도포한 다음, 패터닝하여 에미터전극(41)을 형성한다. 그후, 일반적인 금속배선 공정을 수행한다. 여기서, 미설명 도면부호 42,43,44,45는 각각 절연보호막, 베이스단자, 에미터단자, 컬렉터단자를 지칭한다.
도 2와 같은 종래의 비자기정렬형 실리콘-게르마늄 이종접합 쌍극자 트랜지스터는 고농도로 도핑된 두꺼운 베이스 전극을 만들 수 있다는 장점이 있다. 따라서, 실리사이드박막을 형성하지 않고도 베이스전극과 베이스단자 사이의 저항을 크게 낮추어 소자의 잡음특성을 개선시킬 수 있다.
그러나, 측벽스페이서(40)를 만드는 과정에서 실리콘게르마늄 베이스에피층(35)이 손상되는 것을 방지하기 위해 패드절연막(36, 37)을 미리 형성시켜주어야 하기 때문에, 마스크 오정렬(mis-align)을 감안하면, 패드절연막(36, 37) 아래 부분의 베이스 기생저항과 베이스와 컬렉터 사이의 기생용량이 커져 소자의 속도 향상에 한계가 있다.
도 3은 베이스 에피층의 선택적 성장을 이용한 종래의 초자기정렬형 실리콘-게르마늄 이종접합 쌍극자 트랜지스터의 구조를 도시한 단면도이다.
도 3을 참조하면, p형 실리콘기판(50) 위에 매몰 컬렉터(51), 컬렉터(52), 국부 실리콘 산화막(53) 및 컬렉터 전극(54)을 형성하고, 산화막(55)과 고농도의 베이스 전극용 다결정실리콘층(56) 및 질화막(57)을 순차적으로 도포한다. 다음에, 사진식각공정 및 식각 공정을 이용하여 산화막(55)의 소정 부분이 드러나도록 질화막(57) 및 베이스전극용 다결정실리콘층(56)을 식각하여 에미터-베이스 접합을 형성할 부분에 개구를 형성한다. 이어서, 질화막을 도포한 후, 이방성 건식식각하여 1차 측벽스페이서(58)를 형성한다. 다음에, 1차 측벽스페이서(58) 및 질화막(57)을 마스크로 표면에 드러난 산화막(55)을 습식식각하여 그 아래에 있는 컬렉터(52)를 노출시킨다. 컬렉터(52)가 노출된 이후에도 어느 정도 습식식각을 계속 진행하여 고농도의 베이스 전극용 다결정실리콘층(56)의 아래 부분에 설정된 폭만큼의 언더컷을 형성한다. 이어서, 노출된 컬렉터(52)의 표면에 고농도의 실리콘 에피층(59)을 선택적으로 성장시킨다. 이때, 습식식각의 언더컷에 의해 노출된 고농도의 베이스전극용 다결정실리콘층(56)의 아래 부분에서도 다결정실리콘박막(60)의 선택적 성장이 함께 이루어진다. 다음에, 산화막을 도포한 후, 이방성 건식식각하여 1차 측벽 스페이서(58)위에 2차 측벽스페이서(61)를 형성한다. 이어서, 2차 측벽스페이서(61)를 마스크로 컬렉터(52)를 덮고 있는 실리콘에피층(59)을 건식식각한다. 이어서, 표면에 노출되어 있는 컬렉터(52) 표면에 실리콘게르마늄베이스에피층(62)을 선택적으로 성장시킨다. 이어서, 실리콘게르마늄베이스에피층(62)위에 실리콘 에미터 에피층(63)을 선택적으로 성장시킨다. 다음에, 에미터전극이 될 다결정실리콘을 도포한 다음, 패터닝하여 에미터전극(64)을 형성한다. 그후, 일반적인 금속배선 공정을 수행한다. 여기서, 미설명 도면부호 65, 66, 67, 68은 각각 절연보호막, 베이스단자, 에미터단자, 컬렉터 단자를 지칭한다.
도 3과 같은 베이스 에피층의 선택적 성장을 이용한 종래의 초자기정렬형 실리콘-게르마늄 이종접합 쌍극자 트랜지스터의 제조방법은, 도 1에 나타낸 종래의 자기정렬형 실리콘-게르마늄 이종접합 쌍극자 트랜지스터 제조방법과는 달리 베이스 전극을 두껍게 만들 수 있어 베이스 전극을 저항을 낮추고 소자의 잡음특성을 개선시킬 수 있다. 또한, 도 2에 나타낸 종래의 비자기정렬형 실리콘-게르마늄 이종접합 쌍극자 트랜지스터 제조방법과는 달리 에미터-베이스 및 베이스-컬렉터 접합을 자기정렬에 의해 형성하므로, 마스크 오정렬을 감안함으로써 생기는 베이스 기생저항 및 컬렉터-베이스 간의 기생용량 등 각종 기생성분을 줄일 수 있다는 장점을 가진다.
그러나, 실리콘-게르마늄 베이스 에피층(62)과 베이스 전극용 다결정 실리콘(56)을 연결시켜주는 다결정 실리콘 박막(60) 및 실리콘 에피층(59)의 폭이 산화막(55)의 습식 식각에 의한 수평적 언더-컷에 의해 결정되므로, 언더-컷의 폭에 따라 컬렉터-베이스 간의 기생용량이 크게 변화되어 소자 성능의 안정성이 저하된다. 또한 속도가 매우 느리고 공정 조절이 용이하지 않은 선택적 박막 성장법을 수 차례 적용하므로, 공정의 경제성 및 재현성이 떨어진다는 단점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출한 것으로, 두꺼운 베이스 전극을 형성하여 저항을 최소화하며 실리사이드 전극 형성 시 응집현상에 의한 전기적 단락을 방지할 수 있는 자기정렬형 이종접합 쌍극자 트랜지스터 및 그의 제조 방법을 제공하는데 그 목적이 있다.
또한, 본 발명은 베이스 기생저항 및 기생용량을 최소화하고, 습식 식각 공정을 배제하고 선택적 박막 성장 공정을 한 차례만 진행함으로써 공정의 안정성 및 경제성을 높일 수 있는 자기정렬형 이종접합 쌍극자 트랜지스터 및 그의 제조방법을 제공하는데 그 목적이 있다.
도 1은 종래의 자기정렬형 실리콘-게르마늄 이종접합 쌍극자 트랜지스터의 구조를 도시한 단면도,
도 2는 종래의 비자기정렬형 실리콘-게르마늄 이종접합 쌍극자 트랜지스터의 구조를 도시한 단면도,
도 3은 베이스 에피층의 선택적 성장을 이용한 종래의 초자기정렬형 실리콘-게르마늄 이종접합 쌍극자 트랜지스터의 구조를 도시한 단면도,
도 4는 본 발명의 실시예에 따른 이종접합 쌍극자 트랜지스터의 수직 단면도,
도 5a 내지 도 5g는 본 발명의 실시예에 따른 이종접합 쌍극자 트랜지스터의 제조 방법을 설명하기 위하여 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
70 : p형 실리콘 기판 71 : 매몰 컬렉터
72 : 컬렉터 73 : 국부실리콘산화막
74 : 컬렉터전극 75/76 : 베이스전극
77 : 산화막 78 : 측벽스페이서
79 : 베이스 에피층 80 : 에미터전극
81 : 절연성 스페이서 82 : 실리사이드박막
상기 목적을 달성하기 위한 본 발명의 이종접합 쌍극자 트랜지스터는 실리콘 기판 내에 형성된 컬렉터층과 컬렉터전극, 상기 컬렉터층의 표면을 노출시키는 제1 개구를 갖는 돌기와 상기 돌기 및 상기 컬렉터층의 표면을 노출시키는 제2 개구를 갖는 몸체로 이루어져 상기 컬렉터층 상에 형성된 베이스전극, 상기 제1 개구 내에 노출된 상기 컬렉터층 상에 선택적으로 성장된 베이스 에피층, 상기 돌기를 덮으면서 상기 제2 개구의 측벽에 형성된 측벽스페이서, 상기 측벽스페이서를 덮는 오버행 형태를 가지며 상기 베이스에피층 상에 형성된 에미터전극, 및 상기 에미터전극의 오버행과 상기 베이스전극 사이에 삽입되어 상기 측벽스페이서에 연결되는 절연막을 포함함을 특징으로 한다.
그리고, 본 발명의 이종접합 쌍극자 트랜지스터의 제조 방법은 컬렉터층, 컬렉터 전극 및 국부 실리콘 산화막이 형성된 기판 상에 베이스전극용 실리콘층을 성장시키는 단계, 상기 베이스전극용 실리콘층 위에 절연막을 도포하는 단계, 상기 절연막과 상기 베이스전극용 실리콘층의 일부를 식각하여 컬렉터-베이스 접합을 형성하기 위한 홈을 형성하는 단계, 상기 홈의 내벽에 측벽 스페이서를 형성하는 단계, 상기 측벽 스페이서를 마스크로 상기 홈에 남아있는 상기 베이스전극용 실리콘층을 식각하여 상기 컬렉터층의 표면을 노출시키는 개구를 형성하는 단계, 상기 개구 내에 노출된 상기 컬렉터층 표면에 베이스 에피층을 선택적으로 성장시키는 단계, 상기 베이스에피층 상에 에미터전극을 형성하는 단계, 및 상기 베이스전극용 실리콘층을 패터닝하여 베이스 전극을 형성하는 단계를 포함함을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 4는 본 발명의 실시예에 따른 자기정렬형 이종접합 쌍극자 트랜지스터의 수직 단면도이다.
도 4에 도시된 바와 같이, 본 발명의 실시예에 따른 자기정렬형 이종접합 쌍극자 트랜지스터는, 이온주입을 통해 매몰컬렉터(71)가 형성되고 그 상부에 실리콘에피층이 성장된 p형 실리콘기판(70), 실리콘에피층의 소정 영역에 형성된 국부실리콘산화막(73)에 의해 서로 격리되고 매몰컬렉터(71)를 통해 연결되는 컬렉터층(72)과 컬렉터 전극(74), 컬렉터층(72)의 표면을 노출시키는 제1 개구를 갖는 돌기와 돌기 및 컬렉터층(72)의 표면를 동시에 노출시키는 제2 개구를 갖는몸체로 이루어져 컬렉터층(72) 상에 형성된 베이스전극(75/76), 제1 개구내 노출된 컬렉터층(72) 상에 선택적으로 성장된 베이스 에피층(79), 돌기를 덮으면서 제2 개구의 측벽에 형성된 측벽스페이서(78), 측벽스페이서(78)를 덮는 오버행 형태를 가지며 베이스에피층(79) 상에 형성된 에미터전극(80), 에미터전극(80)의 오버행과 베이스전극(75/76) 사이에 삽입되어 측벽스페이서(78)와 연결되는 절연막(77)으로 구성된다.
도 4에서, 베이스전극(75/76)은 컬렉터층(72)상의 실리콘에피층(75)과 국부실리콘산화막(73) 상의 다결정실리콘층(76)이 일체화된 것이고, 베이스 에피층(79)은 실리콘게르마늄 합금 또는 실리콘층이다.
그리고, 베이스전극(75/76)의 다결정실리콘층(76), 에미터전극(80) 및 컬렉터층(72)상에 각각 실리사이드 박막(82)이 구비되고, 베이스전극(75/76)과 에미터전극(80)의 실리사이드박막(82)이 서로 접하는 것을 방지하기 위해 에미터전극(80)과 베이스전극(75/76)의 양측벽에 절연성 스페이서(81)가 구비된다.
도 5a 내지 도 5g는 본 발명의 실시예에 따른 이종접합 쌍극자 트랜지스터의 제조 방법을 설명하기 위하여 도시한 공정 단면도이다. 이하, 이종접합 쌍극자 트랜지스터는 npn 형 이종접합 쌍극자 트랜지스터의 예를 들어 설명하나, 본 발명은 pnp형 이종접합 쌍극자 트랜지스터에도 적용할 수 있다.
도 5a에 도시된 바와 같이, p형 실리콘 기판(70) 위에 포토레지스트 패턴을 이용하여 매몰 컬렉터 영역을 정의한 후, 비소(As)와 같은 n형 불순물을 이온주입하고 열처리하여 매몰 컬렉터(71)를 형성한다.
다음으로, 매몰 컬렉터(71)가 형성된 p형 실리콘 기판(70) 상에 불순물이 첨가되지 않은 컬렉터 에피층을 성장시킨 후, 비소(As)나 인(P)과 같은 n형 불순물을 이온 주입하여 컬렉터층(72)을 형성한다.
도 5b에 도시된 바와 같이, 컬렉터층(72) 상에 질화막(미도시)을 도포하여 패터닝한 후, 열산화 공정을 수행하여 활성소자영역인 컬렉터층(72) 및 컬렉터 전극(74)이 될 영역을 제외한 나머지 부분에 필드산화막인 국부실리콘산화막(73)을 형성한다.
다음에, 남아있던 질화막을 식각하여 제거한 후, 컬렉터 전극(74)이 형성될 영역을 정의하고, n형 불순물을 이온주입하여 컬렉터전극(74)을 형성한다. 이때, 컬렉터 전극(74)은 매몰 컬렉터(71)와 연결된다.
다음으로, 컬렉터 전극(74)을 포함한 전체 구조물상에 베이스 전극으로 사용될 p형 실리콘층을 성장시킨다. 이때, 공정 조건을 조절하여 컬렉터층(72) 및 컬렉터 전극(74) 위에는 p형 실리콘 에피층(75)이 성장되도록 하며, 국부실리콘 산화막(73) 위에는 p형 다결정실리콘층(76)이 성장되도록 한다.
다음에, 질화막 또는 산화막으로 이루어진 절연막(77)을 p형 실리콘 에피층(75)과 p형 다결정실리콘층(76) 상에 도포한다.
도 5c에 도시된 바와 같이, 베이스-컬렉터 및 에미터-베이스 접합이 형성될 영역을 정의하는 포토레지스트 패턴(미도시)을 형성한 후, 포토레지스트 패턴을 식각 마스크로 사용하여 절연막(77) 전체와 p형 실리콘 에피층(75) 일부를 차례로 식각하여 베이스-컬렉터 및 에미터-베이스 접합이 형성될 부분에 홈을 형성한다.
다음에, 포토레지스트 패턴을 제거한 후, 산화막 또는 질화막으로 이루어진 절연막을 전면에 도포하고, 절연막을 이방성 건식 식각하여 홈의 내측 측벽에 스페이서(78)을 형성한다.
도 5d에 도시된 바와 같이, 절연막(77)과 스페이서(78)를 식각 마스크로 사용하여 홈의 바닥에 남아있던 p형 실리콘 에피층(75)을 완전히 식각하여 컬렉터층(72)의 소정 부분이 노출되도록 한다.
이어서, 선택적 에피택셜 성장법(Selective Epitaxial Growth; SEG)을 이용하여 노출된 컬렉터층(72)의 표면에 베이스 에피층(79)을 성장시킨다. 이때, 베이스 에피층(79)은 성장조건의 조절을 통해 두께가 결정된다.
도 5e에 도시된 바와 같이, 베이스 에피층(79)을 포함한 전면에 에미터 전극이 될 n형 다결정실리콘층을 증착한 후, 패터닝하여 베이스 에피층(79) 상에 오버행(overhang) 형태의 에미터전극(80)을 형성한다.
다음에, 에미터전극(80)을 식각 마스크로 하여 절연막(77)을 식각하여 p형 다결정실리콘층(76)을 노출시킨다.
도 5f에 도시된 바와 같이, 베이스 전극 영역을 정의하는 포토레지스트 패턴(미도시)을 형성한 후, 이 포토레지스트 패턴을 식각 마스크로 사용하여 p형 다결정실리콘층(76)을 식각하여 두꺼운 실리콘에피층(75)과 다결정실리콘층(76)으로 이루어지는 베이스전극(75/76)을 형성한다. 이때, 베이스전극(75/76)은 컬렉터층(72)과 국부실리콘산화막(73)에 동시에 걸쳐서 형성되는 판 형태이다.
이어서, 베이스전극 영역을 정의하는 포토레지스트 패턴을 제거하고, 베이스전극(75/76)을 포함한 전면에 산화막을 도포한 후, 이방성 건식 식각을 행하여 베이스 전극(75/76) 및 에미터전극(80)의 단부 측벽에 절연성 스페이서(81)를 형성한다.
여기서, 절연성 스페이서(81)는 아래에서 설명될 실리사이드 박막 형성 시 베이스 전극(75/76)과 에미터전극(80)의 실리사이드 박막이 서로 연결되는 것을 방지하기 위한 것이다. 따라서, 실리사이드 박막을 형성하지 않을 경우에는 절연성스페이서(81)를 형성하지 않을 수도 있다.
도 5g에 도시된 바와 같이, 절연성스페이서(81)를 포함한 전면에 실리사이드 형성을 위해 티타늄(Ti)과 같은 금속막을 증착하고 열처리하여, 베이스 전극(75/76), 에미터전극(80) 및 컬렉터 전극(74) 상에 실리사이드 박막(82)을 형성한다.
한편, 얇은 실리콘-게르마늄 베이스 에피층을 베이스 전극으로 이용하는 종래의 자기정렬형 이종접합 쌍극자 트랜지스터에서는, 베이스 전극용 박막이 얇기 때문에 실리사이드 형성 시 응집현상이 발생하면서 실리사이드가 베이스 에피층을 관통하여 컬렉터와 전기적으로 직접 접촉될 우려가 있으나, 도 5g에 도시된 것처럼 본 발명의 자기정렬형 이종접합 쌍극자 트랜지스터에서는 응집현상이 발생하지 않는다. 따라서 실리사이드 박막(82)의 두께 증가를 통한 소자 동작속도의 개선이 가능할 뿐 아니라, 공정의 신뢰도도 크게 향상시킬 수 있다.
이어서, 습식 식각을 이용하여 반응하지 않은 티타늄과 같은 금속막을 제거한다. 다음에, p형 실리콘기판(70)의 전면에 절연 보호막(83)을 도포한 후 패터닝하여 베이스 접촉창, 에미터 접촉창, 컬렉터 접촉창을 형성한다.
이어서, 금속막을 증착한 후, 패터닝하여 각 접촉창을 통해 베이스전극(75/76)의 다결정실리콘층(76)에 연결되는 베이스 단자(84), 에미터전극(80)에 연결되는 에미터 단자(85), 컬렉터전극(74)에 연결되는 컬렉터 단자(86)를 형성한다.
한편, 위 실시예에서는 실리사이드 박막(82)을 구비한 이종접합 쌍극자 트랜지스터의 예를 들어 설명하고 있으나, 실리사이드 박막(82)을 형성하지 않을 수도 있다. 또한, 실리사이드 박막(82)을 형성하지 않는 경우에는 측벽스페이서(81)를 형성하지 않아도 무방하다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 패드 절연막을 사용하지 않고도 두꺼운 베이스 전극을 형성할 수 있어, 베이스 기생저항과 베이스-컬렉터 간의 기생용량을 줄일 수 있는 효과가 있다.
또한, 두꺼운 베이스전극을 형성함으로써 실리사이드 응집 현상에 따른 베이스와 컬렉터의 단락이 방지되고, 그 결과, 실리사이드의 두께 증가를 통한 소자 동작속도의 개선이 가능할 뿐 아니라, 공정의 신뢰도를 크게 향상시킬 수 있는 효과가 있다.
또한, 베이스-컬렉터 접합 영역을 정의하는데 있어서 습식 식각공정을 배제하고 선택적 박막 성장공정을 한차례만 진행함으로써, 공정의 안정성 및 경제성을 높일 수 있는 효과가 있다.
Claims (13)
- 실리콘 기판 내에 형성된 컬렉터층과 컬렉터전극;상기 컬렉터층의 표면을 노출시키는 제1 개구를 갖는 돌기와 상기 돌기 및 상기 컬렉터층의 표면을 노출시키는 제2 개구를 갖는 몸체로 이루어져 상기 컬렉터층 상에 형성된 베이스전극;상기 제1 개구 내에 노출된 상기 컬렉터층 상에 선택적으로 성장된 베이스 에피층;상기 돌기를 덮으면서 상기 제2 개구의 측벽에 형성된 측벽스페이서;상기 측벽스페이서를 덮는 오버행 형태를 가지며 상기 베이스에피층 상에 형성된 에미터전극; 및상기 에미터전극의 오버행과 상기 베이스전극 사이에 삽입되어 상기 측벽스페이서에 연결되는 절연막을 포함함을 특징으로 하는 이종접합 쌍극자 트랜지스터.
- 제1 항에 있어서,상기 실리콘기판 내에 형성된 매몰컬렉터 영역;상기 실리콘기판 상에 형성된 컬렉터 에피층; 및상기 컬렉터 에피층 상의 국부실리콘산화막을 더 포함하며,상기 베이스전극은 상기 국부실리콘산화막과 상기 컬렉터층의 일부에 걸쳐서 형성되며, 상기 매몰컬렉터 영역을 통해 상기 컬렉터층과 상기 컬렉터전극이 연결된 것을 특징으로 하는 이종접합 쌍극자 트랜지스터.
- 제1 항에 있어서,상기 베이스전극은 상기 컬렉터층 상의 실리콘에피층과 상기 국부실리콘산화막 상의 다결정실리콘층이 일체화된 것임을 특징으로 하는 이종접합 쌍극자 트랜지스터.
- 제1 항에 있어서,상기 베이스 에피층은 실리콘게르마늄합금 또는 실리콘층인 것을 특징으로 하는 이종접합 쌍극자 트랜지스터.
- 제1 항에 있어서,상기 베이스전극, 상기 에미터전극 및 상기 컬렉터전극 상에 각각 실리사이드 박막이 구비됨을 특징으로 하는 이종접합 쌍극자 트랜지스터.
- 제5 항에 있어서,상기 베이스전극과 상기 에미터전극 위의 상기 실리사이드 박막이 접하는 것을 방지하기 위해 상기 에미터전극과 상기 베이스전극의 양측벽에 절연성 스페이서가 구비됨을 특징으로 하는 이종접합 쌍극자 트랜지스터.
- 제1 항에 있어서,상기 측벽스페이서는 산화막 또는 질화막이고, 상기 절연막은 산화막인 것을 특징으로 하는 이종접합 쌍극자 트랜지스터.
- 컬렉터층, 컬렉터 전극 및 국부 실리콘 산화막이 형성된 기판 상에 베이스전극용 실리콘층을 성장시키는 단계;상기 베이스전극용 실리콘층 위에 절연막을 도포하는 단계;상기 절연막과 상기 베이스전극용 실리콘층의 일부를 식각하여 컬렉터-베이스 접합을 형성하기 위한 홈을 형성하는 단계;상기 홈의 내벽에 측벽 스페이서를 형성하는 단계;상기 측벽 스페이서를 마스크로 상기 홈에 남아있는 상기 베이스전극용 실리콘층을 식각하여 상기 컬렉터층의 표면을 노출시키는 개구를 형성하는 단계;상기 개구 내에 노출된 상기 컬렉터층 표면에 베이스 에피층을 선택적으로 성장시키는 단계;상기 베이스에피층 상에 에미터전극을 형성하는 단계; 및상기 베이스전극용 실리콘층을 패터닝하여 베이스 전극을 형성하는 단계를 포함함을 특징으로 하는 이종접합 쌍극자 트랜지스터의 제조 방법.
- 제8 항에 있어서,상기 베이스 전극용 실리콘층의 성장시, 상기 컬렉터층 상에는 실리콘에피층이 성장되고, 상기 국부실리콘산화막 상에는 다결정실리콘층이 성장되는 것을 특징으로 하는 이종접합 쌍극자 트랜지스터의 제조 방법.
- 제8 항에 있어서,상기 베이스전극을 형성한 후,상기 베이스전극과 상기 에미터전극의 단부 측벽에 스페이서를 형성하는 단계; 및상기 베이스전극, 컬렉터전극 및 상기 에미터전극 상에 각각 실리사이드 박막을 형성하는 단계를 더 포함함을 특징으로 하는 이종접합 쌍극자 트랜지스터의 제조 방법.
- 제8 항에 있어서,상기 홈을 형성하는 단계는,상기 절연막 상에 컬렉터-베이스 접합을 정의하는 마스크를 형성하는 단계; 및상기 마스크를 식각마스크로 하여 상기 베이스전극용 실리콘층이 드러날때까지 상기 절연막을 식각하고 연속해서 상기 베이스전극용 실리콘층을 일부 식각하여 상기 홈을 형성하는 단계를 포함함을 특징으로 하는 이종접합 쌍극자 트랜지스터의 제조 방법.
- 제8 항에 있어서,상기 에미터전극을 형성하는 단계는,상기 개구를 포함한 전면에 다결정실리콘층을 형성하는 단계;상기 다결정실리콘층 상에 에미터전극을 정의하는 마스크를 형성하는 단계;상기 마스크를 식각마스크로 하여 상기 다결정실리콘층을 식각하여 오버행 형태의 상기 에미터전극을 형성하는 단계; 및상기 에미터전극을 식각마스크로 하여 상기 에미터전극 형성후 드러난 상기 절연막을 식각하는 단계를 포함함을 특징으로 하는 이종접합 쌍극자 트랜지스터의 제조 방법.
- 제8 항에 있어서,상기 베이스 에피층은, 실리콘게르마늄 합금 또는 실리콘을 사용하여 형성하는 것을 특징으로 하는 이종접합 쌍극자 트랜지스터의 제조 방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020067485A KR20040038511A (ko) | 2002-11-01 | 2002-11-01 | 자기정렬형 이종접합 쌍극자 트랜지스터 및 그의 제조 방법 |
| US10/677,665 US20050139862A1 (en) | 2002-11-01 | 2003-10-01 | Self-aligned heterojunction bipolar transistor and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020067485A KR20040038511A (ko) | 2002-11-01 | 2002-11-01 | 자기정렬형 이종접합 쌍극자 트랜지스터 및 그의 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20040038511A true KR20040038511A (ko) | 2004-05-08 |
Family
ID=34698341
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020020067485A KR20040038511A (ko) | 2002-11-01 | 2002-11-01 | 자기정렬형 이종접합 쌍극자 트랜지스터 및 그의 제조 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20050139862A1 (ko) |
| KR (1) | KR20040038511A (ko) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100817403B1 (ko) * | 2006-11-20 | 2008-03-27 | 전북대학교산학협력단 | 반도체 소자 구조 및 그 제조 방법 |
| US7666749B2 (en) | 2006-11-30 | 2010-02-23 | Electronics And Telecommunications Research Institute | SiGe semiconductor device and method of manufacturing the same |
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