KR100877689B1 - 실리콘 게르마늄 반도체 소자 및 그 제조방법 - Google Patents
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Abstract
본 발명은 실리콘-게르마늄 반도체 소자 및 그 제조방법에 관한 것으로, 실리콘-게르마늄 반도체 소자의 제조방법은 기판상에 형성된 매몰 컬렉터 영역에 이온을 주입하여 매몰 컬렉터를 형성하는 단계; 상기 매몰 컬렉터가 형성된 상기 기판상에 실리콘 에피층을 형성하여 활성소자 영역인 컬렉터층 및 컬렉터 전극 영역을 형성하는 단계; 상기 기판상에 소자분리막을 형성한 다음 상기 컬렉터층과 상기 컬렉터 전극 영역을 노출시키는 단계; 상기 컬렉터 전극 영역 상에 컬렉터 패드 산화막을 형성하는 단계; 상기 컬렉터 패드 산화막이 형성된 상기 기판상에 베이스 에피층과 패드 산화막을 적층한 후, 상기 패드 산화막을 식각하는 단계; 상기 패터닝된 패드 산화막 상에 제1 실리콘 다결정막을 형성하는 단계; 상기 제1 실리콘 다결정막을 식각하여 상기 패터닝된 패드 산화막의 적어도 일영역을 노출시키는 단계; 상기 제1 실리콘 다결정막 상에 금속막을 증착하여 실리사이드막을 형성하는 단계; 상기 실리사이드막이 형성된 기판 상에 산화막을 형성한 후 베이스-에미터 접합부 및 컬렉터 전극 영역을 노출시키는 단계; 상기 노출된 베이스-에미터 접합부 및 상기 컬렉터 전극 영역 상에 제2 실리콘 다결정막을 증착하여 에미터 전극 및 컬렉터 전극을 형성하는 단계; 상기 에미터 전극 및 컬렉터 전극 상에 금속막을 증착한 후 실리사이드막을 형성하고, 베이스, 에미터 및 컬렉터 단자를 형성하는 단계를 포함한다.
이에 따라, 베이스 기생저항을 감소시키고 실리사이드 박막 형성시 게르마늄 에 의한 응집 현상에 의한 전기적 단락을 방지할 수 있으며, 패드산화막을 이용하여 베이스-에미터 접합부를 외부 공정으로부터 보호함으로써, 공정의 안정성 및 신뢰도를 높일 수 있다.
실리콘-게르마늄, 이종접합 쌍극자 트랜지스터, 실리사이드, 최대발진 주파수
Description
도 1a 및 도 1b는 종래의 자기 정렬형 실리콘-게르마늄 이종 접합 쌍극자 트랜지스터의 구조를 도시한 단면도이다.
도 2는 종래 베이스-에미터 접합부로부터 베이스 단자 간에 존재하는 베이스 전극의 기생저항 성분을 설명하기 위해 개략적으로 도시한 부분 확대단면도이다.
도 3a 내지 도 3g는 본 발명의 실시 예에 따른 실리콘-게르마늄 이종 접합 쌍극자 트랜지스터의 제조방법을 설명하기 위한 공정 순서도이다.
도 4는 본 발명에 따른 베이스-에미터 접합부로부터 베이스 단자 간에 존재하는 베이스 전극의 기생저항 성분을 설명하기 위해 개략적으로 도시한 부분 확대단면도이다.
** 도면의 주요부분에 대한 부호 설명 **
50: 실리콘 기판 51: 매몰 컬렉터
52: 컬렉터 에피층 52a: 컬렉터층
53: 소자분리막 54: 컬렉터 전극
55: 컬렉터 패드 산화막 56: 실리콘 게르마늄 에피층
57: 패드 산화막 58: 실리콘 다결정막
59: 실리사이드막 60: 실리콘 산화막
61a: 에미터 전극 61b: 컬렉터 전극
62: 실리사이드막 63: 절연보호막
64: 베이스 단자 64a: 베이스 컨택홀
65: 에미터 단자 65a: 에미터 컨택홀
66: 컬렉터 단자자 66a: 컬렉터 컨택홀
본 발명은 실리콘 게르마늄 반도체 소자 및 그 제조방법에 관한 것으로, 보다 상세하게는, 실리사이드가 형성되는 베이스 전극을 기존에 비해 에미터 폭 안쪽에 위치하게 하는 실리콘-게르마늄 반도체 소자 및 그 제조방법에 관한 것이다.
실리콘-게르마늄(SiGe) 반도체 소자는 실리콘(Si)과 게르마늄(Ge)으로 구성된 반도체 디바이스로 에너지 밴드와 운반자(carrier)의 이동도 등의 물리적 특성을 원하는 대로 조절할 수 있는 장점이 있다. 실리콘-게르마늄 반도체 소자 관련 기술은 최근 들어 급속히 발전하였으며, 그 중에서도 실리콘-게르마늄 이종접합 쌍극자 트랜지스터(heterojunction bipolar transistor; HBT)는 무선통신 및 광통신 에 필요한 초고주파 회로 및 고속 전자소자 등의 능동소자로 사용되어 상용화하는 단계에 있다. 실리콘-게르마늄 이종접합 쌍극자 트랜지스터는 실리콘 헤테로 소자 중에서 최초로 상용화에 성공하였으며, 제조 기술 면에서도 충분히 성숙하여 수율, 신뢰성, 집적화도, 생산단가 등에서 Ⅲ-Ⅴ족 화합물반도체와 경쟁적인 위치에 서게 되었다. 따라서 디지털, 아날로그, RF, 그리고 광전 소자에 이르기까지 다양한 실리콘-게르마늄 이종접합 트랜지스터가 이미 상용화에 부합하는 성능을 갖추었다고 할 수 있다.
실리콘-게르마늄 이종접합 쌍극자 트랜지스터에서 사용되는 종래 구조들은 크게 자기정렬형과 비자기 정렬형으로 나눌 수 있다. 이하에서는 종래의 자기정렬형 실리콘-게르마늄 이종 접합 쌍극자 트랜지스터 구조를 도면을 참조하여 설명한다.
도 1a 및 도 1b는 종래의 자기 정렬형 실리콘-게르마늄 이종 접합 쌍극자 트랜지스터의 구조를 도시한 단면도로, 정렬 구조의 대표적인 실시 예를 나타내고 있다.
도 1a에 개시된 자기정렬형 실리콘-게르마늄 이종접합 쌍극자 트랜지스터를 제조하기 위해서는, 우선, p형 실리콘 기판(10) 상에 매몰 컬렉터(11), 컬렉터(12), 컬렉터 전극(14) 및 소자분리막(13)을 형성한다. 그 다음 컬렉터(12) 및 소자 분리막(13) 상에 실리콘-게르마늄 베이스층(15)을 형성한다. 이때 컬렉터(12)상에는 단결정 베이스 에피층이 형성되며, 소자분리막(13) 상에는 다결정 베이스층이 형성되어 베이스전극으로 사용된다.
다음 공정에서는 사진 식각 공정을 이용하여 베이스 전극 영역을 정의하는 포토레지스트 패턴을 형성한 후, 포토레지스트 패턴을 식각 마스크로 사용하여 베이스전극 영역 외의 다결정 베이스층을 제거하고, 포토레지스트 패턴을 제거한다. 이어서, 실리콘-게르마늄 베이스층(15) 상에 산화막(16)을 증착한 후, 증착된 산화막(16)을 패터닝하여 에미터-베이스 접합을 위한 개구를 형성한다. 다음 단계에서는 에미터 및 에미터전극이 될 다결정 실리콘층을 증착한 후, 패터닝하여 에미터전극(17a)을 형성한다. 이때 에미터 전극이 될 다결정 실리콘층은 컬렉터 전극(17b)로도 사용된다.
다음 단계에서는 에미터 전극(17a)을 식각마스크로 이용하여 산화막(16)을 식각하여 실리콘-게르마늄 베이스층을 노출시키고, 다음 단계에서는, 에미터 전극(17a)을 마스크로 하여 BF2 이온을 주입한다. 이온주입된 붕소는 열처리 공정을 거치면서 외부 베이스(18)를 형성하여 베이스층(15)과 금속 베이스 전극 사이의 저항을 낮추는 역할을 한다. 다음 단계에서는 산화막을 증착한 후, 이방성 건식식각을 수행하여 에미터 전극(17a)의 측벽에 스페이서(19)를 형성한다. 그 다음, 실리콘-게르마늄 베이스층(15), 에미터 전극(17a) 및 컬렉터 전극(14) 상에 티타늄을 도포하고 열처리하여 실리사이드 박막(20)을 형성한다. 다음 단계에서는 스페이서(19)와 소자분리막(13) 상에 실리사이드 형성에 반응하지 않고 남아있는 티타늄을 습식 식각을 통해 제거한다. 그 다음 실리사이드 박막(20)이 형성된 기판상에는 복수의 컨택홀이 형성된 절연 보호막(21)이 형성되고, 컨택홀을 통해 각 전극과 전기적으로 연결되는 금속배선이 형성된다. 금속배선 공정을 통해, 베이스 단자(22), 에미터 단자(23), 컬렉터 단자(24)가 형성된다.
도 1a와 같은 종래의 자기정렬형 실리콘-게르마늄 이종접합 쌍극자 트랜지스터는 에미터-베이스 접합을 자기정렬에 의해 형성할 수 있고, 저항이 낮은 실리사이드 박막(20)을 전극으로 사용하므로 접촉저항과 베이스의 기생저항을 크게 줄일 수 있다는 장점이 있다.
그러나, 베이스 전극이 얇기 때문에 실리사이드 박막 형성 시 응집현상이 발생하면서 실리사이드 박막이 베이스전극을 관통하여 컬렉터와 전기적으로 직접 접촉되는 문제가 있다. 도 1b는 상기 종래 기술의 문제점을 해결하기 위한 구조로 두꺼운 베이스 전극을 형성하여 저항을 최소화하며 실리사이드 전극 형성 시 응집현상을 방지하는 효과를 갖는다.
도 1b에 개시된 자기정렬형 실리콘-게르마늄 이종접합 쌍극자 트랜지스터를 제조하기 위해서는, 우선, p형 실리콘-기판(30) 상에 매몰 컬렉터 영역을 정의한 후, 비소(As)와 같은 n형 불순물을 이온주입하고 열처리하여 매몰 컬렉터층(31)을 형성한 후 소자분리막(33)을 형성한다. 이어서, 컬렉터전극(34)이 형성될 영역을 정의하고, 상기 컬렉터 전극 형성영역에 n형 불순물을 이온 주입하여 컬렉터전극(34)을 형성한다. 이때, 컬렉터 전극(34)은 매몰 컬렉터(31)와 연결된다. 다음으로, 컬렉터 전극(34)을 포함한 전체 구조물 상에 베이스 전극(36)으로 사용될 p형 다결정 실리콘층을 성장시킨다. 이때, 공정 조건을 조절하여 컬렉터층(32) 및 컬렉터 전극(34) 위에는 p형 실리콘 에피층이 성장되도록 하며, 소자분리막(33) 상에 는 p형 다결정 실리콘층이 성장되도록 한다. 다음, 질화막 또는 산화막으로 이루어진 절연막(37)을 p형 실리콘 에피층과 p형 다결정 실리콘층 상에 도포한다. 다음 단계에서는 절연막(37) 전체와 p형 실리콘 에피층 일부를 차례로 식각하여 베이스-컬렉터 및 에미터-베이스 접합이 형성될 부분에 홈을 형성한다. 다음으로, 산화막 또는 질화막으로 이루어진 절연막을 전면에 도포하고 절연막을 이방성 건식 식각하여 홈의 내측 측벽에 스페이서(38)를 형성한 후 절연막과 스페이서(38)를 식각 마스크로 사용하여 홈의 바닥에 남아있던 p형 실리콘 에피층을 완전히 식각하여 컬렉터층(32)의 소정 부분이 노출되도록 한다. 이어서, 선택적 단결정 성장법을 이용하여 노출된 컬렉터층(32)의 표면에 베이스 에피층(39)을 성장한 후 기판 전면에 에미터 전극(40a)이 될 n형 다결정 실리콘층을 증착한 후, 패터닝하여 베이스 에피층(39)과 컬렉터 전극(34) 상부에 에미터 전극(40a) 및 컬렉터 전극(40b)을 형성한다. 이어서, 에미터 전극(40a)을 식각 마스크로 하여 절연막을 식각하여 p형 다결정 실리콘층을 노출시킨 후 에미터 전극(40a) 및 컬렉터 전극(40b)의 단부 측벽에 절연성 스페이서(41a, 41b)를 각각 형성한다. 다음으로 실리사이드 박막(42)을 형성하고 일반적인 금속배선 공정을 수행한다.
도 1b에 개시된 발명은 베이스 전극(36) 두께를 두껍게 함으로써 베이스 전극이 얇기 때문에 실리사이드 박막 형성 시 응집현상이 발생한다는 종래의 문제점은 해결하였으나, 두 번의 식각 공정을 통해 베이스 에피층(39)이 형성될 영역을 정의해야 함으로써 공정의 신뢰성에 문제가 제기되며, 속도가 매우 느리고 공정 조절이 용이하지 않은 선택적 박막 성장법을 적용하므로, 공정의 경제성 및 재현성이 떨어지는 단점이 있다. 또한 베이스 전극(36)의 두께는 두꺼워졌으나 실리사이드 박막이 형성되는 베이스전극 영역은 에미터 전극측 스페이서(41a)의 외부에만 존재하므로 실제 베이스 전극의 기생저항 성분감소 효과는 미미하다.
도 2는 종래 베이스-에미터 접합부로부터 베이스 단자 간에 존재하는 베이스 전극의 기생저항 성분을 설명하기 위해 개략적으로 도시한 부분 확대단면도이다.
일반적으로, 실리콘-게르마늄이 일반적인 실리콘 반도체에 비하여 최대 발진 주파수(fmax)에 대한 임계주파수의 비, 즉, ft/fmax가 크고, 얼리 전압(early voltage)이 높으며, 베이스(Base)-에미터(Emitter) 접합의 정확한 조절과 베이스에 존재하는 높은 전계에 의해 전자의 이동을 가속시키는 장점이 있다. 특히, 최대발진주파수(fmax)는 아래의 (식 1)과 같이 표시되며 최대발진주파수를 결정하는 주요 인자는 베이스-에미터 접합에서부터 베이스 단자까지의 베이스 기생저항값(Rb)과 콜렉터-베이스 사이의 접합용량(Cjc)이 된다.
종래의 이종접합 쌍극자 트랜지스터에서의 베이스 기생저항(Rb)은, 도 2에 개시된 바와 같이, R1 + R2 + R3의 합으로 나타낼 수 있으며 저항값이 비교적 큰 R2와 R3의 값이 최대발진주파수를 결정하는 변수가 된다. 여기서 R3는 실리콘-게 르마늄 베이스 에피층의 저항값, R2는 실리콘-게르마늄 베이스 에피층에 에미터전극을 자기정렬하여 불순물을 이온 주입한 외부베이스의 저항값, 그리고 R1은 실리콘-게르마늄 베이스 에피층에 불순물을 이온 주입한 후 금속 실리사이드를 형성한 박막의 저항값을 나타낸다. 여기서, 각 저항값의 크기는 R1《 R2〈 R3 로 나타낼 수 있다. 결국, 실리콘-게르마늄 이종접합 쌍극자 트랜지스터 제작 시, R2와 R3의 크기가 크면 클수록 기생저항 성분이 증가하게 된다.
따라서, 본 발명은 전술한 종래 기술의 문제점을 해결하기 위해 안출된 것으로, 본 발명의 목적은 베이스 전극을 두껍게 형성함으로써, 실리사이드 박막 형성 시 게르마늄에 의한 응집 현상에 의한 전기적 단락을 방지할 수 있는 실리콘-게르마늄 반도체 소자 및 그 제조방법을 제공하는 데 있다.
본 발명의 또 다른 목적은 실리사이드가 형성되는 베이스 전극의 위치를 에미터 전극의 폭 안쪽까지 확대시킴으로써, 기생저항 성분을 감소시킬 수 있는 실리콘-게르마늄 반도체 소자 및 그 제조방법을 제공하는 데 있다.
본 발명의 또 다른 목적은, 이종 접합 쌍극자 트랜지스터 제조시 실리사이드가 형성되지 않는 베이스 전극의 크기를 최소화하여 트랜지스터의 주요 성능 지표인 최대 발진 주파수를 증가시킬 수있는 실리콘-게르마늄 반도체 소자 및 그 제조방법을 제공하는 데 있다.
상기 목적을 달성하기 위한, 본 발명의 일측면에 따르면, 본 실리콘-게르마늄 반도체 제조방법은 기판상에 형성된 매몰 컬렉터 영역에 이온을 주입하여 매몰 컬렉터를 형성하는 단계; 상기 매몰 컬렉터가 형성된 상기 기판상에 실리콘 에피층을 형성하여 활성소자 영역인 컬렉터층 및 컬렉터 전극 영역을 형성하는 단계; 상기 기판상에 소자분리막을 형성한 다음 상기 컬렉터층과 상기 컬렉터 전극 영역을 노출시키는 단계; 상기 컬렉터 전극 영역 상에 컬렉터 패드 산화막을 형성하는 단계; 상기 컬렉터 패드 산화막이 형성된 상기 기판상에 베이스 에피층과 패드 산화막을 적층한 후, 상기 패드 산화막을 식각하는 단계; 상기 패터닝된 패드 산화막 상에 제1 실리콘 다결정막을 형성하는 단계; 상기 제1 실리콘 다결정막을 식각하여 상기 패터닝된 패드 산화막의 적어도 일영역을 노출시키는 단계; 상기 제1 실리콘 다결정막 상에 금속막을 증착하여 실리사이드막을 형성하는 단계; 상기 실리사이드막이 형성된 기판 상에 산화막을 형성한 후 베이스-에미터 접합부 및 컬렉터 전극 영역을 노출시키는 단계; 상기 노출된 베이스-에미터 접합부 및 상기 컬렉터 전극 영역 상에 제2 실리콘 다결정막을 증착하여 에미터 전극 및 컬렉터 전극을 형성하는 단계; 상기 에미터 전극 및 컬렉터 전극 상에 금속막을 증착한 후 실리사이드막을 형성하고, 베이스, 에미터 및 컬렉터 단자를 형성하는 단계를 포함한다.
바람직하게, 상기 반도체 소자의 베이스 전극은 상기 베이스 에피층과 상기 베이스 에피층 상에 형성된 상기 제1 실리콘 다결정막과 상기 제1 실리콘 다결정막상에 형성된 상기 실리사이드막을 포함하며, 상기 컬렉터층의 일영역과 상기 소자 분리막 상에 걸쳐서 형성된다.
상기 베이스 에피층은 화학기상증착법으로 증착된 실리콘-게르마늄 박막이며, 상기 컬렉터층의 상부에 형성된 베이스 에피층은 단결정막으로 증착하고, 상기 소자분리막 상부에 형성된 베이스 에피층은 다결정막으로 증착한다. 상기 제2 실리콘 다결정막으로 형성된 상기 에미터 전극은 오버행(overhang) 형태로 형성된다. 상기 반도체 소자의 베이스 전극은 상기 에미터 전극의 오버행 내측으로 형성된다.
상기 제1 실리콘 다결정막은 p형 다결정 실리콘층 또는 n형 다결정 실리콘층 중 하나이며, 상기 제2 실리콘 다결정막은 상기 제1 실리콘 다결정막과 다른 타입의 다결정 실리콘층이다.
상기 패드 산화막을 식각하는 단계는 포토레지스트 패턴을 이용하여 상기 베이스 에피층 상에 증착된 상기 패드 산화막 중 상기 베이스-에미터 접합부 상부에 형성된 상기 패드 산화막을 남긴다. 상기 패드 산화막의 형성폭은 상기 베이스-에미터 접합부 보다는 크고 상기 에미터 전극의 전체 폭 보다는 작게 형성된다. 상기 실리사이드막을 형성하기 위해 증착되는 금속물질은 Ti, Co 또는 Ni 중 하나를 이용한다.
본 발명의 다른 일 측면에 따르면, 본 실리콘-게르마늄 반도체 소자는, 실리콘 다결정막으로 이루어진 에미터 전극, 베이스 전극 및 컬렉터 전극을 포함하는 실리콘-게르마늄 반도체 소자에 있어서, 상기 에미터 전극, 상기 베이스 전극 및 상기 컬렉터 전극 상에는 실리사이드막이 형성되며, 상기 실리사이드막이 형성된 베이스 전극은 실리콘-게르마늄 박막으로 이루어진 베이스 에피층의 상부에 형성되되, 상기 실리사이드막이 형성된 베이스 전극의 일단이 상기 에미터 전극 폭 내측에 위치하도록 형성되는 것을 특징으로 한다.
바람직하게, 상기 에미터 전극은 고농도 불순물이 주입된 실리콘 다결정막으로 오버행 형태로 형성된다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 첨부 도면을 참조하여 설명하기로 한다.
도 3a 내지 도 3g는 본 발명의 실시 예에 따른 실리콘-게르마늄 이종 접합 쌍극자 트랜지스터의 제조방법을 설명하기 위한 공정 순서도이고, 도 4는 본 발명에 따른 베이스-에미터 접합부로부터 베이스 단자 간에 존재하는 베이스 전극의 기생저항 성분을 설명하기 위해 개략적으로 도시한 부분 확대단면도이다. 이하, 본 실시 예에서는, 이종접합 쌍극자 트랜지스터로 npn형 이종접합 쌍극자 트랜지스터를 예로 들어 설명하고 있지만, pnp형 이종접합 쌍극자 트랜지스터를 본 발명에 적용할 수 있음은 물론이다.
도 3a을 참조하면, 실리콘-게르마늄 쌍극자 트랜지스터를 제조하기 위해서는, 우선, p형 실리콘 기판(50) 상에 포토레지스트 패턴을 이용하여 매몰 컬렉터 영역을 정의한 후, 정의된 매몰 컬렉터 영역에 비소(As)와 같은 n형 불순물을 이온주입하고 열처리하여 매몰 컬렉터(51)를 형성한다. 다음, 매몰 컬렉터(51)가 형성 된 p형 실리콘 기판(50) 상에 불순물이 첨가되지 않은 컬렉터 에피층(52)을 성장시킨다.
도 3b를 참조하면, 다음 공정에서는 컬렉터 에피층(52)에 비소(As)나 인(P)과 같은 n형 불순물을 이온 주입하여 컬렉터층(52a)을 형성한다. 컬렉터층(52a)이 형성된 다음, 컬렉터층(52a) 상에 실리콘-질화막(미도시)을 도포하여 패터닝한다. 그 다음 공정에서는 열산화 공정을 수행하여 활성소자 영역인 컬렉터층(52a) 및 컬렉터 전극(54)이 될 영역을 제외한 나머지 부분에 필드 산화막으로 소자분리막(53)을 형성한다. 다음 공정에서는 남아있는 실리콘-질화막을 식각하여 제거한 후, 실리콘 기판(50) 전면에 컬렉터패드 산화막(55)을 도포한다. 다음, 컬렉터 전극(54)이 형성될 영역을 정의하고, 고농도 n형 불순물을 이온 주입하여 컬렉터 전극(54)을 형성한다. 그 다음 공정에서는 포토레지스트 패턴을 이용하여 컬렉터 전극(54) 상부에 형성된 컬렉터패드 산화막(55)만 남기고 모두 제거한다. 이때, 컬렉터 전극(54)은 매몰 컬렉터(51)와 연결된다.
도 3c를 참조하면, 다음 공정에서는 컬렉터 전극(54) 및 컬렉터 패드 산화막(55)을 포함한 전체 구조물상에 베이스로 사용될 실리콘-게르마늄 에피층(56)을 성장시킨다. 이때, 소자분리막(53) 및 컬렉터 패드 산화막(55) 상에는 다결정 실리콘-게르마늄층이 형성된다. 다음 공정에서는 패드산화막(57)을 전체 구조물, 즉, 실리콘-게르마늄 에피층(56) 상에 도포한 후 포토레지스트 패턴을 이용하여 베 이스-에미터 접합부 상부의 패드 산화막(57)만 남기고 모두 식각하여 제거한다. 이때, 남겨진 패드 산화막(57)은 후속 공정에서 형성될 실리콘 다결정 에미터 전극의 크기보다는 작게 형성하고 베이스-에미터 접합부 형성 영역보다는 크게 형성한다. 다음 공정에서는 전체 구조물 상에 베이스 전극으로 사용될 p형의 고농도 실리콘-다결정막(58)을 성장시킨다.
다음, 도 3d를 참조하면, 베이스-에미터가 형성될 영역을 정의하는 포토레지스트 패턴을 형성한 후, 포토레지스트 패턴을 식각마스크로 사용하여 p형 실리콘 다결정막(58)과 실리콘-게르마늄 베이스 에피층(56)을 차례로 식각하여 베이스-에미터 접합이 형성될 부분에 홈을 형성하여 에피층(56) 상에 형성된 패드산화막(57)을 노출시킨다. 컬렉터 전극(54)은 p형 실리콘 다결정막(58)과 실리콘-게르마늄 베이스 에피층(56)을 차례로 식각하여도, 컬렉터 전극(54) 상에 형성된 컬렉터 패드 산화막(55)에 의해 노출되지 않는다. 도 3d에 도시된 바와 같이, 다음 공정에서는 베이스 전극 부위에 실리사이드 박막을 형성하기 위해 p형 실리콘 다결정막(58) 상에 금속막을 증착한다. 금속막은 티타늄(Ti), 코발트(Co) 또는 니켈(Ni)과 같은 물질로 증착하며, 증착된 금속막을 열처리하여 베이스 전극 상에 실리사이드(59)를 형성한다.
다음 공정에서는, 도 3e를 참조하면, 전체 구조물 상에 실리콘-산화막(60)을 증착한 후, 베이스-에미터 접합부 및 컬렉터 전극(54) 상에 형성된 실리콘-산화 막(60)을 제거하여, 베이스-에미터 접합부 및 컬렉터 전극(54)을 노출시킨다. 이때, 베이스-에미터 접합부 영역에서는 실리콘-산화막(60) 및 패드산화막(57)의 순서로 식각되며, 컬렉터 전극(54) 영역에서는 실리콘-산화막(60) 및 컬렉터 패드 산화막(55)의 순서로 식각된다.
다음 공정에서는, 도 3f를 참조하면, 베이스 에피층을 포함한 전면에 에미터 전극이 형성될 n형 다결정 실리콘층을 증착한 후, 패터닝하여 베이스 에피층상에 오버행(overhang) 형태의 에미터전극(61a)을 형성한다. 이때 n형 다결정 실리콘층은 컬렉터 전극(61b)으로도 사용된다. 다음 공정에서는 에미터 및 컬렉터 전극(61a, 61b) 상에 티타늄(Ti), 코발트(Co) 또는 니켈(Ni)과 같은 금속막을 증착한 다음, 열처리 공정을 수행하여 에미터 및 컬렉터 전극(61a, 61b) 상에 실리사이드(62)를 형성한다. 실리사이드(62) 형성 공정을 진행한 다음, 습식 식각을 이용하여 반응을 일으키지 않은 금속막을 모두 제거한다.
도 3g를 참조하면, 다음 공정에서는 p형 실리콘기판 전면에 절연보호막(63)을 도포한 후, 패터닝하여 베이스 컨택홀(64a), 에미터 컨택홀(65a) 그리고 컬렉터 컨택홀(66a)을 형성한다. 다음, 절연보호막(63) 상에 금속물질을 증착한 후, 패터닝하여 각 컨택홀(64a,65a,66a)을 통해 베이스 전극의 p형 다결정 실리콘층에 연결되는 베이스 단자(64), 에미터 전극에 연결되는 에미터 단자(65), 컬렉터 전극에 연결되는 컬렉터 단자(66)를 형성한다.
전술과 같은 순차적인 공정을 통해 제조된 이종접합 쌍극자 트랜지스터는, 기존의 자기 정렬 이종접합 쌍극자 트랜지스터에 비해 베이스 에피층 상에 p형 다결정 실리콘막이 형성되어 있어 베이스 전극으로 사용되는 베이스층의 두께가 두껍고, 실리사이드가 형성되는 베이스 전극의 위치가 에미터 전극의 폭 안쪽까지 형성되어 있다. 또한, 전술한 공정을 통해 제작된 얇은 실리콘-게르마늄 베이스 에피층을 베이스 전극으로 이용하는 종래의 자기정렬형 이종접합 쌍극자 트랜지스터의 구조에서는 베이스 전극용 박막이 얇기 때문에 실리사이드 형성 시 게르마늄에 의한 응집현상이 발생하면서 실리사이드가 베이스 에피층을 관통하여 컬렉터와 전기적으로 직접 접촉될 우려가 있으나, 본 발명에서는 도 3g에 도시된 것처럼 실리콘 다결정막(58)이 베이스 에피층(56)의 상부에 형성되어 있어 게르마늄에 의한 응집현상이 발생하지 않는다.
도 4를 참조하면, 본 발명에 따라 제조된 쌍극자 트랜지스터는 R1'+ R3'의 합을 베이스 저항값으로 나타낼 수 있으며, 저항값이 비교적 큰 R3'의 값이 최대발진주파수를 결정하는 변수가 된다. R1'은 실리콘-게르마늄 베이스 에피층에 불순물을 이온 주입한 후 금속 실리사이드를 형성한 박막의 저항값이고, R3'는 실리콘-게르마늄 베이스 에피층의 저항값을 나타낸다. 각각의 저항값의 크기는 R1'《 R3'와 같이 나타낼 수 있다. 도 4에는 금속 실리사이드가 형성되는 영역도 종래의 자기정렬형 이종접합 쌍극자 트랜지스터의 구조에 비해 베이스-에미터 접합 부위 근처까지 근접하고 있고, 베이스 에피층의 저항값을 갖는 R3'영역이 감소하고, 또한, 이온주입에 의한 외부 베이스 전극영역도 제거됨으로써, 전체적인 베이스 전극에서의 기생 저항값을 크게 줄일 수 있다. 이에 따라, 소자 동작속도 개선이 가능할 뿐 아니라. 공정의 신뢰도도 크게 향상시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상적인 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
이상, 전술에 따르면, 본 발명은 베이스 - 에미터 접합부를 제외한 베이스 에피층 상부에 두꺼운 베이스 전극을 형성함으로써, 베이스 기생저항을 감소시키고 실리사이드 박막 형성 시 게르마늄에 의한 응집현상에 의한 전기적 단락을 방지할 수 있다.
또한, 실리사이드 박막이 형성되는 영역이 종래기술에 비해 베이스-에미터 접합부위까지 접근하며 이온주입에 의해서만 저항감소의 효과가 나타나는 외부베이스 영역을 제거함으로써, 베이스 기생저항이 주요변수가 되는 최대발진주파수(fmax)를 크게 증가시킬 수 있으며, 패드산화막을 사용하여 베이스-에미터 접합부를 외부의 공정으로부터 보호함으로써 공정의 안전성 및 신뢰도를 높일 수 있다.
Claims (11)
- 기판상에 형성된 매몰 컬렉터 영역에 이온을 주입하여 매몰 컬렉터를 형성하는 단계;상기 매몰 컬렉터가 형성된 상기 기판상에 실리콘 에피층을 형성하여 활성소자 영역인 컬렉터층 및 컬렉터 전극 영역을 형성하는 단계;상기 기판상에 소자분리막을 형성한 다음 상기 컬렉터층과 상기 컬렉터 전극 영역을 노출시키는 단계;상기 컬렉터 전극 영역 상에 컬렉터 패드 산화막을 형성하는 단계;상기 컬렉터 패드 산화막이 형성된 상기 기판상에 베이스 에피층과 패드 산화막을 적층한 후, 상기 패드 산화막을 식각하는 단계;상기 패터닝된 패드 산화막 상에 제1 실리콘 다결정막을 형성하는 단계;상기 제1 실리콘 다결정막을 식각하여 상기 패터닝된 패드 산화막의 적어도 일영역을 노출시키는 단계;상기 제1 실리콘 다결정막 상에 금속막을 증착하여 실리사이드막을 형성하는 단계;상기 실리사이드막이 형성된 기판 상에 산화막을 형성한 후 베이스-에미터 접합부 및 컬렉터 전극 영역을 노출시키는 단계;상기 노출된 베이스-에미터 접합부 및 상기 컬렉터 전극 영역 상에 제2 실리콘 다결정막을 증착하여 에미터 전극 및 컬렉터 전극을 형성하는 단계;상기 에미터 전극 및 컬렉터 전극 상에 금속막을 증착한 후 실리사이드막을 형성하고, 베이스, 에미터 및 컬렉터 단자를 형성하는 단계를 포함하는 실리콘-게르마늄 반도체 소자의 제조방법.
- 제1항에 있어서,상기 반도체 소자의 베이스 전극은 상기 베이스 에피층과 상기 베이스 에피층 상에 형성된 상기 제1 실리콘 다결정막과 상기 제1 실리콘 다결정막상에 형성된 상기 실리사이드막을 포함하며, 상기 컬렉터층의 일영역과 상기 소자 분리막 상에 걸쳐서 형성되는 실리콘-게르마늄 반도체 소자의 제조 방법.
- 제2항에 있어서,상기 베이스 에피층은 화학기상증착법으로 증착된 실리콘-게르마늄 박막이며, 상기 컬렉터층의 상부에 형성된 베이스 에피층은 단결정막으로 증착하고, 상기 소자분리막 상부에 형성된 베이스 에피층은 다결정막으로 증착하는 실리콘-게르마늄 반도체 소자의 제조 방법.
- 제1항에 있어서,상기 제2 실리콘 다결정막으로 형성된 상기 에미터 전극은 오버행(overhang) 형태로 형성되는 실리콘-게르마늄 반도체 소자의 제조 방법.
- 제2항에 있어서,상기 반도체 소자의 베이스 전극은 상기 에미터 전극의 오버행 내측으로 형성되는 실리콘-게르마늄 반도체 소자의 제조 방법.
- 제1항에 있어서,상기 제1 실리콘 다결정막은 p형 다결정 실리콘층 또는 n형 다결정 실리콘층 중 하나이며, 상기 제2 실리콘 다결정막은 상기 제1 실리콘 다결정막과 다른 타입의 다결정 실리콘층인 실리콘-게르마늄 반도체 소자의 제조방법.
- 제1항에 있어서,상기 패드 산화막을 식각하는 단계는 포토레지스트 패턴을 이용하여 상기 베이스 에피층 상에 증착된 상기 패드 산화막 중 상기 베이스-에미터 접합부 상부에 형성된 상기 패드 산화막을 남기는 실리콘-게르마늄 반도체 소자의 제조방법.
- 제7항에 있어서,상기 패드 산화막의 형성폭은 상기 베이스-에미터 접합부 보다는 크고 상기 에미터 전극의 전체 폭 보다는 작게 형성되는 실리콘-게르마늄 반도체 소자의 제조방법.
- 제1항에 있어서,상기 실리사이드막을 형성하기 위해 증착되는 금속물질은 Ti, Co 또는 Ni 중 하나를 이용하는 실리콘-게르마늄 반도체 소자의 제조방법.
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E90F | Notification of reason for final refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |