KR100434659B1 - 콜렉터-업 ｒｆ 전력 트랜지스터 - Google Patents
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Abstract
최소수의 마스크를 사용하여 에피택셜 메사 구조에 적용되는 저전압 고주파수 실리콘 전력 트랜지스터를 제조하는 방법이 서술되어 있다. 또한 에피택셜 메사 기술의 실리콘 전력 장치를 제공하는 저전압 고주파수 실리콘 트랜지스터 칩(20)이 제공된다. 이 실리콘 트랜지스터 레이아웃은 다수의 단일 메사 콜렉터 구조(21)를 갖는 콜렉터-업 장치를 제공한다. 이 트랜지스터는 하향 마주보는 에미터로서의 기판 및 마주보는 결합 패드(23, 25)를 갖는 베이스 및 콜렉터 에리어로 동작함으로써, 기생 베이스-콜렉터 커패시턴스는 기판으로서의 에미터로 거의 완전히 제거된다 . 이 새로운 구조의 필요한 제조 공정 단계 이 감소된 수가 개설된다.
Description
약 50 GHz fT(최대 전이 주파수)를 갖는 오늘날의 실리콘 바이폴라 접합 트랜지스터(BJT)의 속도는 베이스 층의 두께 및 저향율간의 절충 때문에 물리적 한계에 도달하였다. 어떤 게르마늄을 종래의 BJT의 베이스에 첨가함으로써, 고주파수 특성은 실질적으로 개선될 수 있다. 새로운 장치로서 SiGe(실리콘 게르마늄) 이중 HBT(헤테로접합 바이폴라 트랜지스터) 구조를 들 수 있다. 이것의 층 구조는 통상적으로 MBE(Molecular Beam Epitaxy) 또는 CVD(Chemical Vapor Deposition)로 성장되지만, 또한 Ge를 Si로 주입하여 유사한 효과를 성취할 수 있지만 도핑 프로파일을 조절하는 것을 저하시켰다. 지난 몇년동안, SiGe HBT는 fT및 fmax(최대 발진 주파수)와 관계하여 실리콘 기반으로한 장치에 대한 고주파수 수행성능의 기록을 보여주고 있다. 고주파수 응용, 예를 들어 무선 통신에 대하여, SiGe HBT는 기존의 이중-폴리실리콘 HF-ICs 및 BiCMOS 기술의 수행성능을 향상시키는데 사용된다.
그러나, 간단하지만 가능한 방법은 장치 층의 블랭킷 에피택셜 증착(blanket epitaxial deposition)을 사용함으로써 그리고 화합물 반도체 장치의 표준 제조 공정과 유사한 메사 트랜지스터 형성에 의해 장치 구조를 확립함으로써 고 수행성능의 SiGe HBT 트랜지스터를 제조하는 것이다. 메사 구조는 제조의 간결성 및 용이성 때문에 신속하게 개념을 입증하고 장치 특성을 조사하는데 폭넓게 사용된다. 전형적인 SiGe 메사 장치 구조는 [1]에 서술되어 있다.
IC-타입의 회로는 일반적으로 보다 복잡한 구조를 필요로 하고 기본적인 메사 개념은 이에 적합하지 않다. 또한, 최대 동작 공급 전압은 트랜지스터의 BVCEO(콜렉터-에미터 항복 전압)으로 설정되는데, 이것은 트랜지스터의 BVCBO(콜렉터-베이스 항복 전압) 및 β(DC 전류 이득)에 비례한다. BVCBO는 주로 콜렉터 층의 도핑 및 두께로 설정된다. 저전압 장치에 대해서만, 콜렉터는 가능한 너무 많은 토포그래피(topography) 없이 메사 구조를 손쉽게 제조할 정도로 충분히 얇게될 것이다.
고주파수 트랜지스터는 우선 50년대 말까지 게르마늄으로 제조되었지만, 곧바로 60년대 초에 실리콘 바이폴라 트랜지스터로 대체되었고 그 이후엔 특히 고출력 전력 레벨 및 고 공급 전압(25V)용 RF 전력 에리어가 주종을 이루고 있다 [2]. 전력 트랜지스터는 특히 고 출력 전력 및 고 이득을 전달하도록 설계된다. 제조 공정, 장치 파라미터, 레이아웃 및 패키지는 이 목적을 위하여 주의 깊게 맞추어진다. 이 장치는 항복 전압, DC 이득 또는 상호컨덕턴스, 커패시턴스, RF 이득, 비평활성(ruggedness), 잡음 형태, 입력/출력 임피던스, 왜곡 등의 수많은 세부적인 요구조건에 부합할 필요가 있다. 동작 주파수 범위는 수백 MHz에서 GHz 영역까지이다. 전기통신 시장의 급속한 확장 때문에, 기존 기술을 더욱 개선시킬 뿐만 아니라 새로운 타입의 장치를 얻고자 하는 경향이 강하게 되었다.
휴대용 무선 장치에 대하여, 배터리 동작은 공급 전압을 3-6V 전압으로 제한한다. 출력 전력의 범위는 통상적으로 0.25W에서 4W까지이다. 최대 수행성능을 위하여, 이산적인 장치들이 사용되고 통상적으로 단일 다이상에서 하나의 n-타입 장치로 이루어져 있다. 고 출력 전력은 단일 다이상에서 많은 트랜지스터 셀을 병렬로 배치함으로써 성취된다. 이 패키지는 또한 모듈(통상적으로 하나의 케이싱내에 하우징된 반도체 칩을 갖는 작은 세라믹 기판 및 기판의 표면상에 설치된 수동 구성요소들)일 수 있고 여러 RF 전력 트랜지스터 다이는 모듈로 사용될 수 있다. 모든 타입의 고주파수 전력 트랜지스터에 대하여, 접지로의 저 임피던스 에미터/소스 경로의 중심적인 역할은 전력을 부하로 전달하는 것이다. 이것은 모든 타입의 트랜지스터, 즉 바이폴라 뿐만 아니라 FETs(전계 효과 트랜지스터)에 대해서도 그러하다.
IC-타입의 구조에 대하여, 여러 장치 영역을 격리, 예를 들어 우물 또는 트렌치(trench) 격리하기 위하여 복잡한 방식이 사용된다. 에미터 및 베이스가 결합 패드 및 결합 와이어를 사용하여 반도체 다이의 상부측에서 접촉되는 동안 이산적인 바이폴라 장치는 일반적으로 기판으로서 콜렉터를 갖는다. 정면에서 두개의 상이한 타입의 접촉부만을 갖으면 장치, 특히 많은 트랜지스터 셀 및 결합 와이어가사용되는 큰 전력 트랜지스터에 대한 제조 및 접속을 손쉽게 한다.
칩 표면(베이스 또는 에미터 금속화)상의 금속 패턴으로부터 격리층을 통해서 기판(콜렉터)으로 기생 커패시턴스가 발생할 것이다. 콜렉터-베이스 커패시턴스(밀러 커패시턴스)는 이득에 대하여 큰 영향을 미치므로 감소되어야만 된다. 이것은 두꺼운 절연 실리콘 이산화물 및 작은 베이스 금속 에리어를 사용함으로써 행해질 수 있다.
본 발명은 고주파수 저전압 실리콘 RF 전력 장치에 관한 것이며, 특히 실리콘/실리콘-게르마늄 콜렉터-업 단일 메사 구조(collector-up single mesa structures)에 관한 것이다.
도1은 종래 기술을 따른 표면불안정화된 이중 HBT 메사 구조를 도시한 도면.
도2는 종래 기술을 따른 표면 안정화된 이중 HBT 메사 구조를 도시한 도면.
도3은 열적 산화물 및 습식/건식 에칭에 의한 격리를 도시한 도면.
도4는 종래의 LOCOS 격리 단계에 의한 격리를 도시한 도면.
도5는 리세스된 LOCOS 단계에 의한 격리를 도시한 도면.
도6은 베이스/콜렉터 구조의 증착을 도시한 도면.
도7은 베이스-콜렉터 메사를 에칭한 단계 후 상태를 도시한 도면.
도8a는 도7의 일부분을 보다 상세하게 도시하였지만 제거된 포토레지스트 층을 도시한 도면.
도8b는 측벽 스페이서의 생성 및 붕소를 베이스 층으로 주입한 후의 도8a의 부분을 도시한 도면.
도9는 산화물 스페이서를 형성한 후 BF2의 주입을 도시한 도면.
도10은 TEOS 증착 및 접촉홀의 에칭후 상태를 도시한 도면.
도11은 본 발명을 따른 제조 공정의 최종 금속화되고 표면 안정화된 결과를 도시한 도면.
도12는 본 방법의 순서도를 도시한 도면.
도13은 본 발명을 따라서 제조된 트랜지스터 칩의 실시예를 도시한 도면.
어떤 화합물 반도체 장치 구조(예를 들어, GaAs HBTs)에 의해 사용되는 "콜렉터-업" 방식과 결합되는 특히 저전압 이산 RF 전력 트랜지스터를 위하여 설계되는 간단화된 메사 구조를 사용함으로써, 기존의 이산 RF 전력 트랜지스터와 비교하여 여러 장점이 얻어진다. 최소수의 마스크를 사용하여 에피택셜 메사 구조가 적용되는 저전압 고 주파수 실리콘 전력 트랜지스터를 제조하는 방법이 서술되고 에피택셜 메사 기술의 실리콘 전력 장치를 제공하는 저전압 고주파수 실리콘 트랜지스터 칩이 제공된다. 실리콘 트랜지스터는 하향 마주보는 에미터(down facing emitter)로서의 기판, 및 마주보는 본딩 패드를 갖는 베이스 및 콜렉터 에리어를 갖는 콜렉터-업 메사 구조를 제공함으로써, 기생 베이스-콜렉터 커패시턴스는 기판으로서의 에미터에서 거의 완전하게 제거된다. 이 새로운 구조의 제조 공정 단계가 개설된다.
본 발명을 따른 방법은 독립항 1 및 종속항 2-10 에 설명되어 있다. 또한, 본 발명을 따른 트랜지스터 장치는 독립항 11에 설명된다.
본 발명의 목적 및 장점이 첨부한 도면을 참조하여 이하에 상세하게 설명될 것이다.
본 발명의 개념은 GaAs에서 콜렉터-업 기술 및 epi 토태로한 메사 에칭된 Si/SiGe 기술(예를 들어 [4]참조)의 조합을 토대로 한 것이다. GaAs 및 Si는 반도체 구성요소의 구조를 생성하기 위한 반드시 상이한 두개의 물질이다. 그러므로, 대부분의 경우에 이와 같은 성분에 대한 설계 및 제조 방법은 GaAs 및 Si 기술을 비교시 매우 상이하게 보일 것이다. 그러므로, GaAs 기술로 이루어진 구성요소가 어떻게 실리콘으로 제조될 수 있는지가 당업자에게 명백하지 않다.
콜렉터-업이라 칭하는 반전된 구조의 장점은 이산적인 RF 전력 구성요소에 대하여 가장 명백하게 된다. GaAs-기반으로한 HBTs의 주요 장점은 CB-커패시턴스를 감소시킨다는 것이며, 이것은 실리콘-기반으로한 HBTs에 대해서도 그러하다. GaAs으로 얻기 어려운 이 실리콘 기술의 한가지 장점은 실리콘 성분의 에미터가 칩의 배면에 간단하게 접촉되는 (매우 높게 도핑된)실리콘 기판을 구성한다는 것이다. 이것이 널리 공지된 결합 와이어 또는 와이어들로 인한 에미터 인덕턴스의 문제를 감소시킨다. GaAs 구조는 반절연 물질로 제조되고 칩 정면에서 결합 와이어 또는 심지어 판형의 받침대(plated pedestals)를 통해서 접촉되는데, 이것은 또한 이를 복잡하게 하고 값비싸게 한다(또한 [5] 참조).
도1 및 도2는 표면불안정화된 뿐만 아니라 표면 안정화된 종래 기술의 두가지 타입의 이중 HBT 메사 구조를 도시한 것이다.
제안된 구조는 제조 흐름의 일예를 예시함으로써 설명될 것이다. 본 제안된장치의 특정한 특징은 다음과 같다:
(1) 주로 저전압을 목적으로 함,
(2) RF 전력 출력을 위한 반복된 콜렉터-베이스 구조,
(3) 배면상에 위치된 하나의 단자 및 정면상에 위치된 두개의 단자를 갖는 이산적인 트랜지스터,
(4) 공통 접지에 모두 접속된 에미터를 집적할 수 없음.
제조 흐름은 이 구조의 에미터 접촉을 형성하는 매우 높게 도핑된 실리콘 n++기판(1)을 선택함으로써 시작된다. 결정 방향은 기판의 최상부상에 고품질의 에피택셜 층을 성장시키도록 <100> 으로 되어야 한다.
제1 단계로서, 어떤 장치 격리 방식이 적용된다. 도3 내지 도5에서, 3개의 상이한(간단한) 방식이 구조에 대한 필요성에 따라서 도시되어 있다. 이 장치를 위하여 산화물(2)이 매우 두껍게 될 필요가 없기 때문에, 도3 및 도4는 이 목적을 위하여 충분한 격리를 제공할 것이다. 도5에 도시된 바와 같이, 매우 두꺼운 산화물을 갖는 완전히 평활한 표면은 필요치 않게 될 것이다. 다음 흐름에서, 도4의 LOCOS 격리는 제조 단계를 도시한 도면의 순서에 사용될 것이다.
그리고 나서, 에미터, 베이스, 콜렉터 및 콜렉터 접촉을 위한 층이 도6에 도시된 바와 같이 증착될 것이다. 본 발명의 방법을 따른 구조의 일 실시예에서, 도4의 n+에미터 기판(1)은 도6에 도시된 부가적인 단계로 진행하기 전 붕소의 주입에 의해 n-의 얇은 층을 얻을 수 있다. 이 실리콘 층 조합은 다음과 같은 것이 선택될수 있다;
* n+(＞1020cm-3)의 에미터(1)의 최상부상에 40-70nm의 n-(＞1018- 1019cm-3) 에미터 층,
* 도핑되지 않은 버퍼층과 더불어, 10-20% 게르마늄(Ge), 붕소(B) 도핑된 밀도 1018-1019cm-3의 30nm의 p+베이스 층(5),
* 300nm의 n-(1016cm-3) 콜렉터 층(6),
* 100nm의 n+(＞1020cm-3) 콜렉터 접촉층(7).
전형적인 n-도펀트는 비소 또는 안티몬(Sb)이지만, 전형적인 p-도펀트는 붕소(B)이다.
에피택셜 실리콘 층은 종래의 방법, 즉 MBE 또는 CVD를 사용하여 블랭킷(모든 웨이퍼) 증착된다. 그리고 나서, LOCOS 필드 산화물의 최상부상의 실리콘은 하나의 마스크 및 건식 에칭을 사용하여 제거된다. 실리콘은 또한 개방 실리콘 에리어상에만 선택적으로 증착될 수 있지만, 이것은 공정 윈도우상에서 보다 요구된다.
다음에, 실리콘의 부분은 베이스 접촉 에리어를 개방시키기 위하여 제거된다. 그리고 나서, 이것은 메사 에칭을 구성한다. 마스크(8)는 단지 포토레지스트로로 이루어질 수 있지만 도7에 도시된 바와 같은 에칭에 따라서 또한 포토레지스트는 산화물, 실리콘 질화물, 티타늄 질화물등의 층(9)의 최상부상에 사용되어 부가적인 층이 또한 실리콘 에칭 및 다음의 스페이서 형성동안 마스크로서 작용하도록한다. 에칭은 습식, 건식 또는 이들의 조합으로 수행될 수 있다. 예를 들어 KOH(수산화 칼륨) 습식 에칭 또는 고정밀 RIE(반응성 이온 에칭)이 허용되는 베이스 층에서 또는 이 근처에서 중단할 수 있는 것이 중요하다. 에칭이 도8(a)에 도시된 바와 같은 베이스층(5)에 도달하지 않는 경우, 붕소 주입은 적절한 베이스 접촉을 얻기 위하여 측벽 스페이서(10)를 형성한 후 도8(b)에 따라서 수행될 수 있다. 도8(a) 및 8(b)에서, 또한 얇은 n_버퍼층이 p+베이스 영역 아래의 에미터 n+영역의 최상부상에서 가시화된다.
한가지 진보된 실시예는 도9에 도시된 바와 같이 보다 양호한 베이스 접촉을 형성하기 위하여 예를 들어 붕소 디플루오르화물(BF2)에 의해 부가적인 붕소 주입을 위한 마스크에 관한 것이다. 매우 높게 도핑된 p+ 접촉 에리어를 노출된 콜렉터 메사 구조(6, 7)에 너무 근접하지 않도록 하기 위하여, 실리콘 이산화물(SiO2) 또는 실리콘 질화물("SiN") 측벽 스페이서(10)가 이 층을 증착함으로써 형성되는데, 이것은 또한 이 구조의 건식 에칭후에 n+층(7)을 보호할 것이다. 그리고 나서, BF2도핑의 주입이 실행된다. 붕소 도펀트는 고온 어닐링 공정을 사용하여 활성화될 필요가 있고 이것은 RTA(고속-열 어닐링)를 사용하여 예를 들어 20초동안 1000℃에서 이 때에 또는 나중에 행해질 수 있다.
붕소의 주입후, 이 마스크(10)는 메사 구조의 측면에서 잔여 스페이서 부분(11)을 제외하고 제거된다. 그리고 나서, 금속화는 도10에 도시된 바와 같이이 구조상에 절연한 저온 산화물 층(12)(예를 들어, TEOS)을 증착시키고 콜렉터 및 베이스 접촉 에리어에 에칭 접촉 홀(13)을 에칭함으로써 시작된다. 실리콘과의 접촉 저항을 낮게 하도록 하기 위하여, 이 구조가 여전히 스페이서(예를 들어, TiSi2SALICIDE(자기-정렬된 규화물)를 포함하는 경우, 자기-정렬된 규화물 층이 접촉 홀 에칭(예를 들어, PtSi)후 또는 산화물 증착전 둘중 하나에서 사용될 수 있다.
이 금속화는 이 구조의 최상부상에 금속층(16, 17)을 형성함으로써 계속된다. 이것은 스퍼터링된 알루미늄일 수 있는데, 이것은 표준 실리콘 IC 공정에 따라서 건식 에칭된다. 이것은 또한 스퍼터링되고 전기 도금되는 TiW/Au일 수 있는데, 이것은 리프트-오프(lift-off) 방법 또는 금속화의 임의의 다른 통상적인 방법을 사용하여 고전압 RF-전력 장치에 적용되며, 이것이 미국 특허 제 5,821,620(또한 이것이 본원에 참조되어 있는 데 문헌 [6]을 참조하라)에 서술되어 있다.
장치 구조는 표면 안정화층을 증착함으로써 완성되는데, 이 층은 기계적인 스크래칭에 대한 보호작용을 하며 또한 습기, 등으로 인한 장시간 동안의 열화를 방지하는 작용을 한다. 이 보호는 통상적으로 산화물 질화물 + 산화물일 수 있다. 이 보호는 마스크 및 표준 건식 에칭 기술을 사용하여 결합 패드 에리어상에서 제거된다. 최종 구조가 도11에 도시되어 있다.
본 발명의 실리콘 전력 장치의 프로세스 흐름도는 또한 도12의 순서도에 도시된 단지 6개의 마스크만을 포함하는 이하의 14개의 제조 단계로 요약될 수 있다.
1. 시작 : 시작 물질 선택.
2. 장치 격리. LOCOS 격리 방식의 경우 : 패드 산화물 성장, 실리콘 질화물 증착, LOCOS 마스크(MASK # 1), LOCOS 질화물 건식 에칭, LOCOS 필드 산화, 질화물 에칭, 패드 산화물 에칭.
3. 에미터/베이스/콜렉터 적층의 에피택셜 증착.(MBE 또는 CVD).
4. 필드-산화물 에리어상에 증착된 실리콘 에칭(MASK #2). (건식 에칭)
5. 베이스-콜렉터 메사 에칭(MASK #3).(건식 또는 습식 에칭)
6. 산화물 또는 질화물 스페이서 및 증착 층 형성.(건식 에칭.)
7. 보다 양호한 베이스 접촉을 위하여 붕소 주입.
8. 활성화(RTA).
9. 금속화를 위한 TEOS 격리 증착.
10. 접촉 에칭(MASK #4).(건식 또는 습식 에칭)
11. 접촉 에리어에서 규화물의 형성.(이용 가능한 여러 방법)
12. 금속화의 형성(MASK #5).(이용 가능한 여러 방법)
13. 최종 표면안정호 층의 증착. SiO2및/또는 SiN.
14. 결합 패드 개구의 에칭(MASK #6).(건식 에칭)
결국, 서술된 이 공정 흐름은 소망의 실리콘 전력 트랜지스터를 제조하기 위하여 단지 6개의 마스크 단계를 필요로 한다.
#1 LOCOS 필드 산화물을 형성하는 마스크
#2 LOCOS 필드 산화물상에 증착된 실리콘의 에칭을 위한 마스크
#3 베이스-콜렉터 메사를 형성하는 마스크
#4 접촉홀을 위한 마스크
#5 금속화를 위한 마스크
#6 결합 패드 개구를 위한 마스크
본 발명의 장점으로서, :
* 결합 와이어를 사용하여 접지에 접속된 에미터와 비교하면, 에미터 임피던스는 실질적으로 감소되고 단지 저항만으로 이루어진다.
*기생 베이스-콜렉터 커패시턴스는 기판으로서의 에미터에서 거의 완전히 제거된다.
* 격리 산화물(GaAs의 경우에 제공되지 않음)은 콜렉터 패드 및 기판간에 뿐만 아니라 베이스 패드 및 기판간에 양호한 격리를 제공한다. 보다 얇은 절연체는 콜렉터 기판에 대한 베이스-에미터 금속화를 격리하는데 필요로될 수 있다. 평면 구조를 사용할 때 작은 치수를 성취하는 것이 보다 간단하게 된다.
* GaAs-트랜지스터 및 그외 다른 실리콘 메사 트랜지스터 타입을 위한 경우에서처럼 단일 메사가 이중 메사를 대신한다.
* 일반적인 제조의 간결성. 보다 적은 공정 단계 및 마스크 단계를 들 수 있다.
그러나, 이 구조의 적용은 SiGe HBT 장치 구조에 제한되는 것이 아니라 임의의 증착된 실리콘-기반으로한 타입의 구조에 대하여 사용될 수 있는데, 다른 층의 베이스 층/베이스 도핑 및 두께는 SiGe 구조와 비교하여 상당한 트랜지스터 파라미터를 얻기 위하여 조정된다.
도 6 내지 10에서 3개의 콜렉터 접촉 및 4개의 베이스 접촉만이 구성되어 있는 것이 도시되어 있지만, 실제로 이 구조는 수백개의 콜렉터 및 베이스 접촉을 포함할 수 있다. 통상적으로, 콜렉터 접촉수와 비교하여 부가적인 베이스 접촉이 존재할 것이다. 예시적인 실시에에서, 콜렉터 메사의 전형적인 폭은 1-2㎛ 정도이고 콜렉터를 형성하는 메사 구조간의 거리는 또한 1-2㎛정도이다. 기판의 상부측에서 콜렉터 금속화 핑거는 하나 또는 여러 개의 공통 콜렉터 결합 패드에 접속되고 베이스 금속화 핑거(fingers)는 콜렉터 결합 패드에 대향하는 장소의 상부측에서 하나 또는 여러 개의 공통 베이스 결합 패드에 접속된다. 기판의 배면은 트랜지스터의 에미터 접촉을 형성한다. 이것은 각각의 에미터 안전 저항기를 배열할 수 없게 한다. 그러나, 에미터 안전 저항기는 일반적인 트랜지스터 특성이기 때문에 이 출원에서 필요치 않다. 도13에 본 방법을 따라서 제조된 실리콘 트랜지스터 칩(20)의 일실시예가 도시되어 있다. 칩의 상부측에 콜렉터 메사 에리어 및 베이스 전극 에리어를 형성하는 활성 에리어(21)가 도시되어 있다. 베이스 전극 에리어는 금속화 핑거(22)를 통해서 베이스 결합 패드(23)에 접속되어 있는 반면에, 콜렉터 메사는 콜렉터 결합 패드(25)에 접속된 금속화 핑거(24)에 접속되어 콜렉터-업 장치를 형성한다. 에미터 에리어는 칩(20)의 배면에 접속된다.
당업자는 본 발명의 각종 수정 및 변경이 첨부된 청구범위에 규정된 바와 같은 본 발명의 영역을 벗어남이 없이 이루어질 수 있다는 것을 이해할 수 있을 것이다.
[참조 문헌]
Claims (11)
- 최소수의 마스크를 사용하여 에피택셜 메사 구조에 적용되는 저전압 고주파수 실리콘 전력 트랜지스터를 제조하는 방법에 있어서,트랜지스터 에미터 영역을 형성하는 매우 높게 도핑된 n+실리콘 기판(1)을 선택하는 단계와,트랜지스터 베이스/콜렉터 영역의 일반적인 상부 구조를 결정하는 장치 격리 방식을 적용하는 단계와,베이스/콜렉터 구조용 층(5, 6, 7)을 증착시키는 단계와,상기 베이스 영역을 형성하는 층(5)에 이르기까지, 적어도 이 층에 근접하게 에칭함으로써 콜렉터 메사를 마스킹(8,9)하고 형성하는 단계와,절연한 저온 산화물 층(12)을 증착하여 접촉홀(13)을 콜렉터 및 베이스 에리어에 생성하는 단계와,상기 베이스 및 콜렉터 에리어 각각을 상호 접속하는 접촉홀에 이르기까지 금속층(16, 17)을 마스킹하고 형성하는 단계 및,각각의 베이스 및 콜렉터 금속층을 위한 결합 패드 및 베이스 및 콜렉터 접촉을 부가적으로 생성하기 위하여 표면안정화층(15) 형성 개구를 증착하는 단계를 포함하는 저전압 고주파수 실리콘 전력 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 베이스/콜렉터 구조용 층(5, 6, 7)을 증착하기 전 장치 격리 방식을 위하여 LOCOS 격리(2)를 이용하는 단계를 더 포함하는 것을 특징으로 하는 저전압 고주파수 실리콘 전력 트랜지스터 제조 방법.
- 제 2 항에 있어서,상기 베이스/콜렉터 영역용 층(5, 6, 7)을 증착하기 전 상기 매우 높게 도핑된 실리콘 n+에미터 기판(1)의 최상부상에 얇은 n_층을 생성하는 단계를 더 포함하는 것을 특징으로 하는 저전압 고주파수 실리콘 전력 트랜지스터 제조 방법.
- 제 1 항에 있어서,절연한 저온 산화물 층(12)을 증착시키고 접촉홀(13)을 상기 콜렉터 및 베이스 에리어에 생성시키기 전, 잔여 산화물 층(9)과 함께 측벽 스페이서(10)를 형성한 후 붕소 도펀트를 노출된 베이스 영역에 주입하는 단계를 더 포함하는 것을 특징으로 하는 저전압 고주파수 실리콘 전력 트랜지스터 제조 방법.
- 제 4 항에 있어서,상기 실리콘 기판(1)의 고온 어닐링에 의해 붕소 도펀트를 활성화시키는 단계를 더 포함하는 것을 특징으로 하는 저전압 고주파수 실리콘 전력 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 절연한 저온 산화물 층(12)의 증착 단계와 관계하여, 접촉홀(13)을 상기 콜렉터 및 베이스 에리어에 생성한 후 자기-정렬된 규화물을 도포하는 단계를 더 포함하는 것을 특징으로 하는 저전압 고주파수 실리콘 전력 트랜지스터 제조 방법.
- 제 4 항에 있어서,절연한 저온 산화물 층(12)의 증착전 자기-정렬된 규화물을 도포하는 단계를 더 포함하며, 상기 구조는 여전히 스페이서(11)를 포함하는 것을 특징으로 하는 저전압 고주파수 실리콘 전력 트랜지스터 제조 방법.
- 제 1 항에 있어서,스퍼터링 및 건식 에칭에 의해 상기 금속층(16, 17)을 도포하는 단계를 더 포함하는 것을 특징으로 하는 저전압 고주파수 실리콘 전력 트랜지스터 제조 방법.
- 제 1 항에 있어서,스퍼터링 및 전기도금 TiW/Au에 의해 상기 금속층(16, 17)을 생성하는 단계를 더 포함하는 것을 특징으로 하는 저전압 고주파수 실리콘 전력 트랜지스터 제조방법.
- 제 1 항에 있어서,금속의 증발 및 리프트-오프를 사용함으로써 상기 금속층(16, 17)을 생성하는 단계를 더 포함하는 것을 특징으로 하는 저전압 고주파수 실리콘 전력 트랜지스터 제조 방법.
- 에피택셜 메사 기술의 실리콘 전력 장치를 제공하는 저전압 고주파수 실리콘 트랜지스터 칩에 있어서,상기 장치는 하향 마주보는 페이싱 에미터로서의 기판 및 마주보는 결합 패드를 갖는 베이스 및 콜렉터 에리어를 갖는 콜렉터 업 메사 구조를 제공하며, 기생 베이스-콜렉터 커패시턴스는 기판으로서의 에미터에서 거의 완전히 제거됨으로써, 상기 장치는 청구범위 제1항 내지 제10에 청구된 바를 따른 단계에 의해 제조되는 것을 특징으로 하는 저전압 고주파수 실리콘 트랜지스터 칩.
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