JP4949650B2

JP4949650B2 - 半導体装置及び半導体装置の製造方法

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Publication number: JP4949650B2
Application number: JP2005203859A
Authority: JP
Inventors: 侯司林
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2005-07-13
Filing date: 2005-07-13
Publication date: 2012-06-13
Anticipated expiration: 2025-07-13
Also published as: US7732896B2; US20070013033A1; JP2007027225A

Description

本発明は、半導体装置及び半導体装置の製造方法に関する。特に、高周波エミッタ接地増幅に使用するシリコンバイポーラ接合トランジスタと高周波ソース接地増幅に使用するシリコン電界効果トランジスタの構造及び、これらのトランジスタの製造方法に関する。

高周波無線通信技術の発達のためには、通信機器に用いる増幅機器技術の発達が不可欠である。要求される高周波無線通信用増幅機器は、より高い周波数領域の通信波をより高出力にする増幅機器である。

従来の高周波無線通信技術に用いられていた増幅機器には、化合物半導体で構成される半導体素子が使用されてきた。しかしながら、化合物半導体を用いて半導体素子を形成する際に、高価な基板材料を用いなければならず、かつ、製造プロセスが複雑であるため、化合物半導体から構成される半導体素子の価格が高価になるというデメリットがある。これらのことから、安価なシリコンから構成される半導体素子を用いた増幅機器が要求されている。

従来の高周波無線通信技術に用いられていた、高利得を図ったＢＪＴ（Bipolar Junction Transistor)として、サブストレートをエミッタと導通させる技術が提案されている（例えば特許文献１）。図２０に、従来技術における高利得を図ったサブエミッタＢＪＴ９０の各電極及び配線の平面レイアウト図、図２１に、図２０におけるＺ−Ｚ'線に沿う、従来技術における高利得を図ったサブエミッタＢＪＴ９０の断面図を示す。

サブエミッタＢＪＴ９０において、低抵抗ｐ^＋型サブストレート９０１上に高抵抗ｐ⁻型エピ９０２が形成され、高抵抗ｐ⁻型エピ９０２中の素子形成領域にはコレクタとなる高濃度・低抵抗のｎ^＋型埋込層９０３が形成されている。高抵抗ｐ⁻型エピ９０２の上には高抵抗ｎ⁻型エピ９０４を有している。

ｐ⁻型エピ９０２の素子形成領域以外の部分には、高濃度・低抵抗のｐ^＋型埋込層９０９を設け、ｐ^＋型埋込層９０９の上部のｎ⁻型エピ９０４に高濃度・低抵抗のｐ^＋型サブエミッタ層９１０を設けている。ｐ^＋型埋込層９０９とｐ^＋型サブエミッタ層９１０は、それぞれ、ｐ⁻型エピ９０２とｎ⁻型エピ９０４を貫通するように作成されている。

さらに、ｎ⁻型エピ９０４のｎ^＋型埋込層９０３の上部においては、ｐ型ベース層９０５が形成され、ｐ型ベース層９０５上には、ｎ^＋型エミッタ層９０７が形成されている。また、ｎ⁻型エピ９０４には、ｎ^＋型埋込層９０３に達する深さのｎ⁺型コレクタ層９０８が形成されている。

ｐ型ベース層９０５、ｎ^＋型エミッタ層９０７、及びｎ^＋型コンタクト層９０８はそれぞれ基板の表面の絶縁膜９１１に設けた開口を通してベース電極Ｂ、エミッタ電極Ｅ、及びコレクタ電極Ｃが形成されている。

エミッタ電極Ｅは、サブエミッタ電極ＳＥと電極配線によって接続され、エミッタ電極Ｅは、サブエミッタ電極ＳＥ、ｐ^＋型埋込層９０９、及びｐ^＋型サブエミッタ層９１０を通して、低抵抗ｐ^＋型サブストレート９０１と導通している。さらに、低抵抗ｐ^＋型サブストレート９０１の裏面には、金属層９２５が蒸着されている。

上記のように形成された従来のサブエミッタＢＪＴ９０のチップは、上述の裏面の金属層９２５を利用して、リードフレームのアイランド上に搭載すると同時に、アイランドとの電気接続を行っている。

また、図１７には示されないが、図１８に示したコレクタボンディングパッドＣＰ及びベースボンディングパッドＢＰは、リードフレームのリードにボンディングワイヤにより電気的に接続される。

上述のように作成されたサブエミッタＢＪＴ９０は、チップ裏面の金属層９２５を用いてエミッタリードフレームと電気的接続するため、エミッタのリードとのボンディングワイヤが不要となる。そのため、ボンディングワイヤに起因するインダクタンスがゼロとなり、エミッタ接地増幅時の高周波電力利得が向上する（０〜８ＧＨｚにおいて２〜４ｄＢの向上）。

さらに、従来技術のサブエミッタＢＪＴ９０において、ｐ⁻型エピ９０２とｎ⁻型エピ９０４に設けた高濃度・低抵抗のｐ^＋型サブエミッタ層９１０がベースボンディングパッド９２４の下に配置されているため、高濃度・低抵抗のｐ^＋型サブエミッタ層９１０はチップ裏面を介して接地される。

そのため、エピ層の抵抗による熱雑音が、ベースボンディングパッドＢＰの下部に位置する絶縁層（＝誘電体）により形成された寄生容量を介して、ベース電極に入力されることを抑止することができる。これらのことから、サブエミッタＢＪＴは低ノイズ化（低ＮＦ化）されたものとなる。
特開２００４−１２８１４２号公報

しかしながら、サブエミッタ構造の高利得特性を利用して高出力化を図る場合、サブエミッタ構造の単位素子を並列配置接続してマルチセル化してエミッタ面積を大きくする。このときに、サブエミッタ領域は、単位素子ごとに分離されていないために、各単位素子が不均一動作した場合、熱暴走を引き起こしてしまう可能性がある。

また、サブエミッタ構造を有するＢＪＴにおいては、エミッタ電流と素子の温度に正の相関があり、温度が上昇するとエミッタ電流が増加し、エミッタ電流が増加するとさらなる温度上昇を招くといった悪循環が生じてしまう。そのため、この熱暴走により素子が破壊されてしまう可能性もあり、サブエミッタ構造の単位素子を並列配置接続してマルチセル化した構造のままでは、安定した高出力動作が不可能であった。

本発明の一つの態様に係る半導体装置は、それぞれが、制御信号が入力される制御端子と前記制御信号に従って電流が流れる第１及び第２端子とを備える、複数のトランジスタ素子と、それぞれが、前記トランジスタ素子が形成された領域と異なる領域に形成され、前記第１端子の基板への導通を与える、複数の基板導通部と、を備え、各異なるトランジスタ素子は、異なる前記基板導通部と接続され、各基板導通部は、他の前記基板導通部から分離された半導体層を備える、ものである。

本発明の他の態様に係る半導体装置の製造方法は、第１の導電型の半導体基板上に、前記第１の導電型の第１の半導体層を積層し、前記第１の半導体層に前記第１の導電型と異なる第２の導電型の埋込層を形成し、前記第１の半導体層の上に、前記第２の導電型の第２の半導体層を積層し、前記第２の半導体層に、制御信号が入力される制御端子と前記制御信号に従って電流が流れる第１及び第２端子とを備えるトランジスタ素子を複数形成し、前記第２の半導体層に、前記第１端子と前記半導体基板とを導通させる基板導通部を、前記トランジスタ素子ごとに形成する、半導体装置の製造方法。

本発明に係る半導体装置によれば、単位素子ごとに第１端子（ＢＪＴであればエミッタ端子、ＦＥＴであればソース端子）の基板への導通を与える、基板導通部を形成することによって、基板導通部が第１端子に流れる電流の上昇に対する負帰還がかかるバラスト抵抗の機能を有し、全セルが均一動作せずに、一部のセルの温度上昇により熱暴走に至る現象を抑制できるため、マルチセル素子の安定動作が可能になる。

実施の形態１．
以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。この実施の形態は、本発明を、シリコンバイポーラ接合トランジスタ(ＢＪＴ：Bipolar Junction Transistor)に適用したものである。

本実施の形態に係るサブエミッタバイポーラ接合トランジスタ（サブエミッタＢＪＴ）においては、ｐ^＋型サブストレートの上部に形成されたｎ⁻エピタキシャル層の一部に形成されるｐ^＋型サブエミッタ領域にアイソレーション構造を設けることによって、ｐ^＋型サブエミッタ領域を単位素子ごとに独立させている。単位素子ごとにｐ^＋型サブエミッタ領域を設けた単位素子をマルチセル化することによって、エミッタ面積の大きいサブエミッタＢＪＴを構成している。ここでいうサブエミッタ領域は、サブエミッタ部に形成された電極（サブエミッタ電極）の直下に位置する半導体層であり、エミッタ電極から基板への基板導通部となっている。

図１に、本実施の形態に係るサブエミッタＢＪＴ１における各電極及び配線の平面レイアウト図、図２に図１におけるＡ−Ａ'線に沿った断面図を示す。

本実施の形態に係るサブエミッタＢＪＴ１においては、チップ上に、ＢＪＴ素子部１０とサブエミッタ部２０とが形成されている。ＢＪＴ素子部１０は、エミッタコンタクト孔１１、ベースコンタクト孔１２、及びコレクタコンタクト孔１３が形成されている。

それぞれの孔の下には、図２に示すエミッタフィンガー電極１１１、ベースフィンガー電極１２１、及びコレクタフィンガー電極１３１が形成されている。さらに、これらの電極１１１、１２１、１３１の下には、ｎ^＋型コレクタ埋込領域１４４が形成されており、ｎ^＋型コレクタ埋込領域１４４が形成されている領域を素子形成領域とする。

さらに、ＢＪＴ素子部１０のエミッタコンタクト孔１１、ベースコンタクト孔１２、及びコレクタコンタクト孔１３の全てを囲むように、ＤＴＩ（:Deep Trench Isolation)１４が形成されている。このＤＴＩ１４は、ＢＪＴ素子部１０とサブエミッタ部２０を分離するためのものである。

サブエミッタ部２０には、サブエミッタコンタクト孔２１が形成されている。サブエミッタコンタクト孔２１の下には図２に示すサブエミッタフィンガー電極２１１が形成されている。さらに、サブエミッタフィンガー電極２１１の下には、図２に示すようにｐ型サブエミッタ領域２３２が形成されている。

さらにまた、本実施の形態に係るサブエミッタＢＪＴ１においては、このｐ型サブエミッタ領域２３２を囲むようにＤＴＩ２２が形成されている。また、図２に示すように、ｐ型サブエミッタ領域２３２の下には、サブエミッタ部２０の全体にわたってｐ^＋型サブエミッタ埋込領域２３１が形成されている。一点鎖線に囲まれた領域が単位素子４０となる。

なお、上述のＤＴＩ１４とＤＴＩ２２は、アイソレーションをするための一つの方法であり、拡散層で形成するガードリング構造など他の構造を用いてもよい。

次に、断面図を示した図２から本実施の形態に係るサブエミッタＢＪＴ１を説明する。本実施の形態に係るサブエミッタＢＪＴ１においては、高濃度低抵抗ｐ^＋型サブストレート１４１上に低濃度高抵抗ｐ⁻型エピ層１４２が形成され、ｐ⁻型エピ層１４２中の素子形成領域には高濃度・低抵抗のｎ^＋型コレクタ埋込領域１４４が形成されている。ｐ⁻型エピ層１４２の上には低濃度・高抵抗ｎ⁻型エピ層１４３を有している。

ｎ⁻型エピ層１４３にはｐ^＋型ベース層１４６が形成され、ｐ^＋型ベース層１４６にはｎ^＋型エミッタ領域１４５が形成されている。さらに、ｎ⁻型エピ層１４３には、ｎ^＋型コレクタ埋込領域１４４に達する深さのｎ^＋型コレクタコンタクト領域１４７が形成されている。

ｐ^＋型ベース層１４６の上にはベースポリシリコン１２２が形成される。ベースポリシリコン１２２はベース用金属プラグ１２３を介して、ベースフィンガー電極１２１に接続されている。同様に、ｎ^＋型エミッタ領域１４５の上には、エミッタポリシリコン１１２が形成される。エミッタポリシリコン１１２はエミッタ用金属プラグ１１３を介して、エミッタフィンガー電極１１１に接続されている。

また、ベースポリシリコン１２２とエミッタポリシリコン１１２は、第２の絶縁膜１５２によって分離されている。さらに、エミッタポリシリコン１１２とエミッタフィンガー電極１１１、及びベースポリシリコン１２２とベースフィンガー電極１２１は、第３の絶縁膜１５３によって分離されている。さらにまた、ベースポリシリコン１２２とｎ⁻型エピ層１４３とは、第１の絶縁膜１５１によって分離されている。

さらに、ｎ^＋型コレクタコンタクト領域１４７は、コレクタ用金属プラグ１３２を介してコレクタフィンガー電極１３１に接続されている。ｎ^＋型コレクタコンタクト領域１４７とコレクタフィンガー電極１３１は、第１の絶縁膜１５１、第２の絶縁膜１５２、第３の絶縁膜１５３によって分離されている。

また、本実施の形態に係るＢＪＴ１においては、ｎ^＋型コレクタ埋込領域１４４が形成される領域である素子形成領域が、ｐ⁻型エピ層１４２とｎ⁻型エピ層１４３内に設けられたＤＴＩ（Deep Trench Isolation）２４によって、独立になっている。以上の部分が、ＢＪＴ素子部１０である。

サブエミッタ部２０において、ｐ⁻型エピ層１４２には、ｐ^＋型サブストレート１４１に達する深さの高濃度・低抵抗のｐ^＋型サブエミッタ埋込領域２３１が設けられている。ｐ^＋型サブエミッタ埋込領域２３１の上部のｎ⁻型エピ層１４３の部分に、ｐ^＋型サブエミッタ埋込領域２３１に達する深さのｐ型サブエミッタ領域２３２が設けられている。

また、ｐ型サブエミッタ領域２３２は、サブエミッタ用金属プラグ２１２を介してサブエミッタフィンガー電極２１１に接続されている。ｐ型サブエミッタ領域２３２とサブエミッタフィンガー電極２１１とは第１の絶縁膜１５１と第３の絶縁膜１５３によって分離されている。

さらに、サブエミッタフィンガー電極２１１とエミッタフィンガー電極１１１とは、エミッタ電極配線３１によって接続されている。このことから、エミッタフィンガー電極１１１は、サブエミッタフィンガー電極２１１、ｐ型サブエミッタ領域２３２、及びｐ^＋型サブエミッタ埋込領域２３１を通して、ｐ^＋型サブストレート１４１と導通している。さらに、ｐ^＋型サブストレート１４１の裏面には、裏面電極１６１が蒸着されている。

さらにまた、本実施の形態に係るＢＪＴ１においては、ｐ型サブエミッタ領域２３２の横にＤＴＩ２２が形成されている。このＤＴＩ２２によって、単位素子ごとにｐ型サブエミッタ領域２３２が分離されている。以上のようにして作成されたＢＪＴの単位素子をマルチセル化したチップの等価回路を図３に示す。

ｐ型サブエミッタ領域２３２を単位素子ごとに分離させることによって、単位素子ごとのｐ型サブエミッタ領域２３２の抵抗を増加させている。このことから、ｐ型サブエミッタ領域２３２が、チップ表面からｐ^＋型サブストレート１４１へのエミッタ導通部として用いられるだけでなく、エミッタバラスト抵抗として用いられることになる。

ｐ型サブエミッタ領域２３２がエミッタバラスト抵抗として用いられると、エミッタ電流が増加した場合に、ベース−エミッタ間電圧が減少するような負帰還をかけることが可能になり、発熱によるエミッタ電流の増加を抑制することができる。

つまり、ｐ型サブエミッタ領域２３２がマルチセル化した素子の中での不均一動作を相殺するように作用するため、マルチセル化した素子内の各単位素子が均一動作をするように制御することができる。このことは、各単位素子のｐ型サブエミッタ領域２３２の抵抗がエミッタバラスト抵抗として作用することによって、マルチセル素子の安定動作を可能にしていることに相当する。

さらに、本実施の形態に係るＢＪＴ１においては、抵抗値の大きなバラスト抵抗が必要な場合には、ｐ型サブエミッタ領域２３２にドープする不純物を高濃度にせず、抵抗を大きくすればよい。このことによって、ｐ型サブエミッタ領域２３２のエミッタバラスト抵抗としての役割を大きくすることができる。

さらにまた、図４に示したように、ｐ型サブエミッタ領域２３２の上にサブエミッタポリシリコン２１３を形成した上にサブエミッタ用金属プラグ２１２を埋設することが望ましい。これは、サブエミッタ用金属プラグ２１２とｐ型サブエミッタ領域２３２の表面とを直接接続させると、良好なオーミック接続がとれない場合があるためである。

これに対しサブエミッタポリシリコン２１３を介して、サブエミッタ用金属プラグ２１２とｐ型サブエミッタ領域２３２の表面とを接続させる場合には、サブエミッタポリシリコン２１３にドープしたｐ型不純物（例えばボロン）が、ｐ型サブエミッタ領域２３２の表面に拡散するため、良好なオーミック接続をとることができる。

ここで、一例を挙げて、単位素子ごとに分離した場合のｐ型サブエミッタ領域２３２の抵抗について説明する。ｐ型サブエミッタ領域２３２による抵抗Ｒ_ＳＥと、ｐ^＋型サブエミッタ埋込領域２３１の抵抗Ｒ_ｂｒｄと、ｐ^＋型サブストレート１４１の抵抗Ｒ_ｓｕｂの計算をする。一例として、ｐ型サブエミッタ領域２３２の深さｔ_１＝１μｍ、抵抗率ρ_１＝０．０６Ωｃｍ（ｐ型不純物の濃度１×１０^１８ｃｍ^−３に相当）、平面形状の寸法をＷ_１＝２μｍ、Ｌ_１＝１２μｍ（図１参照）とする。このときのＲ_ＳＥは以下のようになる。

上述したｐ型サブエミッタ領域２３２の抵抗の場合、単位素子に４ｍＡのエミッタ電流が流れたとして、発熱により１０％エミッタ電流が増加すると、ベース−エミッタ間電圧は、０．４ｍＡ×２５Ω＝１０ｍＶ減少するような負帰還がかかることとなる。

また、ｐ^＋型サブエミッタ埋込領域２３１の抵抗Ｒ_ｂｒｄを計算する。一例として、ｐ^＋型サブエミッタ埋込領域２３１の深さｔ_２＝５μｍ、抵抗率ρ_２＝０．０６Ωｃｍ（ｐ型不純物の濃度１×１０^１８ｃｍ^−３に相当）、平面形状の寸法をＷ_２＝４００μｍ、Ｌ_２＝４０μｍとする。このときのＲ_ｂｒｄは、以下のようになる。

さらに、ｐ^＋型サブストレート１４１の抵抗Ｒ_ｓｕｂを計算する。一例として、ｐ^＋型サブストレート１４１の深さｔ_３＝１５０μｍ、抵抗率ρ_２＝０．０５Ωｃｍとする。サブストレートの抵抗の算出に一般に用いられる近似として、電気的導波路を長方形の底面を有する平行六面体とするモデルを用いる。ｐ^＋型サブエミッタ埋込領域２３１の底部からチップ裏面に向かって平行六面体（広がり角は垂線に対して４５度に仮定）が電気的導通路とすると、Ｒ_ｓｕｂは、以下のようになる。

以上のように、ｐ^＋型サブエミッタ埋込領域２３１の抵抗Ｒ_ｂｒｄとｐ^＋型サブストレート１４１の抵抗Ｒ_ｓｕｂは非常に低抵抗になっているため、バラスト抵抗としての作用は非常に小さくなる。また、Ｒ_ｂｒｄとＲ_ｓｕｂによる利得低下も非常に小さい。このことから、単位素子ごとに分離したｐ型サブエミッタ領域２３２のバラスト抵抗としての役割が大きいことがわかる。

さらに、本実施の形態においては、単位素子をマルチセル化することによって、トランジスタチップを形成している。マルチセル化により単位素子のエミッタ面積を適切な大きさにおさえたまま、大電流を流すことができるエミッタ領域を作成することができる。

これらのことから、本実施の形態に係るＢＪＴのチップにおいては、単位素子ごとにサブエミッタ領域を分離することによって、全セルが均一動作せずに、一部のセルの温度上昇により熱暴走に至る現象を抑制することが可能となり、安定に高出力を出すことのできるＢＪＴチップを作成することが出来る。例えば、遮断周波数ｆ_Ｔが３０ＧＨｚでエミッタサイズ０．３μｍ×２０μｍの単位素子を１２０セルで構成したＢＪＴのチップにおいては、約２Ｗの安定出力を得ることが出来る。

次に、本実施の形態に係るサブエミッタＢＪＴ１の製造方法について説明する。まず、図５に示すように、ｐ^＋型サブストレート１４１上にｐ⁻型エピ層１４２をエピタキシャル成長する。ここで、ｐ^＋型サブストレート１４１は例えば比抵抗ρ＝０．０１〜０．１Ωｃｍのものを用いている。また、ｐ⁻型エピ層１４２はボロンを添加して例えば比抵抗ρ＝５〜３０Ωｃｍで、厚さ２〜１５μｍに形成する。

次いで、図６のように、ｐ⁻型エピ層１４２の表面にフォトレジストを塗布し、サブエミッタ部２０の領域を開口したレジストパターン３０１を形成する。そして、このレジストパターン３０１を用いてｐ⁻型エピ層１４２にボロンをイオン注入し、かつ１１００度以上で熱処理してｐ^＋型サブストレート１４１にまで達する深さのｐ^＋型サブエミッタ埋込領域２３１を作成する。例えば、ボロン濃度は１×１０^１８ｃｍ^−３とする。

次に、レジストパターン３０１を除去し、図７に示すように、新たにｐ⁻型エピ層１４２の表面にフォトレジストを塗布し、素子形成領域を開口したレジストパターン３０２を形成する。そして、このレジストパターン３０２を用いてｐ⁻型エピ層１４２に砒素（Ａｓ）をイオン注入し、例えばシート抵抗ρ_ｓ＝１０〜３０Ω／□のｎ^＋型コレクタ埋め込み層１４４を形成する。

さらに、図８に示すように、ｐ⁻型エピ層１４２の上にｎ⁻型エピ層１４３をエピタキシャル成長する。ここで、ｎ⁻型エピ層１４３はリン（Ｐ）を添加して例えば比抵抗ρ＝０．５〜４Ωｃｍで厚さ０．５〜５μｍに形成する。

次に、図９に示すように、ｎ⁻型エピ層１４３の表面にフォトレジストを塗布し、ｐ^＋型サブエミッタ埋込領域２３１上の領域を開口したレジストパターン３０３を形成する。そして、このレジストパターン３０３を用いてｎ⁻型エピ層１４３にボロンをイオン注入し、かつ９００℃以上で熱処理してｐ^＋型サブエミッタ埋込領域２３１にまで達する深さのｐ型サブエミッタ領域２３２を作成する。例えば、ボロン濃度は１×１０^１８ｃｍ^−３とする。

さらに、前述のレジストパターンを除去し、図１０に示すように、ｎ⁻型エピ層１４３の表面にフォトレジストを塗布し、ｎ^＋型コレクタコンタクト領域１４７上の領域を開口したレジストパターン３０４を形成する。そして、このレジストパターン３０４を用いて、ｎ⁻型エピ層１４３にリンをイオン注入し、かつ熱処理してｎ^＋型コレクタ埋め込み層１４４にまで達するｎ^＋型コレクタコンタクト領域１４７を形成する。このｎ^＋型コレクタコンタクト領域１４７の比抵抗は、ｎ^＋型コレクタ埋め込み層１４４と同程度とする。

さらにまた、図１に示すようなＤＴＩ２２、２４上の部分を開口させたレジストパターンを形成する。このレジストパターンを用いたフォトリソグラフィ技術によって、ｎ⁻型エピ層１４３とｐ⁻型エピ層１４２を選択エッチングすることによって、トレンチ構造を作成する。このトレンチ構造内に酸化シリコンを埋め込むことによって、ＤＴＩ２２、２４を形成する。

次に、図１１に示すように、ｎ⁻型エピ層１４３の表面に例えば熱酸化法やＣＶＤ法により第１の絶縁膜１５１を形成する。そして、第１の絶縁膜１５１の表面に、ベースの形成領域を開口させたレジストパターン３０５を形成する。そして、このレジストパターンを用いたフォトリソグラフィ技術によって、第１の絶縁膜１５１を選択エッチングする。このとき、ｎ⁻型エピ層１４３のベース形成領域の表面を浅くエッチングする。そしてこの開口した領域に熱酸化により薄いシリコン酸化膜３１１を形成する。

次いで、図１２に示すように、第１の絶縁膜１５１及び薄いシリコン酸化膜３１１の上に所要の厚さのボロンを添加したベースポリシリコン１２２を形成し、かつその上に第２の絶縁膜１５２を積層し、その後レジストパターン３０５の開口よりも狭い開口を形成したレジストパターンを用いたフォトリソグラフィ技術によって、第２の絶縁膜１５２及びベースポリシリコン１２２を選択エッチングして開口を作成する。

次に、全面に絶縁膜を成長し、かつこの絶縁膜を異方性エッチングすることで、第２の絶縁膜１５２の開口の内側面にのみ上述の絶縁膜を残して第１の側壁３１２を形成し、ベースポリシリコン１２２の端部を絶縁被覆する。その後、薄いシリコン酸化膜３１１をエッチングし、凹部３１３を形成する。このとき、薄いシリコン酸化膜３１１は、図１２に示すように、ベースポリシリコン１２２の開口された部分よりも幅が広い領域までエッチングされるため、凹部３１３も第１の側壁３１２よりも幅が広い領域に形成される。

その後、図１３のように、形成された凹部３１３の底面に露呈されたｎ⁻型エピ層１４３上にボロンを添加したＳｉＧｅを選択エピタキシャル成長し、ｎ⁻型エピ層１４３と一体化されたｐ^＋型ベース層１４６を形成する。上述した幅が広い領域に広がった凹部３１３の部分にｐ^＋型ベース層１４６が形成されるため、ベースポリシリコン１２２とｐ^＋型ベース層１４６とは接続されることになる。

さらにまた、全面に絶縁膜を成長し、かつこの絶縁膜を異方性エッチングすることで第１の側壁３１２の内側に第２の側壁３１４を形成し、開口を狭める。しかる後、エミッタポリシリコン１１２を形成した後、エミッタポリシリコン１１２に砒素を注入する。これにより注入された砒素はｐ^＋型ベース層１４６に注入され、ｎ^＋型エミッタ層１４５が形成される。

その後、図１４のように、フォトリソグラフィ技術によって、エミッタポリシリコン１１２を選択エッチングし、エミッタポリシリコン１１２が第２の絶縁膜１５２及び第２の側壁３１４の開口を覆う領域に残す。さらに、フォトリソグラフィ技術によって、第２の絶縁膜１５２とベースポリシリコン１２２を選択エッチングする。さらに、その上に全面にＣＶＤ法によりシリコン酸化膜からなる第３の絶縁膜１５３を形成する。

さらに、ｎ^＋型コレクタコンタクト領域１４７、ベースポリシリコン１２２、エミッタポリシリコン１１２、及びｐ型サブエミッタ領域２３２の上の部分を開口したレジストパターンを形成する。このレジストパターンを用いたフォトリソグラフィ技術によって、第２の絶縁膜１５２、第３の絶縁膜１５３を選択エッチングし、開口を形成する。その後、金属を蒸着することによって、エミッタ金属プラグ１１３、ベース金属プラグ１２３、コレクタ金属プラグ１３２、及びサブエミッタ金属プラグ２１２を形成する。

次に、上述のレジストパターンを除去し、さらに、エミッタ金属プラグ１１３、ベース金属プラグ１２３、コレクタ金属プラグ１３２、及びサブエミッタ金属プラグ２１２の上に、コレクタフィンガー電極１３２、ベースフィンガー電極１２３、エミッタフィンガー電極１１３、及びサブエミッタフィンガー電極２１１を作成する。その後、その上に平坦化のための第４の絶縁膜１５４を形成する。

次いで、図１に示したように、第４の絶縁膜１５４にコレクタフィンガー電極１３２、ベースフィンガー電極１２３、エミッタフィンガー電極１１３、及びサブエミッタフィンガー電極２１１を露出する、コレクタコンタクト孔１３、ベースコンタクト孔１２、エミッタコンタクト孔１１、サブエミッタコンタクト孔２１を開口する。さらに、図１に示したように、これら各コンタクト孔同士を以下のような方法で電極配線する。

図１５に、単位素子をマルチセル化して作成したトランジスタチップ５０の構造図の一例を示す。マルチセル化された単位素子のベース電極配線３２とコレクタ電極配線３３とは統合されて、それぞれベースボンディングパッド３４、コレクタボンディングパッド３５ａ、３５ｂに接続されている。なお、図１１においては、２つのコレクタボンディングパッド、１つのベースボンディングパッドを示しているが、各ボンディングパッドは何個あってもよい。

図１６にトランジスタチップ５０をパッケージへ搭載した図を示す。トランジスタチップ５０は、エミッタリードフレーム６１に搭載される。そのとき、トランジスタチップ５０の裏面に配設された裏面電極がエミッタリードフレーム６１と電気的に接続される。このことによって、エミッタ端子６２ａ、６２ｂが作成される。

また、ベースボンディングパッド３４は、ベースボンディングワイヤ６４によってベースリードフレーム６３に接続され、ベース端子６５が作成される。同様に、コレクタボンディングパッド３５ａ、３５ｂは、コレクタボンディングワイヤ６７ａ、６７ｂによってコレクタリードフレーム６６ａ、６６ｂに接続され、コレクタ端子６８ａ、６８ｂが作成される。さらに、全体をモールド樹脂６９で封入して製品となる。

以上のような作成方法では、従来におけるＢＪＴチップのウェハー製造（拡散・電極配線）プロセスと同一のプロセスで製造できるため、従来構造と同じコストで製造することが可能である。

なお、上述の半導体素子においては、能動素子はセルフアライン型のｎｐｎ型ＳｉＧｅ選択エピタキシャルベースヘテロ接合バイポーラトランジスタ（ＨＢＴ：Hetero Bipolar Transistor）としているが、能動素子はとしてこれに限られない。例えば、ブランケット型ＳｉＧｅ全面成長エピタキシャルベースＨＢＴ、セルフアライン型イオン注入ベースＳｉ−ＢＪＴ、及び非セルフアライン型イオン注入ベースＳｉ−ＢＪＴなどがあげられる。

さらに、ｎｐｎ型でなく、ｐｎｐ型でもよい。また、ＢＪＴではなく、ＦＥＴに用いてもよい。この場合、エミッタはソース、ベースはゲート、コレクタはドレインに変換されることになる。

実施の形態２．
実施の形態２に係るサブエミッタＢＪＴ２は、サブエミッタ領域２３２とサブエミッタ電極の間に、サブエミッタポリシリコン２３を用いている。このサブエミッタポリシリコン２３は、水平方向に幅広く形成させることによって、エミッタ電流の流れる距離を長くすることによって抵抗を増加させ、バラスト抵抗としての役割を果たしている。本実施の形態に係るサブエミッタＢＪＴ２の平面図を図１７に、図１７におけるＢ−Ｂ'断面図を図１８に示す。構成要素や動作原理で実施の形態１と同様のものは省略する。

本実施の形態にかかるサブエミッタＢＪＴ２においては、エミッタ電流がサブエミッタポリシリコン２３を水平方向に長さＬ_ｐｏｌｙ流れる構造を有する。そのため、サブエミッタポリシリコン２３が抵抗Ｒ_ｐｏｌｙをもつ。また、サブエミッタＢＪＴ２においては、ｐ型サブエミッタ領域２３２を素子ごとに分離して、バラスト抵抗の役割を果たしている。

上記の単位素子をマルチセル化した素子の等価回路を図１９に示す。Ｒ_{ｐｏｌｙと}Ｒ_ＳＥが、バラスト抵抗の役割を果たすことになり、マルチセル素子における安定動作を可能にしている。

また、このＲ_ｐｏｌｙはサブエミッタポリシリコン２３への不純物（例えばボロン）のドープ量と、サブエミッタポリシリコンの長さＬ_ｐｏｌｙによって決定されるため、バラスト抵抗の大きさを自由に設計することができる。この場合、サブエミッタフィンガー電極２１１と、サブエミッタ領域２３２は水平方向にずれている構造であることが望ましい。これは、サブエミッタフィンガー電極２１１と、サブエミッタ領域２３２が水平方向にずれていることによって、配設されているサブエミッタポリシリコン２３が幅広く設けられることになり、エミッタ電流が流れる距離が長くなるためである。

なお、図２０に示すようにｐ型サブエミッタ領域２３２を素子ごとに分離しなくてもよい。この場合のマルチセル化した素子の等価回路を図２１に示す。この場合は、Ｒ_ｐｏｌｙのみがバラスト抵抗の役割を果たし、マルチセル素子における安定動作を可能としている。

なお、本発明は上述した実施の形態のみに限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能であることは勿論である。

実施の形態１に係るサブエミッタＢＪＴにおける各電極及び配線の平面レイアウト図図１におけるＡ−Ａ'線に沿った断面図実施の形態１に係るサブエミッタＢＪＴの単位素子をマルチセル化したチップの等価回路ｐ型サブエミッタ領域とサブエミッタ用金属プラグの間にサブエミッタポリシリコンを配設したサブエミッタ部実施の形態１に係るサブエミッタＢＪＴの製造方法を工程順に示す断面図のその１実施の形態１に係るサブエミッタＢＪＴの製造方法を工程順に示す断面図のその２実施の形態１に係るサブエミッタＢＪＴの製造方法を工程順に示す断面図のその３実施の形態１に係るサブエミッタＢＪＴの製造方法を工程順に示す断面図のその４実施の形態１に係るサブエミッタＢＪＴの製造方法を工程順に示す断面図のその５実施の形態１に係るサブエミッタＢＪＴの製造方法を工程順に示す断面図のその６実施の形態１に係るサブエミッタＢＪＴの製造方法を工程順に示す断面図のその７実施の形態１に係るサブエミッタＢＪＴの製造方法を工程順に示す断面図のその８実施の形態１に係るサブエミッタＢＪＴの製造方法を工程順に示す断面図のその９実施の形態１に係るサブエミッタＢＪＴの製造方法を工程順に示す断面図のその１０単位素子をマルチセル化して作成したトランジスタチップの構造図の一例トランジスタチップをパッケージへ搭載した図実施の形態２に係るサブエミッタＢＪＴにおける各電極及び配線の平面レイアウト図図１７におけるＢ−Ｂ'線に沿った断面図実施の形態２に係るサブエミッタＢＪＴの単位素子をマルチセル化したチップの等価回路実施の形態２に係るサブエミッタＢＪＴの変形させたときの断面図実施の形態２に係るサブエミッタＢＪＴの変形させたときの単位素子をマルチセル化したチップの等価回路従来のサブエミッタＢＪＴにおける各電極及び配線の平面レイアウト図図２２におけるＺ−Ｚ'線に沿った断面図

符号の説明

１０素子部１１エミッタコンタクト孔１２ベースコンタクト孔
１３コレクタコンタクト孔２０サブエミッタ部２１サブエミッタコンタクト孔
２３サブエミッタポリシリコン
３１エミッタ電極配線３２ベース電極配線３３コレクタ電極配線
３４ベースボンディングパッド３５コレクタボンディングパッド
４０単位素子５０トランジスタチップ
６１エミッタリードフレーム６２エミッタ端子６３ベースリードフレーム
６４ベースボンディングワイヤ６５ベース端子
６６ａ，ｂコレクタリードフレーム６７ａ，ｂコレクタボンディングワイヤ
６８ａ，ｂコレクタ端子６９モールド樹脂
１１１エミッタフィンガー電極１１２エミッタポリシリコン
１１３エミッタ用金属プラグ１２１ベースフィンガー電極
１２２ベースポリシリコン１２３ベース用金属プラグ
１３１コレクタフィンガー電極１３２コレクタ用金属プラグ
１４１ｐ^＋型サブストレート１４２ｐ⁻型エピ層１４３ｎ⁻型エピ層
１４４ｎ^＋型コレクタ埋込領域１４５ｎ^＋型エミッタ領域
１４６ｐ^＋型ベース層１４７ｎ^＋型コレクタコンタクト領域
１５１第１の絶縁膜１５２第２の絶縁膜１５３第３の絶縁膜
１６１裏面電極
２１１サブエミッタフィンガー電極２１２サブエミッタ用金属プラグ
２３１ｐ^＋型サブエミッタ埋込領域２３２ｐ型サブエミッタ領域
３０１〜３０５レジストパターン３１１シリコン酸化膜３１２第１の側壁
３１３凹部３１４第２の側壁
９０１ｐ^＋型サブストレート９０２ｐ⁻型エピ９０３ｎ^＋型埋込層
９０４ｎ⁻型エピ９０５ｐ型ベース層９０７ｎ^＋型エミッタ層
９０８ｎ^＋型コンタクト層９０９ｐ^＋型埋込層９１０ｐ^＋型サブエミッタ層
９１１絶縁膜９１２ベース電極９１３エミッタ電極９１４コンタクト電極
９１５サブエミッタ電極９２４ベースボンディングパッド９２５金属層

Claims

それぞれが、制御信号が入力される制御端子と前記制御信号に従って電流が流れる第１及び第２端子とを備える、複数のトランジスタ素子と、
それぞれが、前記トランジスタ素子が形成された領域と異なる領域に形成され、前記第１端子の基板への導通を与える、複数の基板導通部と、を備え、
各異なるトランジスタ素子は、異なる前記基板導通部と接続され、
各基板導通部は、他の前記基板導通部から分離された半導体層を備え、
前記基板導通部は、それぞれ、前記分離された半導体層よりも抵抗が低い低抵抗層を備え、
前記分離された半導体層は、前記低抵抗層よりも上層である、
半導体装置。
前記低抵抗層は、各基板導通部の間において連続した層である、請求項１に記載の半導体装置。
前記基板導通部は、それぞれ、導電層によって前記第１端子に接続される電極部を備え、
前記分離された半導体層は、前記電極部に接触している請求項１又は２のいずれか一項に記載の半導体装置。
前記電極部は、前記分離された半導体層と接するポリシリコン層を備える、請求項３に記載の半導体装置。
前記電極部内は、前記ポリシリコン層の上に配設された外部電極を有し、
前記外部電極と前記ポリシリコン層と接する部分が、前記ポリシリコン層と前記基板導通部と接する部分と、水平方向にずれている、請求項４に記載の半導体装置。
それぞれが、制御信号が入力される制御端子と前記制御信号に従って電流が流れる第１及び第２端子とを備える、複数のトランジスタ素子と、
前記トランジスタ素子が形成された領域と異なる領域に形成され、前記第１端子の基板への導通を与える基板導通部と、
前記基板導通部に接する複数のポリシリコン層と、
前記ポリシリコン層の上に配設される外部電極と、を備え、
各異なるトランジスタ素子は、異なる前記外部電極と接続され、
前記外部電極と前記ポリシリコン層と接する部分が、前記ポリシリコン層と前記基板導通部と接する部分と、水平方向にずれている、
半導体装置。
前記半導体基板が接地されている、請求項１乃至請求項６のいずれか一項に記載の半導体装置。
請求項１乃至請求項７のいずれか一項に記載の半導体装置の一部である単位素子をマルチセル化した半導体装置。