JP2010251368A - バイポーラトランジスタ及びその製造方法 - Google Patents

バイポーラトランジスタ及びその製造方法 Download PDF

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Abstract

【課題】エミッタ接地直流増幅率のばらつきを低減し、かつ抵抗の増大を防止できる、信頼性に優れるバイポーラトランジスタを得ること。
【解決手段】本発明は、Ｎ−型エピ層３ａやＰ−型シリコン基板１ａを含む半導体基板、Ｎ＋型ポリシリコン層２１ａ、タングステン層２５、シリサイド層２７ａ、シリサイド層３９ａ、ベース電極３６ａ、エミッタ電極３６ｂ及びコレクタ電極３６ｃを少なくとも備える。半導体基板上に形成されたＮ＋型ポリシリコン層２１ａはシリサイド層２７ａに覆われる。シリサイド層２７ａ上の形成されたタングステン層２５はシリサイド層３９ａに覆われる。
【選択図】図１

Description

本発明はバイポーラトランジスタに関する。
非特許文献１によると、非自己整合のホモ接合バイポーラトランジスタにおいて、エミッタポリシリコンの厚さが変化すると、エミッタ接地直流増幅率（以下、ｈＦＥ）が変化することが報告されている。具体的には、エミッタポリシリコンの厚さが薄ければ、ベースからエミッタに流れるホールが、電子と再結合する割合が小さくなるので、ベース電流（以下、Ｉｂ）は大きくなる。一方、コレクタ電流（以下、Ｉｃ）は変化しない。また、ｈＦＥ＝Ｉｃ／Ｉｂであるので、その結果、ｈＦＥは小さくなる。また、エミッタポリシリコンがある程度厚ければ、ベースからエミッタへ流れるホールが、電子と再結合する割合が大きくなるので、Ｉｂはほぼ一定となる。よって、ｈＦＥは一定となる。これにより、ｈＦＥを一定とするために必要な、エミッタポリシリコンの厚さの下限値を決定することができる。
一方、エミッタポリシリコン厚さが厚くなると、高周波特性が悪化する。例えば、代表的な高周波特性として、遮断周波数（以下、ｆＴ）について説明する。ｆＴは非特許文献２によると、以下の式（１）〜（３）で表わされる。

ｆＴ ＝ １／（２πτｅｃ） ・・・ （１）

τｅｃ ＝ τＥ ＋ τＢ ＋ τＣ１ ＋ τＣ２ ・・・ （２）

τＥ ＝ ｒＥ・（ ＣＥ ＋ ＣＣ ＋ ＣＰ） ・・・ （３）
主な記号の説明は次の通りである。τｅｃは遅延時間の合計、τＥはエミッタ接合容量の充電時間、τＢはベースの充電時間、τＣ１はコレクタ空乏層走行時間、τＣ２はコレクタ接合充電時間、ｒＥはエミッタ抵抗、ＣＥはエミッタ・ベースの接合容量、ＣＣはベース・コレクタ接合容量、ＣＰはその他の寄生容量である。
（１）〜（３）式より、エミッタポリシリコンの厚さが厚くなるとｒＥが大きくなり、ｆＴが低下することがわかる。したがって、ｒＥの値と、バイポーラトランジスタの特性規格から、エミッタポリシリコンの厚さ上限値を決定することができる。
次に、バイポーラトランジスタの具体例として、特許文献１及び２に開示されているバイポーラトランジスタについて説明する。まず、特許文献１に開示されているバイポーラトランジスタの構成について説明する。図１２は、特許文献１に開示されているバイポーラトランジスタの断面図である。このバイポーラトランジスタは、ベース部、エミッタ部、コレクタ部からなる。
このバイポーラトランジスタは、図１２に示すように、Ｐ−型シリコン基板１０１上にＮ＋型埋込層１０２が形成されている。その上には、例えば、抵抗率が１〜５Ω・ｃｍ、厚さが０．７〜２．０μｍのＮ−型エピ層１０３と、リセスフィールド酸化シリコン層１０４が形成されている。さらにその上には、層間絶縁膜１１２が形成されている。
ベース部では、Ｎ−型エピ層１０３の一部に、グラフトベース領域１０８と、ベースシリサイド層１１１ａが形成されている。また、層間絶縁膜１１２を貫通してベースシリサイド層１１１ａに接する、ベース電極１１４ａが形成されている。
エミッタ部では、Ｎ−型エピ層１０３の一部に、Ｐ＋ベース領域１０５と、Ｎ＋型エミッタ領域１０９が形成されている。その上には、エミッタ部ポリシリコン層１０６が形成され、その外側には、側壁酸化シリコン層１１０が形成されている。エミッタ部ポリシリコン層１０６の上部には、エミッタシリサイド層１１１ｂが形成されている。また、層間絶縁膜１１２を貫通してエミッタシリサイド層１１１ｂに接する、エミッタ電極１１４ｂが形成されている。
コレクタ部では、Ｎ＋型埋込層１０２上に、コレクタ引出領域１０７とコレクタシリサイド層１１１ｃが形成されている。また、層間絶縁膜１１２を貫通してコレクタシリサイド層１１１ｃに接する、コレクタ電極１１４ｃが形成されている。
次に、このバイポーラトランジスタの製造方法について説明する。図１３Ａ〜Ｃは、このバイポーラトランジスタの製造工程を示す断面図である。まず、図１３Ａに示すように、Ｐ−型シリコン基板１０１上に、Ｎ＋型埋込層１０２を形成する。続いて、その上にＮ−型エピ層１０３を成長する。そして、熱酸化により、リセスフィールド酸化シリコン層１０４を形成する。
次に、図１３Ｂに示すように、リンをイオン注入した後、熱処理を行い、コレクタ引出領域１０７を形成する。続いて、Ｐ＋ベース領域１０５を形成する。
次に、ポリシリコンを１００〜１５０ｎｍ堆積させた後、Ａｓをイオン注入する。その後、レジストをマスクとしてドライエッチングを行い、エミッタ部ポリシリコン層１０６を形成する。
さらに、エミッタ部ポリシリコン層１０６をマスクにして、ＢＦ２をイオン注入する。
続いて、アニール温度１０００〜１１００℃、アニール時間５〜３０秒でアニールを行い、グラフトベース領域１０８を形成するとともに、エミッタ部ポリシリコン層１０６中のＡｓをＰ＋ベース領域１０５中に拡散させて、Ｎ＋型エミッタ領域１０９を形成する。
次に、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、酸化シリコン膜を堆積させる。この酸化シリコン膜をドライエッチングにより整形し、側壁酸化シリコン層１１０を形成する。
次に、スパッタにより、チタン等の高融点金属を堆積し、シンタ温度５００〜７００℃、シンタ時間１０〜３０分程度のシンタを行い、高融点金属をエミッタ部ポリシリコン層１０６、グラフトベース領域１０８及びコレクタ引出領域１０７と反応させて、ベースシリサイド層１１１ａ、エミッタシリサイド層１１１ｂ、コレクタシリサイド層１１１ｃを形成する。未反応の高融点金属はウェットエッチングにより除去する。
この後、図１３Ｃに示すように、第１層のアルミ配線（不図示）下の層間絶縁膜１１２を形成し、表面を平坦化する。その後、ベースコンタクト開口部１１３ａ、エミッタコンタクト開口部１１３ｂ、コレクタコンタクト開口部１１３ｃを形成する。
次に、ベース電極１１４ａ、エミッタ電極１１４ｂ、コレクタ電極１１４ｃを形成して、図１２に示すバイポーラトランジスタが作製される。
続いて、特許文献２に開示されているバイポーラトランジスタの構成について説明する。図１４は、特許文献２に開示されているバイポーラトランジスタの断面図である。図１４に示すように、このバイポーラトランジスタは、Ｐ−型シリコン基板２０１上にＮ＋型埋込層２０２が形成されている。その上には、Ｎ−型エピ層２０３と素子分離酸化膜２０４が形成されている。また、Ｎ−型エピ層２０３の上には、Ｐ＋型ベース領域２０６と真性ベース２０９が形成されている。真性ベース２０９の一部には、Ｎ＋型エミッタ領域２１１が形成されている。
素子分離酸化膜２０４とＰ＋型ベース領域２０６の上には、Ｐ＋型ポリシリコン２０５が形成されている。Ｎ＋型エミッタ領域２１１の上には、Ｎ＋型ポリシリコン層２１２が形成されている。また、ポリシリコン層２１０がＮ＋型ポリシリコン層２１２に接して形成され、さらにその外側には酸化膜２０７が形成されている。酸化膜２０７上の一部には、窒化膜２０８が形成されている。
さらに、窒化膜２０８とＮ＋型ポリシリコン層２１２を覆う、タングステン層２１３が形成されている。また、このバイポーラトランジスタの上面を被覆する酸化膜２１４が形成されている。さらに、酸化膜２１４を貫通して、タングステン層２１３に接する電極２１５が形成されている。
次に、このバイポーラトランジスタの製造方法について説明する。図１５Ａ〜Ｃは、このバイポーラトランジスタの製造工程を示す断面図である。まず、図１５Ａに示すように、Ｐ−型シリコン基板２０１上に、Ｎ＋型埋込層２０２を形成する。その上に、Ｎ−型エピ層２０３を成長する。続いて、素子分離酸化膜２０４を形成する。
次に、Ｐ＋型ポリシリコン２０５を形成する。その後、熱処理を行い、Ｐ＋型ポリシリコン２０５中のＰ型不純物をＮ−型エピ層２０３中に拡散させ、Ｐ＋型ベース領域２０６を形成する。さらに、ＣＶＤ法と異方性ドライエッチングにより、酸化膜２０７、窒化膜２０８を形成するとともに、Ｎ−型エピ層２０３を露出させる。そして、Ｐ型のドーピングガスを含むガス雰囲気中にて処理することにより、Ｎ−型エピ層２０３の露出部分に、真性ベース２０９を形成する。
次に、図１５Ｂに示すように、酸化膜エッチング、ポリシリコン堆積及び異方性ドライエッチングを行い、ポリシリコン層２１０を形成する。続いて、Ｎ型のドーピングガスを含むガス雰囲気中にて処理することにより、真性ベース２０９部分の露出部分に、Ｎ＋型エミッタ領域２１１を形成する。
次に、図１５Ｃに示すように、Ｎ型のドーピングガスを含んだガスを用いて、１００ｎｍ程度の厚さのＮ＋型ポリシリコン層２１２を形成する。続いて、選択成長により、タングステン層２１３を形成する。続いて、タングステン層２１３の上に、酸化膜２１４を形成する。その後、公知の方法により、酸化膜２１４を開口して電極２１５を形成し、図１４に示すバイポーラトランジスタを得ることができる。
特開２００２−４３３２１号公報 特開平６−５３２２９号公報
ＴＡＫ．Ｈ．ＮＩＮＧ、ＲＡＮＤＡＬＬ Ｄ．ＩＳＡＡＣ、「Ｅｆｆｅｃｔ ｏｆ Ｅｍｉｔｔｅｒ Ｃｏｎｔａｃｔ ｏｎ Ｃｕｒｒｅｎｔ Ｇａｉｎ ｏｆ Ｓｉｌｉｃｏｎ Ｂｉｐｏｌａｒ Ｄｅｖｉｃｅｓ」、ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ、１９８０年１１月、ＥＤ−２７、Ｎｏ．１１、ｐ２０５１−２０５５ Ｓ．Ｍ．Ｓｚｅ、「Ｐｈｙｓｉｃｓ ｏｆ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ ２ｎｄ Ｅｄｉｔｉｏｎ」、Ｊｏｈｎ Ｗｉｌｅｙ ＆ Ｓｏｎｓ，Ｉｎｃ．、１９８１年、ｐ１５８
発明者は、エミッタ部ポリシリコン層の厚さの適正範囲を決定するための実験を行った。まず、エミッタ部ポリシリコン層の厚さの下限を知るために、非特許文献１のバイポーラトランジスタにおいて、エミッタ部ポリシリコン層１０６の厚さを変化させて、ベース電流密度を測定した。図１６は、その実験結果を示すグラフであり、横軸はＮ＋型エミッタ領域直上のエミッタ部ポリシリコン層１０６の厚さＹ２、縦軸はベース電流密度である。図１６に示すように、Ｙ２が１００ｎｍ以下になると、ベース電流密度が大きくなる、すなわちＩｂが大きくなるため、ｈＦＥは急激に低下した。したがって、ｈＦＥを一定に保つためには、Ｙ２＞１００ｎｍでなければならない。
次に、エミッタ部ポリシリコン層１０６の厚さＹ２の上限を知るために、ベース形成条件を一定として、Ｙ２を変化させてエミッタ・ベース接合の順方向電圧（以下、ＶＦ）との関係を調べた、図１７は、この実験結果を表すグラフであり、横軸はＹ２、縦軸はエミッタ・ベース接合間を順バイアスにして、２０ｍＡの電流を流した場合のＶＦである。このＶＦと電流の関係から、オームの法則により、エミッタ抵抗とベース抵抗を直列接続した場合の合成抵抗値を推測できる。図１７に示すように、Ｙ２が３２０ｎｍを超えると、ＶＦは増加し始める。ＶＦの増加はすなわち、エミッタ抵抗が高くなることを意味する。このため、式（１）〜（３）より、ｆＴが悪化する。したがって、良好なバイポーラトランジスタ特性を得るには、Ｙ２＜３２０ｎｍとしなければならない。
以上より、エミッタポリシリコンの厚さＹ２の適正範囲を、１００ｎｍ＜Ｙ２＜３２０ｎｍと見積もった。
ところが、特許文献１に開示されたバイポーラトランジスタでは、図１２に示す、エミッタ部ポリシリコン層１０６の厚さＹ２の、実際の値が不明である。特許文献１には、Ｙ２は１００〜１５０ｎｍと記載がある。しかし、エミッタシリサイド層１１１ｂの厚さ、層間絶縁膜１１２の組成及び厚さは不明である。
そこで、特許文献１に開示されたバイポーラトランジスタにおける、エミッタ部ポリシリコン層１０６のオーバーエッチ量を見積もるため、発明者は以下の実験を行った。
まず、上述のトランジスタのデバイスパターンが形成されたウェーハに、ポリシリコンを成長した。このポリシリコンの上に、Ｔｉを３２〜３８ｎｍスパッタした後に、シンタ温度６５０〜７５０℃、シンタ時間２０〜６０秒でシンタを行ったところ、形成されたシリサイド層の厚さは３２〜３８ｎｍであった。
次に、プラズマＴＥＯＳ（ＴｅｔｒａＥｔｈｙｌ ＯｒｔｈｏＳｉｌｉｃａｔｅ）のＢＰＳＧ（Ｂｏｒｏ−Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）層を堆積させた。これをＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法で平坦化して、ＢＰＳＧ層の厚さを測定したところ、その厚さは８２０〜８６０ｎｍであった。
次に、図１３Ｃに示すように、エミッタコンタクト開口部１１３ｂの形成を想定して、ドライエッチングにより、プラズマＴＥＯＳのＢＰＳＧ層（８２０〜８６０ｎｍ）／シリサイド層（３２〜３８ｎｍ）／ポリシリコン層（１００〜１５０ｎｍ）の多層膜をエッチングした。ＢＰＳＧ層及びシリサイド層は除去され、さらに、ポリシリコン層は５〜１０ｎｍエッチングされた。
このエッチングを、特許文献１に開示されたバイポーラトランジスタ構造に適用すると、エミッタ部ポリシリコン層１０６の厚さＹ２は、最小で１００−１０＝９０ｎｍ、最大で１５０−５＝１４５ｎｍであると推測することができる。従って、９０ｎｍ≦Ｙ２≦１４５ｎｍとなるので、図１６を用いて述べた、エミッタポリシリコンの厚さの下限値である１００ｎｍを下回る場合がある。ウェーハ面内及びウェーハ間で、Ｙ２≦１００ｎｍである場合には、ベース電流密度が大きくなる。従って、ｈＦＥは低下し、ウェーハ面内及びウェーハ間のばらつきが大きくなるという問題が生じる。
一方、特許文献２に開示されたバイポーラトランジスタでは、図１４に示す、Ｎ＋型ポリシリコン層２１２の厚さは１００ｎｍ程度のため、ｈＦＥばらつきを低減することができる。また、このバイポーラトランジスタの製造方法では、後工程の処理によりポリシリコンの厚さが変動することもない。
しかし、このバイポーラトランジスタでは、Ｎ＋型ポリシリコン層２１２の上に、タングステン層２１３が形成されている。通常、このタングステン層２１３は、後工程でその表面が露出したまま、何回かの洗浄工程を経る。一般的に用いられる洗浄液は、ＮＨ４ＯＨ及びＨ２Ｏ２を含んでいるので、タングステン層２１３は洗浄液にさらされて腐食する。発明者は、タングステン層を洗浄液に接触させて断面を観察したところ、実際にタングステン層の表面が消失することを確認した。
タングステン層２１３の一部が消失すると、抵抗が増大する。さらに、タングステン層２１３の消失が進行して、Ｎ＋型ポリシリコン層２１２と電極２１５の間にボイドが生じると、その部分が電気的に開放された状態となり、信頼性の観点から問題となる。
本発明の一態様であるバイポーラトランジスタは、エピタキシャル層を含む半導体基板と、前記半導体基板上に形成されたポリシリコン層と、前記ポリシリコン層を覆う導電性の第１の保護層と、前記導電性の第１の保護層上に形成された金属層と、前記金属層を覆う導電性の第２の保護層と、前記導電性の第２の保護層上に形成されたエミッタ電極とを少なくとも備えるものである。
本発明の一態様であるバイポーラトランジスタの製造方法は、ポリシリコン層を、エピタキシャル層を含む半導体基板上に形成する工程と、前記ポリシリコン層を覆う導電性の第１の保護層を形成する工程と、金属層を前記導電性の第１の保護層上に形成する工程と、前記金属層を覆う導電性の第２の保護層を形成する工程と、エミッタ電極を前記導電性の第２の保護層上に形成する工程とを少なくとも備える。
本発明によれば、ポリシリコン層が導電性の第１の保護層に保護されているので、後工程の影響によりポリシリコン層がエッチングされて、その厚さが減少することはない。また、金属層は導電性の第１の保護層及び導電性の第２の保護層によって保護されているので、後工程の影響により金属層が腐食することを防止できる。従って、ｈＦＥのばらつきを低減し、かつ抵抗の増大を防止できる、信頼性に優れるバイポーラトランジスタを得ることができる。
本発明によれば、ｈＦＥのばらつきを低減し、かつ抵抗の増大を防止できる、信頼性に優れるバイポーラトランジスタを得ることができる。
実施の形態１にかかるバイポーラトランジスタの断面図である。 実施の形態１にかかるバイポーラトランジスタの製造工程を示す断面図である。 実施の形態１にかかるバイポーラトランジスタの製造工程を示す断面図である。 実施の形態１にかかるバイポーラトランジスタの製造工程を示す断面図である。 実施の形態１にかかるバイポーラトランジスタの製造工程を示す断面図である。 実施の形態１にかかるバイポーラトランジスタの製造工程を示す断面図である。 実施の形態１にかかるバイポーラトランジスタの製造工程を示す断面図である。 実施の形態１にかかるバイポーラトランジスタの製造工程を示す断面図である。 実施の形態１にかかるバイポーラトランジスタの製造工程を示す断面図である。 実施の形態１にかかるバイポーラトランジスタの製造工程を示す断面図である。 実施の形態１にかかるバイポーラトランジスタの製造工程を示す断面図である。 実施の形態１にかかるバイポーラトランジスタの製造工程を示す断面図である。 実施の形態１にかかるバイポーラトランジスタの製造工程を示す断面図である。 実施の形態１にかかるバイポーラトランジスタの製造工程を示す断面図である。 実施の形態１にかかるバイポーラトランジスタの製造工程を示す断面図である。 実施の形態１にかかるバイポーラトランジスタの製造工程を示す断面図である。 実施の形態１にかかるバイポーラトランジスタの製造工程を示す断面図である。 実施の形態１にかかるバイポーラトランジスタの製造工程を示す断面図である。 実施の形態１にかかるバイポーラトランジスタの製造工程を示す断面図である。 開口部のアスペクト比とポリシリコン層の厚さの関係を示すグラフである。 開口部のアスペクト比とタングステン層のボイド長の関係を示すグラフである。 実施の形態１にかかるバイポーラトランジスタのエミッタ部の拡大断面図である。 比較例1にかかるバイポーラトランジスタの断面図である。 比較例１にかかるバイポーラトランジスタの製造工程を示す断面図である。 比較例１にかかるバイポーラトランジスタの製造工程を示す断面図である。 比較例１にかかるバイポーラトランジスタの製造工程を示す断面図である。 開口部のアスペクト比と絶縁層のボイド長の関係を示すグラフである。 比較例１にかかるバイポーラトランジスタのエミッタ部の拡大断面図である。 実施の形態２にかかるバイポーラトランジスタの断面図である。 実施の形態３にかかるバイポーラトランジスタの断面図である。 特許文献１に開示されたバイポーラトランジスタの断面図である。 特許文献１に開示されたバイポーラトランジスタの製造工程を示す断面図である。 特許文献１に開示されたバイポーラトランジスタの製造工程を示す断面図である。 特許文献１に開示されたバイポーラトランジスタの製造工程を示す断面図である。 特許文献２に開示されたバイポーラトランジスタの断面図である。 特許文献２に開示されたバイポーラトランジスタの製造工程を示す断面図である。 特許文献２に開示されたバイポーラトランジスタの製造工程を示す断面図である。 特許文献２に開示されたバイポーラトランジスタの製造工程を示す断面図である。 エミッタ部ポリシリコン層の厚さとベース電流密度の関係を表すグラフである。 エミッタ部ポリシリコン層の厚さとＶＦの関係を表すグラフである。
以下、図面を参照して本発明の実施の形態について説明する。
実施の形態１
まず、実施の形態１にかかるバイポーラトランジスタの構成について説明する。図１は、実施の形態１にかかるバイポーラトランジスタの断面図である。図１に示すように、このバイポーラトランジスタは、ベース部、エミッタ部、コレクタ部からなる。
このバイポーラトランジスタは、Ｐ−型シリコン基板１ａ上に、Ｎ＋型埋込層２と、例えば、抵抗率が０．２〜０．８Ω・ｃｍ、厚さが１〜２μｍのＮ−型エピ層３ａが形成されている。Ｎ−型エピ層３ａの一部には、Ｎ＋型埋込層２と接するＮ＋型引上げ６が形成されている。
その上には、酸化シリコン層８、Ｐ＋型ポリシリコン層９、窒化シリコン層１０、絶縁層２９が順に形成されている。
ベース部では、絶縁層２９及び窒化シリコン層１０を貫通して、Ｐ＋型ポリシリコン層９に接する、バリアメタル層３３に被覆されたタングステン層３４が形成されている。その上には、バリアメタル層３５とベース電極３６ａが順に形成されている。
エミッタ部では、酸化シリコン層８の一部が除去され、Ｎ−型エピ層３ａと接するＢドープＳｉＧｅ層１７が形成されている。また、ＢドープＳｉＧｅ層１７の一部には、エミッタ拡散層２２が形成されている。ＢドープＳｉＧｅ層１７及びエミッタ拡散層２２上には、側壁酸化シリコン層１８が形成され、さらにその外側には側壁窒化シリコン層１５が、内側には側壁窒化シリコン層１９が形成されている。
また、側壁酸化シリコン層１８を貫通してエミッタ拡散層２２に接し、窒化シリコン層１０の上部に乗り上げている、Ｎ＋型ポリシリコン層２１ａが形成されている。その上には、Ｎ＋型ポリシリコン層２１ａ上を覆うシリサイド層２７ａが形成されている。そして、シリサイド層２７ａ上のくぼみを埋め込むように、タングステン層２５が形成されている。さらに、シリサイド層２７ａとタングステン層２５の上を被覆するように、シリサイド層３９ａが形成されている。
さらに、絶縁層２９を貫通してシリサイド層３９ａに接する、バリアメタル層３３に被覆されたタングステン層３４が形成されている。その上には、バリアメタル層３５とエミッタ電極３６ｂが順に形成されている。
コレクタ部では、絶縁層２９及び酸化シリコン層８を貫通して、Ｎ＋型引上げ６に接する、バリアメタル層３３に被覆されたタングステン層３４が形成されている。その上には、バリアメタル層３５とコレクタ電極３６ｃが順に形成されている。
次に、実施の形態１にかかるバイポーラトランジスタの製造方法について説明する。図２Ａ〜Ｒは、本実施の形態にかかるバイポーラトランジスタの製造工程を示す断面図である。まず、図２Ａに示すように、Ｐ−型シリコン基板１ａ上に、Ｎ＋型埋込層２を形成する。その上に、Ｎ−型エピ層３ａを形成する。続いて、熱酸化により、酸化シリコン層４を形成する。さらに、フォトリソグラフィによりレジスト５を形成する。そして、レジスト５をマスクとしてイオン注入法を行い、Ｎ＋型引上げ６を形成する。イオン注入法は、例えば、リンを６０〜９０ｋｅＶ、１Ｅ１５〜１Ｅ１６ｃｍ−２で注入し、窒素雰囲気中でアニール温度９００〜９５０℃、アニール時間１０〜３０分アニールすることにより行う。
次に、図２Ｂに示すように、レジスト５を除去したのち、フォトリソグラフィによりレジスト７を形成する。レジスト７をマスクにして、酸化シリコン層４を、例えばウェットエッチングで除去する。エッチング液は、例えば、希釈したフッ酸である。
次に、図２Ｃに示すように、酸化シリコン層４及びＮ−型エピ層３ａ上に酸化シリコンを堆積させて、酸化シリコン層８を形成する。続いて、酸化シリコン層８上に、例えば減圧ＣＶＤ法により、ポリシリコンを堆積させ、ホウ素をイオン注入し、Ｐ＋型ポリシリコン層９を形成する。イオン注入は、例えば、１０〜２０ｋｅＶ、１Ｅ１５〜９Ｅ１５ｃｍ−２の条件で行う。さらに、例えば減圧ＣＶＤ法により、Ｐ＋型ポリシリコン層９上に、窒化シリコン層１０を堆積させる。さらにその上に、例えばＣＶＤ法により、酸化シリコン層１１を堆積させる。ここで、酸化シリコン層８の厚みが均一ではないため、中央部には段差部分１２が生じる。なお、酸化シリコン層８が均一でない理由は、このバイポーラトランジスタに最終的に形成される金属配線（図示しない）が有する、Ｐ−型シリコン基板１ａに対する寄生容量を小さくするため、段差部分１２以外の領域の酸化シリコン層８を厚くしなければならないからである。
次に、図２Ｄに示すように、フォトリソグラフィにより、レジスト１３を形成する。このレジスト１３をマスクにして、異方性ドライエッチングにより、開口部１４を形成する。
次に、図２Ｅに示すように、レジスト１３を剥離した後、例えば減圧ＣＶＤ法により、窒化シリコン膜（不図示）を堆積させる。その後、この窒化シリコン膜を異方性ドライエッチングによりエッチバックし、開口部１６に側壁窒化シリコン層１５を形成する。この際、酸化シリコン層１１は除去される。
続いて、開口部１６の底部に露出している酸化シリコン層８を、例えば、フッ酸系の液でエッチングして除去し、Ｎ−型エピ層３ａの表面を露出させる。この際のエッチング時間は、酸化シリコン層８の横方向へもエッチングが進む程度の時間とする。
次に、ＢドープＳｉＧｅ層１７を選択的に堆積させる。ＢドープＳｉＧｅ層１７は、窒化シリコン層１０及び側壁窒化シリコン層１５上には堆積されず、Ｎ−型エピ層３ａが露出した部分のみに堆積される。
次に、図２Ｆに示すように、例えば減圧ＣＶＤ法により、酸化シリコン膜を堆積させる。続いて、この酸化シリコン膜の上に、さらに窒化シリコン膜を堆積させる。この際、ＢドープＳｉＧｅ層１７へ影響を与えないよう、窒化シリコン膜の成膜温度はできるだけ低温が望ましい。また、処理時間もなるべく短時間が望ましい。
その後、異方性ドライエッチングにより、この窒化シリコン膜をエッチバックする。次に、例えば、フッ酸系の液でウェットエッチングを行い、酸化シリコン膜を除去する。これらの工程を経て、開口部２０に、側壁酸化シリコン層１８と、側壁窒化シリコン層１９を形成される。ここで、開口部２０のアスペクト比は、設計上０．９８９である。
次に、開口部２０の底部に露出している側壁酸化シリコン層１８を、例えば、フッ酸系の液を用いたウェットエッチングにより除去し、ＢドープＳｉＧｅ層１７を露出させる。
次に、図２Ｇに示すように、Ａｓをドーピングしながらポリシリコンを堆積させ、Ｎ＋型ポリシリコン層２１ａを形成する。ここで、Ｎ＋型ポリシリコン層２１ａと図２Ｆに示す開口部２０のアスペクト比（開口部の深さ／幅、以下同じ）との関係について説明する。図３は、開口部２０のアスペクト比と、開口部２０の底部におけるＮ＋型ポリシリコン層２１ａの厚さの関係を示すグラフである。開口部２０のアスペクト比は、０．９８９であるので、ポリシリコンを１０８〜１３２ｎｍ成長させると、開口部２０の底部におけるＮ＋型ポリシリコン層２１ａの厚さは、１０５〜１３０ｎｍとなる。
続いて、窒素雰囲気中でアニールを行い、Ｎ＋型ポリシリコン層２１ａ中のＡｓをＢドープＳｉＧｅ層１７へ拡散させて、エミッタ拡散層２２を形成する。ここでは、エミッタ拡散層２２を浅く形成するため、例えばランプアニールを用いる。アニール条件は、例えば、アニール温度８８０〜９８０℃、アニール時間１０〜４０秒である。
次に、図２Ｈに示すように、例えばスパッタにより、バリアメタル層２４を堆積させる。バリアメタル層２４は、例えば、厚さ１００ｎｍ程度のＴｉＮと、厚さ５０ｎｍ程度のＴｉの２層構造とする。
次に、図２Ｉに示すように、シンタを行い、バリアメタル層２４とＮ＋型ポリシリコン層２１ａとを反応させ、シリサイド層２７ａを形成する。シンタ条件は、例えば、シンタ温度６５０〜７５０℃、シンタ時間２０〜６０秒である。ここで、開口部２３のアスペクト比は、約１．８である。
次に、図２Ｊに示すように、タングステン層２５を堆積させる。この際、開口部２３のアスペクト比によっては、開口部２３を埋め込む部分のタングステン層２５に、ボイドが発生することが懸念される。図４は、開口部のアスペクト比とタングステン層中のボイドの発生の関係を示すグラフである。図４に示すように、開口部２３のアスペクト比が少なくとも２．５以下であれば、タングステン層にボイドが発生することはない。本構成にかかるバイポーラトランジスタでは、開口部２３のアスペクト比は１．８であるので、タングステン層２５にボイドは発生しない。
続けて、図２Ｋに示すように、タングステン層２５をエッチバックする。図２Ｇに示すように、段差部分１２はＮ＋型ポリシリコン層２１ａによって埋め込まれ、ほぼ平坦になっているので、開口部２３以外のタングステン層２５は除去され、開口部２３の内部にタングステン層２５が残存する。
次に、図２Ｌに示すように、バリアメタル層３８を形成する。ここで、タングステン層２５の表面は均一でない。よって、バリアメタル層３８が部分的に薄くなったり、堆積されない部分が生じる。例えば、バリアメタル層３８の構成を、ＴｉＮ／Ｔｉ＝１００ｎｍ程度／５０ｎｍ度とする場合には、以降の工程の影響で、タングステン層２５の一部が消失する恐れがある。そこで、例えば、Ｔｉの厚さを１００〜１５０ｎｍとすれば、タングステン層２５の消失を防ぐことができる。
続けて、図２Ｍに示すように、シンタを行い、バリアメタル層３８のうち、シリサイド層２７ａ上の部分にシリサイド層３９ａを形成する。そして、ウェットエッチングにより、窒化シリコン層１０上の、バリアメタル層２４及びバリアメタル層３８を除去する。
次に、図２Ｎに示すように、レジスト２８を形成する。このレジスト２８をマスクとして、窒化シリコン層１０、Ｐ＋型ポリシリコン層９を異方性ドライエッチングで除去する。
次に、図２Ｏに示すように、レジスト２８を除去し、絶縁層２９を堆積させる。絶縁層２９は、例えば、処理温度が低く、堆積速度が早い、プラズマＴＥＯＳのＢＰＳＧを用いるとよい。
次に、図２Ｐに示すように、フォトリソグラフィにより、レジスト３１を形成する。レジスト３１をマスクとして、異方性ドライエッチングを行い、ベースコンタクト開口部３２ａ、エミッタコンタクト開口部３２ｂ、コレクタコンタクト開口部３２ｃを形成する。ここで、エミッタコンタクト開口部３２ｂの底部は、既にシリサイド層２７ａ、シリサイド層３９ａ及びタングステン層２５が形成されているので、その下のＮ＋型ポリシリコン層２１ａはエッチングされない。また、ベースコンタクト開口部３２ａ、エミッタコンタクト開口部３２ｂ及びコレクタコンタクト開口部３２ｃのアスペクト比は各々１．５〜１．８、１．０〜１及び１、２．２〜２．４である。
次に、図２Ｑに示すように、レジスト３１を除去する。続いて、例えばスパッタにより、バリアメタル層３３を堆積させた後、シンタする。ここで、ベースコンタクト開口部３２ａの底部では、バリアメタル層３３とＰ＋型ポリシリコン層９が、コレクタコンタクト開口部３２ｃの底部では、バリアメタル層３３とＮ＋型引上げ６が反応して、シリサイド層（図示せず）が形成される。
次に、タングステン層３４を堆積させる。ここで、ベースコンタクト開口部３２ａ、エミッタコンタクト開口部３２ｂ及びコレクタコンタクト開口部３２ｃのアスペクト比は２．４以下であるので、図４に示すように、タングステン層３４にボイドは発生しない。
続いて、タングステン層３４をエッチバックして、ベースコンタクト開口部３２ａ、エミッタコンタクト開口部３２ｂ、コレクタコンタクト開口部３２ｃの内部に、タングステン層３４を残存させる。なお、エッチバックの代わりにＣＭＰ法を使用してもよい。
次に、図２Ｒに示すように、スパッタにより、バリアメタル層３５を形成し、アロイする。バリアメタル層３５は、タングステン層３４の消失を防止するため、例えば、厚さ１００ｎｍ程度のＴｉＮと、厚さ１００〜１５０ｎｍのＴｉからなる２層構造とする。続いて、スパッタ法やメッキ法により、電極金属４０を形成する。この電極金属４０は、例えば、Ａｌ（ＡｉＣｕ、ＡｉＳｉＣｕ等のＡｌの合金を含む）、Ｃｕ、Ａｕ等である。
次に、フォトリソグラフィにより、レジスト４１を形成する。このレジスト４１をマスクにして、ドライエッチングにより、ベース電極３６ａ、エミッタ電極３６ｂ及びコレクタ電極３６ｃを形成して、図１に示す構造のバイポーラトランジスタを得ることができる。
その後、通常の層間膜、多層電極、パッシベーションを形成し、バイポーラトランジスタの製造工程が完了する。
図５は、図１に示すバイポーラトランジスタのエミッタ部の拡大断面図である。上述の製造方法によれば、Ｎ＋型ポリシリコン層２１ａとシリサイド層２７ａを形成した後に、開口部２３を埋め込むようにタングステン層２５を形成するので、Ｎ＋型ポリシリコン層２１ａは保護される。そのため、以降の工程処理の影響でＮ＋型ポリシリコン層２１ａの厚さが減少することはない。よって、図５に示すＮ＋型ポリシリコン層２１ａの厚みＹ１は減少することなく、１０５〜１３０ｎｍに維持されるので、ベース電流密度及びＶＦはともに一定となる。
また、タングステン層２５の上部は、シリサイド層３９ａに被覆されているので、以降の工程処理の影響でタングステン層２５が腐食することはない。よって、このバイポーラトランジスタでは、タングステン層の腐食による抵抗の増加や信頼性低下を防止することができる。
従って、本発明によれば、ｈＦＥのばらつきを低減し、かつ抵抗の増大を防止できる、信頼性に優れるバイポーラトランジスタを得ることができる。
比較例１
次に、比較例１として、図１におけるシリサイド層２７ａ及びシリサイド層３９ａを設けない場合のバイポーラトランジスタについて説明する。図６は、比較例１に係るバイポーラトランジスタの構成を示す断面図である。図６に示すように、このバイポーラトランジスタは、ベース部、エミッタ部、コレクタ部からなる。なお、以下では、図１と同様の要素については同一の符号を付し、図１と異なる部分について説明する。
このバイポーラトランジスタのベース部では、絶縁層５２及び窒化シリコン層１０を貫通して、Ｐ＋型ポリシリコン層９に接する、バリアメタル層５７に被覆されたタングステン層５８が形成されている。
エミッタ部では、図１に示すようなシリサイド層２７ａ及びシリサイド層３９ａは設けられておらず、バリアメタル層５７が絶縁層５２を貫通して、Ｎ＋型ポリシリコン層２１ａに接するように形成されている。その上には、タングステン層５８が形成されている。
コレクタ部では、絶縁層５２及び酸化シリコン層８を貫通して、Ｎ＋型引上げ６に接する、バリアメタル層５７に被覆されたタングステン層５８が形成されている。
その他の構成については、図１と同様であるので、説明を省略する。
次に、比較例１にかかるバイポーラトランジスタの製造方法について説明する。図７Ａ〜Ｃは、比較例１にかかるバイポーラトランジスタの製造工程を示す断面図である。なお、比較例１の製造方法は、図２Ａから図２Ｇまでについては実施の形態１と同様であるので、説明を省略する。
図２Ｇに示すＮ＋型ポリシリコン層２１ａを形成した後、フォトリソグラフィにより、図７Ａに示すように、レジスト５１を形成する。その後、レジスト５１をマスクにして、窒化シリコン層１０と、Ｐ＋型ポリシリコン層９を、異方性ドライエッチングにより除去する。
次に、図７Ｂに示すように、レジスト５１を除去した後に、例えば常圧ＣＶＤ法により、厚さ約１．５μｍの絶縁層５２を堆積させる。この際、ＢドープＳｉＧｅ層１７へ影響を与えないように、例えば絶縁層５２には、処理温度が低く、堆積速度が速い、プラズマＴＥＯＳのＢＰＳＧを用いる。このとき、開口部５３は、アスペクト比が約１．８となり、後述する理由により、ボイド５４が発生する。前記ボイドの長さＸは、約０．３４μｍである。
次に、例えば、エッチバック法やＣＭＰ法により、絶縁層５２を平坦化する。続いて、図７Ｃに示すように、フォトリソグラフィにより、レジスト５５を形成する。レジスト５５をマスクとして、異方性ドライエッチを行い、ベースコンタクト開口部５６ａ、エミッタコンタクト開口部５６ｂ、コレクタコンタクト開口部５６ｃを一括形成する。異方性ドライエッチング時間は、一番深いコレクタコンタクト開口部５６ｃ底部の酸化シリコン層８を確実に除去できるように設定する。この異方性ドライエッチにより、エミッタコンタクト開口部５６ｂの底部では、Ｎ＋型ポリシリコン層２１ａが露出する。従って、Ｎ＋型ポリシリコン層２１ａは、オーバーエッチングされて厚みが減少する。
次に、レジスト５５を除去する。続いて、例えばスパッタにより、バリアメタル層５７を形成した後にシンタする。すると、ベースコンタクト開口部５６ａ、エミッタコンタクト開口部５６ｂ及びコレクタコンタクト開口部５６ｃの底部には、バリアメタル層５７とＰ＋型ポリシリコン層９、Ｎ＋型ポリシリコン層２１ａ及びＮ＋型引上げ６とが反応して、シリサイド層（図示しない）が形成される。
次に、タングステン層５８を堆積させた後にエッチバックを行い、ベースコンタクト開口部５６ａ、エミッタコンタクト開口部５６ｂ、コレクタコンタクト開口部５６ｃの内壁に、タングステン層５８を残存させる。
次に、例えばスパッタにより、バリアメタル層３５を形成したのちアロイする。続いて、例えばスパッタ法やメッキ法により、電極金属（不図示）を堆積させる。この電極金属は、例えば、Ａｌ（ＡｉＣｕ、ＡｉＳｉＣｕ等のＡｌ合金を含む）、Ｃｕ、Ａｕ等である。
次に、フォトリソグラフィにより、レジストマスク（不図示）を形成する。続いて、このレジストマスクを利用してドライエッチングを行い、バリアメタル層３５と電極金属をエッチングにより整形して、ベース電極３６ａ、エミッタ電極３６ｂ、コレクタ電極３６ｃを形成して、図６に示す構造のバイポーラトランジスタを得ることができる。
その後、通常の層間膜、多層電極、パッシベーション膜等を形成して、バイポーラトランジスタの製造工程が完了する。
比較例１に係るバイポーラトランジスタとその製造方法によれば、異方性ドライエッチにより、コレクタコンタクト開口部５６ｃ底部のＮ＋型引上げ６が露出するまで、絶縁層５２を除去する。従って、エミッタコンタクト開口部５６ｂの底部において、オーバーエッチングが進行し、Ｎ＋型ポリシリコン層２１ａの厚さが減少することは避けられない。
また、開口部５３を埋め込んでいる絶縁層５２には、ボイド５４が存在する。図８は、開口部のアスペクト比と、絶縁層中のボイドの長さとの関係を示すグラフである。絶縁層５２に用いているプラズマＴＥＯＳのＢＰＳＧはステップカバレッジが悪く、開口部５３のアスペクト比が１．８である比較例１においては、絶縁層５２を堆積させる際に、開口部５３の上部に絶縁層５２が堆積されて塞がり、原料ガスの流れが遮断される。このため、局所的に絶縁層が堆積されずに、ボイド５４が発生する。
このボイド５４が存在する部分は、絶縁層５２の実質的な厚みが減少することとなる。よって、絶縁層５２を除去する際に、ボイド５４直下のＮ＋型ポリシリコン層２１ａが最も早く露出する。そのため、この露出した部分のＮ＋型ポリシリコン層２１ａは、オーバーエッチングが早期に始まり、その厚さがさらに減少することとなる。
図９は、図６に示すバイポーラトランジスタのエミッタ部の拡大図である。エミッタ拡散層２２直上のＮ＋型ポリシリコン層２１ａは、絶縁層５２をドライエッチする際にオーバーエッチングされて厚さが減少する。図９に示す、Ｎ＋型ポリシリコン層２１ａ膜の厚さＹ３は、８９．８ｎｍ≦Ｙ３≦１３１ｎｍとなる。このため、ウェーハ面内で、Ｙ３＜１００ｎｍとなる部分では、図１６に示すように、ベース電流密度が大きくなり、ｈＦＥや他の特性がばらつく。
従って、比較例１に係るバイポーラトランジスタとその製造方法では、実施の形態１と異なり、Ｎ＋型ポリシリコンの厚さ減少によるｈＦＥの低下は避けられない。
実施の形態２
実施の形態２にかかるバイポーラトランジスタの構成について説明する。図１０は、実施の形態２にかかるバイポーラトランジスタの断面図である。図１０に示すように、このバイポーラトランジスタは実施の形態１と同様に、ベース部、エミッタ部、コレクタ部からなる。
このバイポーラトランジスタでは、酸化シリコン層８を均一な厚さで形成するので、図１に示す段差部分１２が生じない。よって、Ｎ＋型ポリシリコン層２１ｂにより段差部分を埋める必要がないので、Ｎ＋型ポリシリコン層２１ｂ、シリサイド層２７ｂ及びシリサイド層３９ｂの寸法を小さくできる。
また、Ｐ−型シリコン基板１ａには、素子分離帯３７が形成されている。その他の構成は図１と同様であるので、説明を省略する。
よって、本構成によれば、図１に示すバイポーラトランジスタと同様に、ｈＦＥのばらつきを低減し、かつ抵抗の増大を防止できる、信頼性に優れるバイポーラトランジスタを得ることができる。
また、本構成によれば、Ｎ＋型ポリシリコン層２１ｂ、シリサイド層２７ｂ及びシリサイド層３９ｂの寸法を小さくできるので、図１に示す電極間隔Ｚ１１及びＺ１２に対し、図１０に示す電極間隔Ｚ２１及びＺ２２を、Ｚ１１＞Ｚ２１かつＺ１２＞Ｚ２２とすることができる。よって、バイポーラトランジスタの素子面積を低減することができる。
従って、本構成によれば、さらにバイポーラトランジスタの集積度を向上させることができる。
さらに、素子分離帯３７を有することにより、このバイポーラトランジスタを、バイポーラＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）や、ＢｉＣＭＯＳ（Ｂｉｐｏｌａｒ Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）に適用することができ、バイポーラＩＣやＢｉＣＭＯＳの良品歩留まりを向上させることができる。なお、例えば、アナログ回路で使用する差動増幅器やカレントミラー等の、均一なトランジスタ特性が必要な回路では、本構成にかかるバイポーラトランジスタを適用することによる効果が大きい。
実施の形態３
実施の形態３にかかるバイポーラトランジスタの構成について説明する。図１１は、実施の形態３にかかるバイポーラトランジスタの断面図である。このバイポーラトランジスタは、図１１に示すように、Ｎ＋型シリコン基板１ｂ上に形成される。Ｎ＋型シリコン基板１ｂの上には、Ｎ−型エピ層３ｂが形成されている。また、このバイポーラトランジスタではコレクタ部が形成されておらず、従ってコレクタ電極３６ｃを有さない。
このバイポーラトランジスタでは、コレクタ電極３６ｃに代えて、下面側のＮ＋型シリコン基板１ｂをコレクタ電極として用いる。なお、図示しないが、Ｎ＋型シリコン基板１ｂは、薄層化により厚みを薄くした後、金属を蒸着する。例えば、蒸着する金属は、Ａｕ、Ｔｉ、Ｎｉ、Ａｇ等の単独の層、あるいはこれらの組み合わせによる多層構造を用いることができる。その他の構成は図１と同様であるので、説明を省略する。
よって、本構成によれば、図１に示すバイポーラトランジスタと同様に、ｈＦＥのばらつきを低減し、かつ抵抗の増大を防止できる、信頼性に優れるバイポーラトランジスタを得ることができる。
さらに、本構成によれば、コレクタ部を形成しないので、バイポーラトランジスタのチップ面積を小さくできる。よって、１ウェーハあたりのチップ収量を増加させることができる。また、このバイポーラトランジスタは、超小型パッケージに組み込むことができ、電気製品の小型化を実現できる。
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、Ｐ型とＮ型の導電型を入れ換えてもよい。
半導体基板はシリコンに限らず、例えば、Ｇｅ、ＳｉＧｅ、ＧａＮ、ＧａＡｓ、ＳｉＣ、ＩｎＰなどの他の半導体材料を用いてもよい。
絶縁材料は酸化シリコン及び窒化シリコンに限らず、例えば、酸窒化シリコンなどの他の絶縁材料を用いてもよい。
ＢドープＳｉＧｅ層１７は、例えばＣドープしたＳｉＧｅ：Ｃ層を用いてもよい。この場合には、高周波特性を向上できる。
また、ＢドープＳｉＧｅ層１７は、例えばＢドープした、ＢドープＳｉ層を用いてもよい。この場合には、通常のイオン注入法によりＢを注入する場合に比べ、ｈＦＥばらつきを低減できる。
さらに、本発明は、図１に示すような自己整合型のバイポーラトランジスタに限らず、非自己整合型のバイポーラトランジスタに適用できる。非自己整合型バイポーラトランジスタに適用することで、構造を簡単にすることができ、製造工程の短縮や製造コストの低減を実現できる。
図２Ｇに示すＮ＋型ポリシリコン層２１ａは、Ａｓの代わりにＰをドーピングしながらポリシリコンを堆積させて形成してもよい。また、不純物を含まないポリシリコンを堆積させた後に、イオン注入法によりＡｓやＰ等のＮ型不純物を導入して、Ｎ＋型ポリシリコン層２１ａを形成してもよい。
１ａ Ｐ−型シリコン基板 １ｂ Ｎ＋型シリコン基板
２ Ｎ＋型埋込層
３ａ Ｎ−型エピ層 ３ｂ Ｎ−型エピ層
４ 酸化シリコン層
５ レジスト
６ Ｎ＋型引上げ
７ レジスト
８ 酸化シリコン層
９ Ｐ＋型ポリシリコン層
１０ 窒化シリコン層
１１ 酸化シリコン層
１２ 段差部分
１３ レジスト
１４ 開口部
１５ 側壁窒化シリコン層
１６ 開口部
１７ ＢドープＳｉＧｅ層
１８ 側壁酸化シリコン層 １９ 側壁窒化シリコン層
２０ 開口部
２１ａ Ｎ＋型ポリシリコン層 ２１ｂ Ｎ＋型ポリシリコン層
２２ エミッタ拡散層
２３ 開口部
２４ バリアメタル層
２５ タングステン層
２７ａ シリサイド層 ２７ｂ シリサイド層
２８ レジスト
２９ 絶縁層
３１ レジスト
３２ａ ベースコンタクト開口部 ３２ｂ エミッタコンタクト開口部
３２ｃ コレクタコンタクト開口部
３３ バリアメタル層
３４ タングステン層
３５ バリアメタル層
３６ａ ベース電極 ３６ｂ エミッタ電極 ３６ｃ コレクタ電極
３７ 素子分離帯
３８ バリアメタル層
３９ａ シリサイド層 ３９ｂ シリサイド層
４０ 電極金属
４１ レジスト
５１ レジスト
５２ 絶縁層
５３ 開口部
５４ ボイド
５５ レジスト
５６ａ ベースコンタクト開口部 ５６ｂ エミッタコンタクト開口部
５６ｃ コレクタコンタクト開口部
５７ バリアメタル層
５８ タングステン層
１０１ Ｐ−型シリコン基板
１０２ Ｎ＋型埋込層
１０３ Ｎ−型エピ層
１０４ リセスフィールド酸化シリコン層
１０５ Ｐ＋ベース領域
１０６ エミッタ部ポリシリコン層
１０７ コレクタ引出領域
１０８ グラフトベース領域
１０９ Ｎ＋型エミッタ領域
１１０ 側壁酸化シリコン層
１１１ａ ベースシリサイド層 １１１ｂ エミッタシリサイド層
１１１ｃ コレクタシリサイド層
１１２ 層間絶縁膜
１１３ａ ベースコンタクト開口部 １１３ｂ エミッタコンタクト開口部
１１３ｃ コレクタコンタクト開口部
１１４ａ ベース電極 １１４ｂ エミッタ電極 １１４ｃ コレクタ電極
２０１ Ｐ−型シリコン基板
２０２ Ｎ＋型埋込層
２０３ Ｎ−型エピ層
２０４ 素子分離酸化膜
２０５ Ｐ＋型ポリシリコン
２０６ Ｐ＋型ベース領域
２０７ 酸化膜
２０８ 窒化膜
２０９ 真性ベース
２１０ ポリシリコン層
２１１ Ｎ＋型エミッタ領域
２１２ Ｎ＋型ポリシリコン層
２１３ タングステン層
２１４ 酸化膜
２１５ 電極

Claims (12)

  1. エピタキシャル層を含む半導体基板と、
    前記半導体基板上に形成されたポリシリコン層と、
    前記ポリシリコン層を覆う導電性の第１の保護層と、
    前記導電性の第１の保護層上に形成された金属層と、
    前記金属層を覆う導電性の第２の保護層と、
    前記導電性の第２の保護層上に形成されたエミッタ電極とを少なくとも備えるバイポーラトランジスタ。
  2. 前記半導体基板と接する絶縁層と、
    前記絶縁層上に形成されたベース電極とをさらに備えることを特徴とする請求項１に記載のバイポーラトランジスタ。
  3. 前記絶縁層の厚さにより寄生容量が決定されることを特徴とする請求項２に記載のバイポーラトランジスタ。
  4. 前記絶縁層はＢＰＳＧからなることを特徴とする請求項２または３に記載のバイポーラトランジスタ。
  5. 前記半導体基板に形成された素子分離帯をさらに備えることを特徴とする請求項１乃至４のいずれか一項に記載のバイポーラトランジスタ。
  6. 前記半導体基板をコレクタ電極とすることを特徴とする請求項１乃至５のいずれか一項に記載のバイポーラトランジスタ。
  7. 前記導電性の第１の保護層及び前記導電性の第２の保護層はシリサイドからなることを特徴とする請求項１乃至６のいずれか一項に記載のバイポーラトランジスタ。
  8. 前記金属層はタングステンからなることを特徴とする請求項１乃至７のいずれか一項に記載のバイポーラトランジスタ。
  9. 前記ポリシリコン層の厚さをＹ１として、１００ｎｍ＜Ｙ１＜３２０ｎｍであることを特徴とする請求項１乃至８のいずれか一項に記載のバイポーラトランジスタ。
  10. 前記ポリシリコン層にＮ型不純物が導入されていることを特徴とする請求項１乃至９のいずれか一項に記載のバイポーラトランジスタ。
  11. 前記半導体基板はシリコンからなることを特徴とする請求項１乃至１０のいずれか一項に記載のバイポーラトランジスタ。
  12. ポリシリコン層を、エピタキシャル層を含む半導体基板上に形成する工程と、
    前記ポリシリコン層を覆う導電性の第１の保護層を形成する工程と、
    金属層を前記導電性の第１の保護層上に形成する工程と、
    前記金属層を覆う導電性の第２の保護層を形成する工程と、
    エミッタ電極を前記導電性の第２の保護層上に形成する工程とを少なくとも備えるバイポーラトランジスタの製造方法。
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