JP3186676B2

JP3186676B2 - 半導体装置の構造と製法

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Publication number: JP3186676B2
Application number: JP31609097A
Authority: JP
Inventors: 博加藤
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1997-10-31
Filing date: 1997-10-31
Publication date: 2001-07-11
Anticipated expiration: 2017-10-31
Also published as: JPH11135515A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置及びその
製造方法に関し、特にバイポーラトランジスタに関す
る。

【０００２】

【従来の技術】携帯電話等の移動体通信用端末中のロー
ノイズアンプやプリドライバアンプに用いられるデバイ
スは、高利得、低雑音化と共に、低価格化が求められて
おり、これを満足するデバイスとして、シリコン・バイ
ポーラトランジスタ、特に、高利得、低雑音用のデバイ
スとして、セルフアライン型のシリコン・バイポーラト
ランジスタが多く用いられている。以下に、従来のセル
フアライン型のバイポーラトランジスタの構造について
説明する。

【０００３】図６は、特開平８−８３５１号公報の記載
される半導体装置の構成を示す縦断面図である。図５を
参照すると、この従来の半導体装置は、Ｐ−型シリコン
基板１上に、Ｎ＋埋め込み層２、Ｎ−エピタキシャル層
３を有し、Ｎ−エピタキシャル層３はフィールド絶縁膜
３２により素子分離され、Ｎ−エピタキシャル層３中の
能動領域となる部分に、Ｐ型真性ベース６、及び、第１
のポリシリコン膜１０とＰ型真性ベース６とを接続する
ためのＰ＋外部ベース５、及び、第２のポリシリコン膜
９を有し、また第１のポリシリコン膜１０及び第１シリ
コン窒化膜１１にはＮ＋エミッタ７、Ｐ真性ベース６と
接続するためのコンタクト孔があり、Ｐ真性ベース領域
６中にコンタクト孔側壁にある第１のサイドウォール２
３を分離膜としてＮ＋エミッタ７を有し、コンタクト孔
上及び第１シリコン窒化膜１１上にＮ＋型エミッタ電極
１５を有する構造となっている。

【０００４】図６に示した構成の従来のセルフアライン
型トランジスタの高周波特性をさらに向上させるには、
エミッタコンタクト寸法を微細化し、容量を下げ、ベー
ス抵抗を下げる必要がある。しかし、この場合、コンタ
クト孔上のＮ＋型エミッタ電極３３のカバレッジが悪く
なり、段差部分のＮ＋型エミッタ電極３３を流れる電流
密度が高くなり、エレクトロマイグレーションにより、
デバイス寿命が短くなるという問題点があった。

【０００５】この問題点を解決するために、例えば特開
平５−１７５２０６号公報には、エミッタ電極窓の平坦
性を良くし、エミッタ電極配線膜のステップカバレッジ
を向上させることを目的として、図７に縦断面図として
示すようなエミッタ自己整合型バイポーラトランジスタ
が提案されている。

【０００６】図６を参照すると、このバイポーラトラン
ジスタは、図５に示したトランジスタと同様に、セルフ
アライン型のトランジスタであるが、第２のポリシリコ
ン膜２８がコンタクト孔中に埋め込まれており、第３の
ポリシリコン膜２９上にエミッタ電極配線３０を有して
いる。このため、コンタクト孔上は平坦化されており、
第１の従来技術にみられるような、トランジスタの寿命
を短くする電流密度の増加は起こらない。

【０００７】

【発明が解決しようとする課題】ところで、上記特開平
８−８３５１号公報には、メタライズ工程が明記されて
いないが、本来ならば、図６に示した工程の後に、メタ
ライゼーション工程において、各トランジスタや受動素
子間を接続するために、シリコン酸化膜等の絶縁膜を形
成し、第１ポリシリコン１０とＮ＋エミッタ電極３３上
に接続孔を形成する、ことが行われるはずである。

【０００８】この際、図６を参照して説明した従来の半
導体装置においては、コンタクト孔の段差の影響によ
り、Ｎ＋エミッタ電極３３上のシリコン酸化膜が、第１
ポリシリコン１０上よりコンタクト孔の段差分厚くな
る。このため、同時に接続孔をドライエッチにより形成
した場合には、第１ポリシリコン１０がオーバーエッチ
されてしまい、第１ポリシリコン１０の接続孔部分のポ
リシリコンがなくなり、Ｐ真性ベース６に電流が供給さ
れず、トランジスタが動作しなくなるという問題点点を
有している。

【０００９】また、第１ポリシリコン１０の接続孔部分
のポリシリコンがなくならないように、シリコン酸化膜
をエッチングした場合、Ｎ＋型エミッタ電極３３上にシ
リコン酸化膜が残り、エミッタ・ベース間の抵抗が大き
く、高周波特性を劣化させることになる、という問題点
を有している。

【００１０】これに対し、上記特開平５−１７５２０６
号公報に提案される半導体装置においては、コンタクト
孔部は平坦化されているため、図６に示した従来の半導
体装置で見られた問題点は生じない。しかしながら、図
７を参照すると、Ｐ真性ベース領域６中に、直接Ｎ＋不
純物をイオン注入法で導入し、第２のポリシリコン膜２
８をノンドープで形成しているため、第２のポリシリコ
ン膜２８はきわめて高抵抗であり、エミッタ抵抗が高く
なり、高周波特性を劣化させる、という問題点を有して
いる。

【００１１】したがって、本発明は、上記問題点を解消
すべくなされたものであって、その目的は、エミッタ・
ベース間の抵抗が大きくならず、良好な高周波特性を有
する半導体装置及び製造方法を提供することにある。ま
た本発明は、エミッタ抵抗を小として高周波特性を向上
する半導体装置を提供することもその目的の一つであ
る。さらに、本発明の他の目的は、電極の微細加工に好
適な半導体装置を提供することにある。

【００１２】

【課題を解決するための手段】前記目的を達成するため
に、本発明は、第１導電型の半導体基板上に、第２導電
型のコレクタ引き出しとなる領域と、第２導電型のコレ
クタ引き出しとなる領域の上に、第２導電型でコレクタ
領域とコレクタ領域上に第１導電型の不純物が導入され
たベース引き出しポリシリコンと、第１の導電型の不純
物が導入されたベース引き出しポリシリコン上にシリコ
ン窒化膜を有し、第１導電型の不純物が導入されたベー
ス引き出しポリシリコンとシリコン窒化膜に形成された
コンタクト孔と、コンタクト孔の下に形成された第１導
電型のベース領域と、コンタクト孔側壁に酸化膜と窒化
膜からなるサイドウォールと、ベース領域内にサイドウ
ォールを隔て第２導電型のエミッタ領域、エミッタ領域
上に、エミッタポリシリコンを有するセルフアライン型
のバイポーラトランジスタにおいて、コンタクト孔部分
のベース引き出しポリシリコンの厚さがコンタクト孔部
分以外のベース引き出しポリシリコンの厚さよりも薄い
構成とされている。すなわち、前記コンタクト孔部分の
前記ベース引き出しポリシリコンの厚さは、前記コンタ
クト孔部分以外のベース引き出しポリシリコンの厚さよ
りも薄く段差を構成しており、前記コンタクト孔の前記
ベース引き出しポリシリコンの厚さの薄い部分の側壁部
に、酸化膜と窒化膜からなる第１のサイドウォールを備
え、前記第１のサイドウォールの高さは、前記ベース引
き出しポリシリコンの厚さの薄い部分と等しく、前記コ
ンタクト孔部の前記ベース引き出しポリシリコンの厚さ
の薄い部分と厚さの厚い部分との段差部に設けられてい
る前記シリコン窒化膜の側壁に、酸化膜と窒化膜からな
る第２のサイドウォールを備えている。

【００１３】

【発明の実施の形態】本発明の実施の形態について説明
する。本発明の半導体装置は、その好ましい実施の形態
において、図１を参照すると、Ｐ−シリコン基板（１）
上にＮ＋埋め込み層（２）を有し、Ｎ＋埋め込み層
（２）上にＮ−コレクタ層（３）を有し、Ｎ−コレクタ
層（３）中にカーク効果を低減するためのリンを含んだ
高濃度コレクタ層（４）を有し、Ｎ−コレクタ層（３）
中にベース抵抗低減のためのＰ＋外部ベース（５）を有
し、さらにその内側にＰ型不純物（ボロン）を含んだＰ
真性ベース（６）を有する。そしてＰ真性ベース（６）
中には、Ｎ＋エミッタ（７）を有し、Ｐ＋外部ベース
（５）と電極（１８）を接続するためにＰ型不純物（ボ
ロン）をイオン注入法により導入された第１ポリシリコ
ン（ベース引き出しポリシリコン）（１０）を有し、第
１ポリシリコン（１０）は、Ｐ＋外部ベース（５）上で
は、例えば膜厚１００ｎｍ、それ以外では、例えば膜厚
２００ｎｍである。

【００１４】本発明の実施の形態によれば、ベース引き
出し電極用ポリシリコンが真性ベース、エミッタが形成
されるためのコンタクト孔近くで、他の部分より薄くな
っているため、第３ポリシリコン（１６）上にシリコン
酸化膜（１７）が残り、エミッタ・ベース間の抵抗が大
きくならず、良好な高周波特性を有する。

【００１５】また、第３ポリシリコン（１６）は高濃度
のＮ型不純物を含むためエミッタ抵抗を低くできる。

【００１６】さらにコンタクト孔が微細になってもコン
タクト孔周囲部のポリシリコンの厚さは実効的に薄くな
るので、Ｎ型不純物がＰ真性ベース（６）中により導入
されやすくなり高周波特性が向上する。

【００１７】

【実施例】本発明の実施例について図面を参照して以下
に説明する。

【００１８】図１は、本発明の第１の実施例の半導体装
置の構成を模式的に示す縦断面図である。図１を参照す
ると、Ｐ−シリコン基板１上に低抵抗のＮ＋埋め込み層
２を有し、Ｎ＋埋め込み層２上に、比抵抗が１〜３Ω
（オーム）・ｃｍで、１．０μｍ程度の厚さのＮ−コレ
クタ層３を有している。また、素子分離のための第１シ
リコン酸化膜８を有し、Ｎ＋コレクタ層３中にカーク効
果を低減するための１〜７×１０¹⁵ｃｍ^-3の濃度のリン
を含んだ高濃度コレクタ層４を有し、さらにＮ−コレク
タ層３中にベース抵抗低減のためのＰ＋外部ベース５、
さらに、その内側に、１〜３×１０¹⁸ｃｍ^-3の濃度のボ
ロンを含んだＰ真性ベース６を有する。

【００１９】Ｐ真性ベース６中には、砒素を１〜５×１
０²⁰ｃｍ^-3の濃度含んだＮ＋エミッタ７を有する。

【００２０】また、Ｐ＋外部ベース５と電極１８を接続
するためにボロンをイオン注入法により導入した低抵抗
の第１ポリシリコン１０を有する。第１ポリシリコン１
０は、その膜厚が、Ｐ＋外部ベース５上では、１００ｎ
ｍであり、それ以外は２００ｎｍである。

【００２１】Ｎ＋エミッタ７をできるだけ浅く形成する
ために、固層拡散にて形成するための第３ポリシリコン
１６と第１ポリシリコン１０、およびＮ＋エミッタ７と
Ｐ真性ベース６を分離するためのサイドウォールとし
て、第２シリコン酸化膜１２、第２シリコン窒化膜１
３、第３シリコン酸化膜１４、第３シリコン窒化膜１
５、第１シリコン窒化膜１１を有する。さらに、第１シ
リコン窒化膜１１、及び、第３ポリシリコン１６上に
は、膜厚４００ｎｍの第４シリコン窒化膜１７を有して
いる。

【００２２】第１のポリシリコン１０と第３のポリシリ
コン１６の上に、Ａｌ−Ｓｉ−Ｃｕ合金とバリアメタル
からなる厚さ５００ｎｍ、幅１μｍの電極１８を有す
る。

【００２３】次に、図１に示した第１の実施例の製造方
法について図面を参照して説明する。

【００２４】図２及び図３は、本発明の第１の実施例の
半導体装置の製造方法について主要工程を工程順に縦断
面として示した図である。

【００２５】まず図２（ａ）に示すように、Ｐ−シリコ
ン基板上に、膜厚４００ｎｍの酸化膜を熱酸化工程にて
成長し、フォトリソグラフィー工程にてパタニングす
る。パタニングした酸化膜をマスクに砒素を注入し、１
１００度で、２０分ほど熱処理を行って、砒素を活性化
し、酸化膜をフッ酸系のエッチング液にて除去する。こ
れによりＮ＋埋め込み層２が形成される。

【００２６】続いて、リンがドーピングされたＮ−コレ
クタ層３をエピタキシャル成長させる。

【００２７】次にシリコン酸化膜を成長し、Ｎ−コレク
タ層３と基板表面を接続するための領域のみ、酸化膜を
除去し、リン拡散を行い、コレクタ引き上げ領域を形成
する。

【００２８】その後、酸化膜を全面除去後、再度、素子
分離用の第１シリコン酸化膜８を膜厚４００ｎｍ成長す
る。

【００２９】次に、第１のポリシリコン１０を膜厚２０
０ｎｍＣＶＤ法により成長し、ボロンをイオン注入法に
より第１のポリシリコン１０に導入する。

【００３０】続いて、フォトリソグラフィー工程にて、
Ｐ真性ベース６、Ｎ＋エミッタ７を形成するための第２
のコンタクト孔（後述する）よりも、片側０．５μｍ幅
の広い開口レジストパタンを形成し、ドライエッチング
工程にて、図２（ｂ）に示すように、第１ポリシリコン
１０の厚さの半分の１００ｎｍだけエッチングし、第１
のコンタクト孔１９を形成し、フォトレジスト１８を除
去する。

【００３１】その後、第１シリコン窒化膜１１を膜厚１
２０ｎｍＣＶＤ法にて成長し、図２（ｂ）に示す工程で
形成した第１コンタクト孔１９よりも０．５μｍ幅が狭
く、０．８μｍ幅で長さ２０μｍの第２コンタクト孔２
０を、フォトリソグラフィー及び、ドライエッチング法
により形成する。

【００３２】続いて、リンをフォトレジストマスクでイ
オン注入し、高濃度コレクタ層４を形成する。

【００３３】さらに熱酸化法により、膜厚１０ｎｍの第
１シリコン酸化膜１２を成長させる。この時、第１ポリ
シリコン１０のボロンが熱拡散されＰ＋外部ベース５が
形成される。

【００３４】続いて第１シリコン酸化膜１２を通して、
ＢＦ₂をイオン注入し、Ｐ真性ベース６を形成する（図
３（ｃ）参照）。

【００３５】次にサイドウォール形成のために第２シリ
コン窒化膜を膜厚１２０ｎｍ、ＣＶＤ法により成長し、
ＲＩＥ法によりエッチバックする。これによりサイドウ
ォールが第２シリコン窒化膜１３、第２シリコン酸化膜
１２で形成される。この時、第３シリコン窒化膜１５も
形成される。

【００３６】続いて、第３ポリシリコンをＣＶＤ法で膜
厚２００ｎｍ成長し、砒素をイオン注入法で導入し、ラ
ンプアニール法により１０００〜１０５０℃で熱処理す
る。これによりＮ＋エミッタ７が形成される。その後、
第３ポリシリコンはパターニングされる。この様子を、
図３（ｄ）に示す。

【００３７】さらに、図１に示すように、第４シリコン
酸化膜１７、電極１８を形成する。

【００３８】次に本発明の第２の実施例について説明す
る。図４は、本発明の第２の実施例の半導体装置の構成
を示す縦断面図である。本実施例では、Ｎ＋エミッタ７
を形成するためのポリシリコンがコンタクト孔に埋め込
まれ、第１埋め込みポリシリコン２１を有している。

【００３９】図５は、本発明の第２の実施例の半導体装
置の製造方法の主要工程を工程順に示す縦断面図であ
る。

【００４０】図５（ａ）に示す通り、サイドウォール形
成までは、前記第１の実施例と同一であるが、その後、
第１埋め込みポリシリコン２１をＬＰＣＶＤ法で膜厚３
００ｎｍ成長し、イオン注入法で砒素を、前記第１の実
施例と同条件で導入し、さらに、第２埋め込みポリシリ
コン２２を、ＬＰＣＶＤ法で３００ｎｍ成長し、イオン
注入法で砒素を第１埋め込みポリシリコンと同条件で導
入し、ＲＩＥ法により、エッチバックする。これによ
り、図５（ｂ）に示すように、ポリシリコンが埋め込ま
れる。このあとの製造方法は、第１の実施例と同じであ
る。

【００４１】また本発明の第２の実施例では、第１埋め
込みポリシリコンにより平坦化されているため、電極の
微細加工性に優れている。

【００４２】

【発明の効果】以上説明したように本発明によれば、下
記記載の効果を奏する。

【００４３】本発明の第１の効果は、ベース引き出し電
極用ポリシリコンが、真性ベース、エミッタが形成され
るためのコンタクト孔近くで、他の部分よりも薄くなっ
ているため、第３ポリシリコン膜上にシリコン酸化膜が
残ることによる、エミッタ・ベース間の抵抗が大きくな
らず、良好な高周波特性を有する、ということである。

【００４４】また、本発明の第２の効果は、第３ポリシ
リコンは高濃度のＮ型不純物を含んでいるため、エミッ
タ抵抗を低くすることができ、さらに、コンタクト孔が
微細になっても、コンタクト孔周囲部のポリシリコンの
厚さは実効的に薄くなるので、Ｎ型不純物がＰ真性ベー
ス中により導入されやすくなり、高周波特性を向上す
る、ということである。

【００４５】さらに本発明の第３の効果は、第１埋め込
みポリシリコンにより平坦化されているため、良好な電
極の微細加工性を実現する、ということである。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係る半導体装置の構成
を示す縦断面図である。

【図２】本発明の第１の実施例に係る半導体装置の製造
方法を工程順に説明するための縦断面図である。

【図３】本発明の第１の実施例に係る半導体装置の製造
方法を工程順に説明するための縦断面図である。

【図４】本発明の第２の実施例に係る半導体装置の構成
を示す縦断面図である。

【図５】本発明の第２の実施例に係る半導体装置の製造
方法を工程順に説明するための縦断面図である。

【図６】従来の半導体装置の構成を示す縦断面図であ
る。

【図７】従来の別の半導体装置の構成を示す縦断面図で
ある。

【符号の説明】

１Ｐ−シリコン基板２Ｎ＋埋め込み層３Ｎ−コレクタ層４高濃度コレクタ層５Ｐ＋外部ベース６Ｐ真性ベース７Ｎ＋エミッタ８第１シリコン酸化膜９第２ポリンリシリコン１０第１ポリシリコン１１第１シリコン窒化膜１２第２シリコン酸化膜１３第２シリコン窒化膜１４第３シリコン酸化膜１５第３シリコン窒化膜１６第３ポリシリコン１７第４シリコン酸化膜１８電極１９第１コンタクト孔２０第１コンタクト孔２１第１埋め込みポリシリコン２２第２埋め込みポリシリコン２３第１のサイドウォール２４第５シリコン酸化膜２５Ｔｉシリサイド膜２７フィールド酸化膜２８第２のポリシリ２９第３のポリシリ３０エミッタ電極配線３１エミッタ電極配線膜３２フィールド絶縁膜３３Ｎ＋エミッタ電極

フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/331 H01L 29/73

Claims

(57)【特許請求の範囲】

【請求項１】第１導電型の半導体基板上に設けられ第２
導電型のコレクタ引き出しとなる領域と、該第２導電型のコレクタ引き出しとなる領域の上に設け
られた第２導電型のコレクタ領域と、前記コレクタ領域中に設けられた高濃度コレクタ層と、
を有し、前記コレクタ領域上には、ベースを電極に接続するため
の第１導電型の不純物が導入されたベース引き出しポリ
シリコンと、前記ベース引き出しポリシリコン上に設け
られたシリコン窒化膜と、を備え、前記ベース引き出しポリシリコンと前記シリコン窒化膜
に形成されたコンタクト孔を有し、前記コレクタ領域上に設けられ、上部が前記ベース引き
出しポリシリコンと接し、ベース抵抗を低減するための
第１導電型の外部ベースと、前記外部ベースの内側に設
けられ、第１導電型不純物を含んだ第１導電型の真性ベ
ースと、を備え、前記コンタクト孔部分の前記ベース引き出しポリシリコ
ンの厚さは、前記コンタクト孔部分以外のベース引き出
しポリシリコンの厚さよりも薄く段差を構成しており、前記コンタクト孔の前記ベース引き出しポリシリコンの
厚さの薄い部分の側壁部に、酸化膜と窒化膜からなる第
１のサイドウォールを備え、前記第１のサイドウォール
の高さは、前記ベース引き出しポリシリコンの厚さの薄
い部分と等しく、前記コンタクト孔部の前記ベース引き出しポリシリコン
の厚さの薄い部分と厚さの厚い部分との段差部に設けら
れている前記シリコン窒化膜の側壁に、酸化膜と窒化膜
からなる第２のサイドウォールを備え、第２導電型のエミッタ領域は、前記コンタクト孔の下の
前記ベース領域内において前記第１のサイドウォール内
側に設けられ、前記コンタクト孔内において前記エミッタ領域上に、エ
ミッタポリシリコンを有する、ことを特徴とする半導体
装置。
【請求項２】（ａ）第１導電型半導体基板上に、第２導
電型埋め込み層を形成した後、第２導電型コレクタ層を
成膜し、その後、コレクタ引き上げ領域を形成する工程
と、（ｂ）所定膜厚の第１導電型不純物を導入した第１のポ
リシリコンに形成する工程と、（ｃ）前記第１のポリシリコンの厚さの約半分をエッチ
ングして第１のコンタクト孔を形成する工程と、（ｄ）つづいて前記第１のポリシリコン上に第１のシリ
コン窒化膜を形成し、前記第１のシリコン窒化膜及び前
記第１のポリシリコンに前記第１のコンタクト孔の位置
に前記第１のコンタクト孔の開口径よりも狭い第２のコ
ンタクト孔を形成する工程と、（ｅ）前記第２のコンタクト孔の下の前記第２導電型コ
レクタ層中に不純物を注入して高濃度コレクタ層を形成
する工程と、（ｆ）前記第２のコンタクト孔の下に第１導電型のベー
ス領域を形成する工程、（ｇ）前記第２のコンタクト孔の前記第１のポリシリコ
ン側壁に、酸化膜と窒化膜からなる第１のサイドウォー
ルを形成するとともに、前記第２のコンタクト孔部の前
記第１ポリシリコンの厚さの薄い部分と前記第１のコン
タクト孔部の前記第１のポリシリコンの厚さの厚い部分
の段差部の前記第１のシリコン窒化膜の側壁に、酸化膜
と窒化膜からなる第２のサイドウォールを形成する工程
と、（ｈ）前記ベース領域内に前記サイドウォールを隔て第
２導電型のエミッタ領域を形成する工程と、（ｉ）前記エミッタ領域上にエミッタポリシリコンを形
成する工程と、を含むことを特徴とする半導体装置の製造方法。