JPH02153534A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH02153534A JPH02153534A JP30690088A JP30690088A JPH02153534A JP H02153534 A JPH02153534 A JP H02153534A JP 30690088 A JP30690088 A JP 30690088A JP 30690088 A JP30690088 A JP 30690088A JP H02153534 A JPH02153534 A JP H02153534A
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- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System
- H01L21/28525—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System the conductive layers comprising semiconducting material
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
この発明は半導体装置の製造方法に係り、特にベース領
域とエミッタ領域を制御性良く自己整合的に形成する高
性能、高信頼性のバイポーラトランジスタの製造方法に
関する。
域とエミッタ領域を制御性良く自己整合的に形成する高
性能、高信頼性のバイポーラトランジスタの製造方法に
関する。
（従来の技術）
高性能バイポーラトランジスタ装置は、電子計算機、実
通信、各種アナログ回路等の様々な応用分野で要求され
る。最近ベース領域とエミッタ領域の自己整合技術がい
くつか提案され、試作されたバイポーラトランジスタの
遮断周波数は３０ＧＨｚに達しようとしている。例えば
、■特開昭５４−−１５５７７８号公報、■ＩＥＥＥ
Ｔｒａｎｓ、 ｏｎ ＥｌｅｃｔｒｏｎＤｅｖｉｃｅ、
ｖｏｌ、 ＨＤ−３３，Ａｐｒ、 １９８６． ｐ、
５２６． ■特開昭５８−７８６２号公報、■ＩＥＤ
Ｍ’ ８６．１９８６． ｐ、４２０の例がある。以下
、代表的な−Ｅ記■特開昭５４−１５５７７８号公報に
記載の例を説明し、その問題点を明らかにする。
通信、各種アナログ回路等の様々な応用分野で要求され
る。最近ベース領域とエミッタ領域の自己整合技術がい
くつか提案され、試作されたバイポーラトランジスタの
遮断周波数は３０ＧＨｚに達しようとしている。例えば
、■特開昭５４−−１５５７７８号公報、■ＩＥＥＥ
Ｔｒａｎｓ、 ｏｎ ＥｌｅｃｔｒｏｎＤｅｖｉｃｅ、
ｖｏｌ、 ＨＤ−３３，Ａｐｒ、 １９８６． ｐ、
５２６． ■特開昭５８−７８６２号公報、■ＩＥＤ
Ｍ’ ８６．１９８６． ｐ、４２０の例がある。以下
、代表的な−Ｅ記■特開昭５４−１５５７７８号公報に
記載の例を説明し、その問題点を明らかにする。
第７図（ａ）〜（ｄ）はこの従来例の製造工程を工程順
に示すいずれも断面図である。ｐ型シリコン基板１０１
にｎ十型埋め込み層１０２を介してｎ型エピタキシャル
層１０３を形成したウェーハを用いている。
に示すいずれも断面図である。ｐ型シリコン基板１０１
にｎ十型埋め込み層１０２を介してｎ型エピタキシャル
層１０３を形成したウェーハを用いている。
このウェーハの素子分離領域にはチャネル・ストッパと
なるｐ型層１０４が形成され、 また選択酸化による酸
化膜１０５が形成される。 このウェーハの素子領域表
面に薄い酸化膜１０６を形成した後、全面に耐酸化性マ
スクとなる窒化膜（Ｓｉ、Ｎ４Ｗｊ４） １０７を堆積
し、続いて第１の多結晶シリコン膜１０８を堆積する。
なるｐ型層１０４が形成され、 また選択酸化による酸
化膜１０５が形成される。 このウェーハの素子領域表
面に薄い酸化膜１０６を形成した後、全面に耐酸化性マ
スクとなる窒化膜（Ｓｉ、Ｎ４Ｗｊ４） １０７を堆積
し、続いて第１の多結晶シリコン膜１０８を堆積する。
この第１の多結晶シリコン膜１０８のうち素子分離領
域上の不要な部分は熱酸化により熱酸化膜に変える。次
いで、第１の多結晶シリコン膜１０８にボロンをイオン
注入して添加し、 フォトエツチングによりエミッタ形
成領域上の第１の多結晶シリコン膜１０８をエツチング
して開口を設ける（第７図（ａ））。
域上の不要な部分は熱酸化により熱酸化膜に変える。次
いで、第１の多結晶シリコン膜１０８にボロンをイオン
注入して添加し、 フォトエツチングによりエミッタ形
成領域上の第１の多結晶シリコン膜１０８をエツチング
して開口を設ける（第７図（ａ））。
その後、酸化性雰囲気中で熱処理して多結晶シリコン膜
１０８の表面に熱酸化膜１１０を形成し、この熱酸化膜
１１０をマスクとして開口部の窒化Ｗ１１０７を加熱リ
ン酸水溶液でエツチング除去する。そして露出した熱酸
化膜１０６をＮ８４Ｆ水溶液で除去してウェーハ面を露
出させる。このとき開口部の窒化膜１０７のエツチング
を意図的にオーバー・エツチングすることによって、オ
ーバーハング部１１１を形成し、第１の多結晶シリコン
膜１０８の一部を露出させる（第７図（ｂ））。
１０８の表面に熱酸化膜１１０を形成し、この熱酸化膜
１１０をマスクとして開口部の窒化Ｗ１１０７を加熱リ
ン酸水溶液でエツチング除去する。そして露出した熱酸
化膜１０６をＮ８４Ｆ水溶液で除去してウェーハ面を露
出させる。このとき開口部の窒化膜１０７のエツチング
を意図的にオーバー・エツチングすることによって、オ
ーバーハング部１１１を形成し、第１の多結晶シリコン
膜１０８の一部を露出させる（第７図（ｂ））。
次いで第２の多結晶シリコン膜１１２を全面に堆積して
オーバーハング部１１１の下の空洞部も埋め込み、その
後節２の多結晶シリコンをエツチングして酸化膜１０６
および開口部のウェーハ面を露出させる（第７図（Ｃ）
）。
オーバーハング部１１１の下の空洞部も埋め込み、その
後節２の多結晶シリコンをエツチングして酸化膜１０６
および開口部のウェーハ面を露出させる（第７図（Ｃ）
）。
次いで露出させたウェーハ表面及び多結晶シリコン膜の
側面に熱酸化による酸化膜１１３を形成する。 このと
き第１の多結晶シリコン膜１０８に予めドープしておい
たボロンを、オーバーハング部１１１の第２の多結晶シ
リコン膜１１２を介してウェーハ面に拡散させ、 ｐ型
の外部ベース層１１４を形成する。この後、ボロンのイ
オン注入によりｐ型の内部ベース層１１５を形成する。
側面に熱酸化による酸化膜１１３を形成する。 このと
き第１の多結晶シリコン膜１０８に予めドープしておい
たボロンを、オーバーハング部１１１の第２の多結晶シ
リコン膜１１２を介してウェーハ面に拡散させ、 ｐ型
の外部ベース層１１４を形成する。この後、ボロンのイ
オン注入によりｐ型の内部ベース層１１５を形成する。
次いで、ＣＶＤ絶縁膜１１６と第３の多結晶シリコン膜
１１７を堆積し、反応性イオンエツチングによりこれら
をエツチングして開口部側壁にのみこれらを残し、第３
の多結晶シリコン膜１１７をマスクとして開口部のウエ
ーハ表面の熱酸化膜を除去する。そして高濃度に砒素を
イオン注入した第４の多結晶シリコン膜１１８を堆積し
、熱処理により砒素を拡散させてｎ型エミツタ層１１９
を形成する（第７図（ｄ））。
１１７を堆積し、反応性イオンエツチングによりこれら
をエツチングして開口部側壁にのみこれらを残し、第３
の多結晶シリコン膜１１７をマスクとして開口部のウエ
ーハ表面の熱酸化膜を除去する。そして高濃度に砒素を
イオン注入した第４の多結晶シリコン膜１１８を堆積し
、熱処理により砒素を拡散させてｎ型エミツタ層１１９
を形成する（第７図（ｄ））。
次に多結晶シリコン盟１１８に電極配線加工を行ない１
次いで全面にアルミニウム１２０を被着し、電極配線加
工を行ない完成する（第７図（ｅ））。
次いで全面にアルミニウム１２０を被着し、電極配線加
工を行ない完成する（第７図（ｅ））。
第１．第２の多結晶シリコン膜１０８．１１２はベース
電極として用いられ、第４の多結晶シリコン膜１１８は
エミッタ電極として用いられる。
電極として用いられ、第４の多結晶シリコン膜１１８は
エミッタ電極として用いられる。
上述の従来の方法によると、ベースとエミッタが自己整
合で形成され、しかもエミッタ拡散窓から幅０．３５．
という微細構造が可能になる。これにより、高速動作可
能なバイポーラトランジスタが得られる。
合で形成され、しかもエミッタ拡散窓から幅０．３５．
という微細構造が可能になる。これにより、高速動作可
能なバイポーラトランジスタが得られる。
しかしながらこの方法では第７図（ｄ）に示したエミッ
タ引出し電極用の導電体とベース引出し用導電体の間の
絶縁膜が薄くなり、エミッタ・ベース間の電流リーク、
及び耐圧の劣化が生じる。
タ引出し電極用の導電体とベース引出し用導電体の間の
絶縁膜が薄くなり、エミッタ・ベース間の電流リーク、
及び耐圧の劣化が生じる。
また、電極配線形成においては、熱酸化膜１１３のエツ
チングにおいても多結晶シリコン１１８のエツチングに
おいてもアルミニウム１２０のエツチングにおいても熱
酸化膜１１０がストッパーとなっている。 しかしなが
らこの熱酸化膜１１０は電極配線形成に到るまでのエツ
チング工程において膜減りしており、エツチングストッ
パーとしての十分な厚さを保っておらず、電極配線時に
おいてエツチング除去されやすく、その場合はその下の
ベース（引出し用）ポリシリコン１０８がエツチング除
去され、ベース電極の断線が生じる。またこれを防ぐた
め熱酸化膜１１０を厚く熱酸化した場合はベースポリシ
リコン１０８が薄くなりベース抵抗が増大する。
チングにおいても多結晶シリコン１１８のエツチングに
おいてもアルミニウム１２０のエツチングにおいても熱
酸化膜１１０がストッパーとなっている。 しかしなが
らこの熱酸化膜１１０は電極配線形成に到るまでのエツ
チング工程において膜減りしており、エツチングストッ
パーとしての十分な厚さを保っておらず、電極配線時に
おいてエツチング除去されやすく、その場合はその下の
ベース（引出し用）ポリシリコン１０８がエツチング除
去され、ベース電極の断線が生じる。またこれを防ぐた
め熱酸化膜１１０を厚く熱酸化した場合はベースポリシ
リコン１０８が薄くなりベース抵抗が増大する。
また、 アルミニウム１２０は、エミッタ（引出し用）
ポリシリコン１１８に配線加工を行なってから被着して
いるが、この方法では下地の断差部でアルミニウムの断
線が容易に発生する。
ポリシリコン１１８に配線加工を行なってから被着して
いるが、この方法では下地の断差部でアルミニウムの断
線が容易に発生する。
（発明が解決しようとする課題）
上述のごとく、従来の高性能バイポーラトランジスタの
製造方法では、ベース（引出し用）ポリシリコンとエミ
ッタ（引出し用）ポリシリコン間の絶縁膜としてベース
ポリシリコンの一部を熱酸化した酸化膜を用いていた。
製造方法では、ベース（引出し用）ポリシリコンとエミ
ッタ（引出し用）ポリシリコン間の絶縁膜としてベース
ポリシリコンの一部を熱酸化した酸化膜を用いていた。
しかし、後の工程でベースシリコンの熱酸化膜をエツチ
ング用マスクとして用いる場合、熱酸化膜がエツチング
によって薄くなってしまい、そのためエミッタポリシリ
コンとベースポリシリコンがショートしてしまうことが
あった。特に、ベースポリシリコンのコーナ一部の熱酸
化膜はストレスが集中しているためエツチング速度が他
部に比らべ速く、そのためコーナ一部でエミッタポリシ
リコンとベースポリシリコンとのショートが発生しやす
かった。さらに、このベースポリシリコンの熱酸化膜を
形成することによって、ベースポリシリコンの膜減りが
生じベースポリシリコンの高抵抗化を招く虞れがあった
。
ング用マスクとして用いる場合、熱酸化膜がエツチング
によって薄くなってしまい、そのためエミッタポリシリ
コンとベースポリシリコンがショートしてしまうことが
あった。特に、ベースポリシリコンのコーナ一部の熱酸
化膜はストレスが集中しているためエツチング速度が他
部に比らべ速く、そのためコーナ一部でエミッタポリシ
リコンとベースポリシリコンとのショートが発生しやす
かった。さらに、このベースポリシリコンの熱酸化膜を
形成することによって、ベースポリシリコンの膜減りが
生じベースポリシリコンの高抵抗化を招く虞れがあった
。
本発明は、このような問題を解決した半導体装置の製造
方法を提供することを目的とする。
方法を提供することを目的とする。
（課題を解決するための手段）
本発明は、第１導電型のコレクタ領域を有する半導体基
板上に第１の絶縁膜、第１の耐酸化性絶縁膜、第１の導
体膜を順次形成する工程と、第１の導体膜上に第２の絶
縁膜を堆積して形成する工程と、第２の絶縁膜及び第１
の導体膜の少なくとも一部を除去して開口部を設け第１
の耐酸化性絶縁膜を露出させる工程と、開口部の第１の
導体膜表面に第３の絶縁膜を形成する工程と、開口部及
びこの開口部側壁の第１の導体膜下の第１の耐酸化性絶
縁膜を除去し第１の絶縁膜を露出させる工程と、この露
出した第１の絶縁膜を除去して半導体基板表面を露出さ
せる工程と、開口部側壁の第１の導体膜下に第２の導体
膜を埋め込む工程と、開口部の半導体基板表面及び第２
の導体膜表面に熱酸化膜を形成するとともに第１の導体
膜に予め添加した第２導電型の不純物を第２の導体膜を
介して半導体基板に拡散させて外部ベース領域を形成す
る工程と、開口部の半導体基板に第２導電型の不純物を
添加して内部ベース領域を形成する工程と、開口部の半
導体基板表面を露出させこの間口部に第３の導体膜を形
成するとともに半導体基板にエミッタ領域を形成する工
程とからなる半導体装置の製造方法にある。
板上に第１の絶縁膜、第１の耐酸化性絶縁膜、第１の導
体膜を順次形成する工程と、第１の導体膜上に第２の絶
縁膜を堆積して形成する工程と、第２の絶縁膜及び第１
の導体膜の少なくとも一部を除去して開口部を設け第１
の耐酸化性絶縁膜を露出させる工程と、開口部の第１の
導体膜表面に第３の絶縁膜を形成する工程と、開口部及
びこの開口部側壁の第１の導体膜下の第１の耐酸化性絶
縁膜を除去し第１の絶縁膜を露出させる工程と、この露
出した第１の絶縁膜を除去して半導体基板表面を露出さ
せる工程と、開口部側壁の第１の導体膜下に第２の導体
膜を埋め込む工程と、開口部の半導体基板表面及び第２
の導体膜表面に熱酸化膜を形成するとともに第１の導体
膜に予め添加した第２導電型の不純物を第２の導体膜を
介して半導体基板に拡散させて外部ベース領域を形成す
る工程と、開口部の半導体基板に第２導電型の不純物を
添加して内部ベース領域を形成する工程と、開口部の半
導体基板表面を露出させこの間口部に第３の導体膜を形
成するとともに半導体基板にエミッタ領域を形成する工
程とからなる半導体装置の製造方法にある。
（作 用）
本発明では、ベース引出し用導電膜となる第１の導体膜
上に第２の絶縁膜を堆積により厚く形成し、これをエミ
ッタ引出し用導電膜とベース引出し用導電膜の間の絶縁
膜として用いている。このため従来のベース引出し用導
電膜を熱酸化して上記導電膜間の絶縁膜を形成する方法
に比らべ、絶縁膜をより厚く形成することができ、その
結果後のエツチングプロセスでの震域りによる導電膜間
のショートの発生を防止することができる。
上に第２の絶縁膜を堆積により厚く形成し、これをエミ
ッタ引出し用導電膜とベース引出し用導電膜の間の絶縁
膜として用いている。このため従来のベース引出し用導
電膜を熱酸化して上記導電膜間の絶縁膜を形成する方法
に比らべ、絶縁膜をより厚く形成することができ、その
結果後のエツチングプロセスでの震域りによる導電膜間
のショートの発生を防止することができる。
また従来の熱酸化方法に比らベベース引出し用導電膜の
震域りによるベース抵抗の増大を防止することができる
。
震域りによるベース抵抗の増大を防止することができる
。
（実施例）
以下、本発明の第１の実施例を図面を参照して説明する
。
。
第１図（ａ）〜（ｆ）は一実施例としてのバイポーラト
ランジスタの製造方法を工程順に示した断面図である。
ランジスタの製造方法を工程順に示した断面図である。
先ずバイポーラトランジスタの素子分離としては、Ｐ型
シリコン基板１にＮ型高濃度不純物層２を形成し、さら
にＮ型の比較的低濃度（〜ＩＸ１ｌＸ１０ｌ６’）のエ
ピタキシャル層３を気相成長法で形成した後、トレンチ
技術及び選択酸化技術を用いて、素子間分離としてトレ
ンチ領域４及びベースエミッタ領域とコレクタコンタク
ト部を分離する電極間分離領域に絶縁酸化膜５を形成す
る。またＮ型の高不純物層２はコレクタコンタクトに接
続されており（図示せず）、従って低濃度のエピタキシ
ャル層３はコレクタの一部を形成している。
シリコン基板１にＮ型高濃度不純物層２を形成し、さら
にＮ型の比較的低濃度（〜ＩＸ１ｌＸ１０ｌ６’）のエ
ピタキシャル層３を気相成長法で形成した後、トレンチ
技術及び選択酸化技術を用いて、素子間分離としてトレ
ンチ領域４及びベースエミッタ領域とコレクタコンタク
ト部を分離する電極間分離領域に絶縁酸化膜５を形成す
る。またＮ型の高不純物層２はコレクタコンタクトに接
続されており（図示せず）、従って低濃度のエピタキシ
ャル層３はコレクタの一部を形成している。
さらにシリコン基板１全面に熱酸化により厚さ５００人
程サイ熱酸化膜６を形成し、 さらにその上にトレンチ
領域４及び分離用絶縁酸化膜５の領域を含めて全面に耐
酸化性絶縁膜としてシリコン窒化膜（Ｓｉ、 Ｎ４膜）
７をｔｏｏｏ人堆積する。次いで、全面に第１の導電体
として多結晶シリコン膜８を厚さ４０００人程度成長さ
せる（第１図（ａ））。
程サイ熱酸化膜６を形成し、 さらにその上にトレンチ
領域４及び分離用絶縁酸化膜５の領域を含めて全面に耐
酸化性絶縁膜としてシリコン窒化膜（Ｓｉ、 Ｎ４膜）
７をｔｏｏｏ人堆積する。次いで、全面に第１の導電体
として多結晶シリコン膜８を厚さ４０００人程度成長さ
せる（第１図（ａ））。
次ぎに、多結晶シリコン膜８にボロンを５０ＫｅＶ 。
Ｉ Ｘ １０” ａｌｌ−’の条件でイオン注入する。
引き続き全面に第２の絶縁膜としてＣＶＤシリコン酸化
膜９を３０００人程度順次積層して被着する。このＣＶ
Ｄシリコン酸化膜９をエミッタ引出し用多結晶シリコン
とベース引出し用多結晶シリコンとを絶縁する絶縁膜と
して使用する。シリコン膜９はＣＶＤにより形成してい
るため十分厚くすることができ、絶縁機能を良好に果た
し得る。またシリコン酸化膜９はベース引出し用多結晶
シリコン膜８の膜厚に影響を与えないので、従来のよう
なベース引出し用多結晶シリコンの震域りによるベース
抵抗の増大は抑えられる。
膜９を３０００人程度順次積層して被着する。このＣＶ
Ｄシリコン酸化膜９をエミッタ引出し用多結晶シリコン
とベース引出し用多結晶シリコンとを絶縁する絶縁膜と
して使用する。シリコン膜９はＣＶＤにより形成してい
るため十分厚くすることができ、絶縁機能を良好に果た
し得る。またシリコン酸化膜９はベース引出し用多結晶
シリコン膜８の膜厚に影響を与えないので、従来のよう
なベース引出し用多結晶シリコンの震域りによるベース
抵抗の増大は抑えられる。
次ぎに、後にエミッタ拡散領域に対応する領域上の第２
の酸化膜９と第１の多結晶シリコン膜８を下地のシリコ
ン窒化膜７をか露出するまで写真蝕刻法及びエツチング
により除去する（第１図（ｂ））。
の酸化膜９と第１の多結晶シリコン膜８を下地のシリコ
ン窒化膜７をか露出するまで写真蝕刻法及びエツチング
により除去する（第１図（ｂ））。
その後、９５０℃ウェット酸化を行ない、多結晶シリコ
ン膜８の側面に熱酸化膜ｌＯを形成する０次にこの熱酸
化膜１０をマスクに開口部のシリコン窒化膜７を加熱リ
ン酸により下地の第１の酸化膜６が露出するまで除去す
る。このエツチングは下地の熱酸化膜６が露出した後も
意図的にオーバーエツチングを行い、シリコン窒化膜７
を３０００人程度サイドエツチングし、多結晶シリコン
膜８直下に空洞１１を形成する。その後露出した第１の
熱酸化膜６をＮＨ４Ｆ溶液などでエツチング除去する（
第１図（Ｃ））。
ン膜８の側面に熱酸化膜ｌＯを形成する０次にこの熱酸
化膜１０をマスクに開口部のシリコン窒化膜７を加熱リ
ン酸により下地の第１の酸化膜６が露出するまで除去す
る。このエツチングは下地の熱酸化膜６が露出した後も
意図的にオーバーエツチングを行い、シリコン窒化膜７
を３０００人程度サイドエツチングし、多結晶シリコン
膜８直下に空洞１１を形成する。その後露出した第１の
熱酸化膜６をＮＨ４Ｆ溶液などでエツチング除去する（
第１図（Ｃ））。
その後節３の導電体として多結晶シリコンを全面に３０
００人程度被着し、オーバーハング部に露出している多
結晶シリコン膜８直下の空洞１１を完全に埋め込み、第
２の多結晶シリコン膜１２をオーバーハング部のみに残
すようにシリコン酸化ＷＡ９及びシリコン基板１表面が
露出するまで反応性プラズマエツチング（ＣＦ４．０２
混合ガスを用いたＣＤＥによる等方性エツチング）によ
り除去する（第１図（ｄ））。
００人程度被着し、オーバーハング部に露出している多
結晶シリコン膜８直下の空洞１１を完全に埋め込み、第
２の多結晶シリコン膜１２をオーバーハング部のみに残
すようにシリコン酸化ＷＡ９及びシリコン基板１表面が
露出するまで反応性プラズマエツチング（ＣＦ４．０２
混合ガスを用いたＣＤＥによる等方性エツチング）によ
り除去する（第１図（ｄ））。
引き続き、露出したシリコン基板１表面と多結晶シリコ
ン膜１２の側壁部に７００人程サイ熱酸化膜ｌ３を形成
する。この時、あらかじめ多結晶シリコン膜８に添加し
ておいたボロンをオーバーハング部の多結晶シリコン膜
１２を通じて下地のシリコン基板１に拡散しＰ型の外部
ベース拡散領域１４を形成する。次にボロンを２０Ｋｅ
Ｖ、 ２ ＸＩＯ”ａｌｌ−”の条件でイオン注入し、
Ｐ型の内部ベース成域１５をシリコン基板１に形成する
。続いて前記開口部に形成した熱酸化膜１３を反応性ス
パッタエツチング（ＣＨＦ１．０２混合ガスを用いたＲ
ＩＥによる異方性エツチング）により除去し、シリコン
基板１表面とシリコン酸化膜９を露出させ、エミッタ開
口を形成する（第１図（ｅ））。
ン膜１２の側壁部に７００人程サイ熱酸化膜ｌ３を形成
する。この時、あらかじめ多結晶シリコン膜８に添加し
ておいたボロンをオーバーハング部の多結晶シリコン膜
１２を通じて下地のシリコン基板１に拡散しＰ型の外部
ベース拡散領域１４を形成する。次にボロンを２０Ｋｅ
Ｖ、 ２ ＸＩＯ”ａｌｌ−”の条件でイオン注入し、
Ｐ型の内部ベース成域１５をシリコン基板１に形成する
。続いて前記開口部に形成した熱酸化膜１３を反応性ス
パッタエツチング（ＣＨＦ１．０２混合ガスを用いたＲ
ＩＥによる異方性エツチング）により除去し、シリコン
基板１表面とシリコン酸化膜９を露出させ、エミッタ開
口を形成する（第１図（ｅ））。
その後、第４の導電体として多結晶シリコン膜１６を厚
さ２０００人程度全面に被着した後、砒素を５０にｅＶ
、 ｌ ＸＩＯ”ａｍ−”の条件でイオン注入し、 さ
らに所望の熱処理を施して第４の導電体なる多結晶シリ
コンに添加した砒素をシリコン基板１に拡散して、Ｎ形
エミッター領域１７を形成すると同時に最終的な外部ベ
ース領域１４と内部ベース領域１５とを形成する。
さ２０００人程度全面に被着した後、砒素を５０にｅＶ
、 ｌ ＸＩＯ”ａｍ−”の条件でイオン注入し、 さ
らに所望の熱処理を施して第４の導電体なる多結晶シリ
コンに添加した砒素をシリコン基板１に拡散して、Ｎ形
エミッター領域１７を形成すると同時に最終的な外部ベ
ース領域１４と内部ベース領域１５とを形成する。
その後、写真蝕刻法及びエツチングを用いて第１の多結
晶シリコン膜８にベースコンタクトを形成し、さらに基
板１全面にアルミニウム１８を被着し、写真蝕刻法及び
エツチングを用いてアルミニウムと第４の導電体なる多
結晶シリコン膜１６を同時にパターニングして電極配線
を形成しバイポーラトランジスタを形成する（第１図（
ｆ））。
晶シリコン膜８にベースコンタクトを形成し、さらに基
板１全面にアルミニウム１８を被着し、写真蝕刻法及び
エツチングを用いてアルミニウムと第４の導電体なる多
結晶シリコン膜１６を同時にパターニングして電極配線
を形成しバイポーラトランジスタを形成する（第１図（
ｆ））。
アルミニウム電極配線を形成する際には、アルミニウム
１８とエミッタ引出し用多結晶シリコン膜１６のエツチ
ングにおいてもアルミニウム１８のエツチングにおいて
も第２の絶縁膜９をエツチングストッパーとして用いる
。
１８とエミッタ引出し用多結晶シリコン膜１６のエツチ
ングにおいてもアルミニウム１８のエツチングにおいて
も第２の絶縁膜９をエツチングストッパーとして用いる
。
尚、上記第１の実施例によれば、ＣｖＤシリコンＭ化１
１１９（７）膜厚を３ 、０００〜ｓ 、 ｏｏｏ人に
すれば層間ショートを防ぐことができ、また従来ベース
引出し用多結晶シリコンとエミッタ引出し用多結晶シリ
コンとの絶縁膜をベース引出し用多結晶シリコンの熱酸
化膜で形成した場合に比らべ、ベース抵抗値をＩＫΩ／
口から２００Ω／口に低減させることができる。
１１９（７）膜厚を３ 、０００〜ｓ 、 ｏｏｏ人に
すれば層間ショートを防ぐことができ、また従来ベース
引出し用多結晶シリコンとエミッタ引出し用多結晶シリ
コンとの絶縁膜をベース引出し用多結晶シリコンの熱酸
化膜で形成した場合に比らべ、ベース抵抗値をＩＫΩ／
口から２００Ω／口に低減させることができる。
エミッタ耐圧改善等を目的として外部ベース層拡散領域
とエミツタ層拡散領域の大きさの関係を制御したい場合
、またエミッタ接合容量をより小さくするため或はエミ
ッタ・クラウデイング効果をより小さくするためにエミ
ツタ幅を小さくする場合には次のようにすればよい。即
ち、第２図に示すように内部ベース領域１５を形成した
後、前記開口部の側壁に多結晶シリコン膜１９を選択的
に形成してこの開口部を挟める。この状態は、内部ベー
ス領域１５を形成するイオン注入を行なった後。
とエミツタ層拡散領域の大きさの関係を制御したい場合
、またエミッタ接合容量をより小さくするため或はエミ
ッタ・クラウデイング効果をより小さくするためにエミ
ツタ幅を小さくする場合には次のようにすればよい。即
ち、第２図に示すように内部ベース領域１５を形成した
後、前記開口部の側壁に多結晶シリコン膜１９を選択的
に形成してこの開口部を挟める。この状態は、内部ベー
ス領域１５を形成するイオン注入を行なった後。
所定の厚みの多結晶シリコン膜を堆積し、これを反応性
イオンエツチングにより全面にエツチングすることによ
り得られる。これにより挟いエミッタ拡散用開口部が得
られる。また、開口部側壁に残置する材料に比誘電率の
小さい材料を選択することによってエミッタベース間の
寄生容量を小さくできる。
イオンエツチングにより全面にエツチングすることによ
り得られる。これにより挟いエミッタ拡散用開口部が得
られる。また、開口部側壁に残置する材料に比誘電率の
小さい材料を選択することによってエミッタベース間の
寄生容量を小さくできる。
以下１本発明の第２の実施例を第３図を参照して説明す
る。この実施例ではベース引出し用多結晶シリコン膜上
に形成する絶ａ＠をＣＶＤにより形成シタ膜トシ、しか
もＣＶＤ−３ｉｎ、 、 ＣＶＤ−３ｉ３Ｎ４膜、 Ｃ
ＶＤ−５ｉＯ□膜の多層膜とした場合を示す。
る。この実施例ではベース引出し用多結晶シリコン膜上
に形成する絶ａ＠をＣＶＤにより形成シタ膜トシ、しか
もＣＶＤ−３ｉｎ、 、 ＣＶＤ−３ｉ３Ｎ４膜、 Ｃ
ＶＤ−５ｉＯ□膜の多層膜とした場合を示す。
第３図（ａ）〜（ｅ）はその実施例によるバイポーラト
ランジスタの製造方法を工程順に示した断面図である。
ランジスタの製造方法を工程順に示した断面図である。
先ずバイポーラトランジスタの素子分離としては、Ｐ型
シリコン基板１にＮ型高濃度不純物層２を形成し、さら
にＮ型の比較的低濃度（〜１×１０１６国−３）のエピ
タキシャル層３を気相成長法で形成した後、トレンチ技
術及び選択酸化技術を用いて、素子間分離としてトレン
チ領域４及びベースエミッタ領域とコレクタコンタクト
部を分離する電極間分離領域に絶縁酸化膜５を形成する
。またＮ型の高不純物層２はコレクタコンタクトに接続
されており（図示せず）、従って低濃度エピタキシャル
層から成るエピタキシャル層３はコレクタの一部を形成
している。シリコン基板１全面に熱酸化により厚さ５０
０人程サイ第１の絶縁膜である熱酸化膜６を形成し、さ
らにその上にトレンチ領域４及び分離用絶縁酸化１１９
ｊ５の領域を含めて全面に耐酸化性絶縁膜としてシリコ
ン窒化膜７（Ｓｉ、 Ｎ、膜）を１０００人堆積する。
シリコン基板１にＮ型高濃度不純物層２を形成し、さら
にＮ型の比較的低濃度（〜１×１０１６国−３）のエピ
タキシャル層３を気相成長法で形成した後、トレンチ技
術及び選択酸化技術を用いて、素子間分離としてトレン
チ領域４及びベースエミッタ領域とコレクタコンタクト
部を分離する電極間分離領域に絶縁酸化膜５を形成する
。またＮ型の高不純物層２はコレクタコンタクトに接続
されており（図示せず）、従って低濃度エピタキシャル
層から成るエピタキシャル層３はコレクタの一部を形成
している。シリコン基板１全面に熱酸化により厚さ５０
０人程サイ第１の絶縁膜である熱酸化膜６を形成し、さ
らにその上にトレンチ領域４及び分離用絶縁酸化１１９
ｊ５の領域を含めて全面に耐酸化性絶縁膜としてシリコ
ン窒化膜７（Ｓｉ、 Ｎ、膜）を１０００人堆積する。
次いで、全面に第１の導体膜として多結晶シリコン膜８
を厚さ４０００人程度成長させる（第３図（ａ））。
を厚さ４０００人程度成長させる（第３図（ａ））。
次ぎに、多結晶シリコン膜８にボロンを５０ＫｅＶ 。
Ｉ Ｘ １０” ａａ−３の条件でイオン注入する。引
き続き全面に第２の絶縁膜としてシリコン酸化膜２０を
５００人程１、シリコン窒化膜２１を１５００人程度１
ＣＶＤシリコン酸化膜２２を５０００人程度順次積層し
て被着する。このＣＶＤシリコン酸化膜２２をエミッタ
引出し用多結晶シリコンとベース引出し用多結晶シリコ
ンとを絶縁する絶縁膜として使用する。シリコン酸化膜
２２はＣＶＤにより形成しているため、ベース引出し用
多結晶シリコン８の膜厚に影響を与えずに後のエツチン
グプロセスに対して十分なマージンを見込んだ膜厚で形
成でき、エミッタ引出し用多結晶シリコンとベース引出
し用多結晶シリコンのショートを防ぐことができる。ま
た、従来のベース引出し用多結晶シリコンを直接酸化し
ていたときのようなベース引出し用多結晶シリコンの膜
ベリはなく、ベース抵抗の増大を防ぐことができる。
き続き全面に第２の絶縁膜としてシリコン酸化膜２０を
５００人程１、シリコン窒化膜２１を１５００人程度１
ＣＶＤシリコン酸化膜２２を５０００人程度順次積層し
て被着する。このＣＶＤシリコン酸化膜２２をエミッタ
引出し用多結晶シリコンとベース引出し用多結晶シリコ
ンとを絶縁する絶縁膜として使用する。シリコン酸化膜
２２はＣＶＤにより形成しているため、ベース引出し用
多結晶シリコン８の膜厚に影響を与えずに後のエツチン
グプロセスに対して十分なマージンを見込んだ膜厚で形
成でき、エミッタ引出し用多結晶シリコンとベース引出
し用多結晶シリコンのショートを防ぐことができる。ま
た、従来のベース引出し用多結晶シリコンを直接酸化し
ていたときのようなベース引出し用多結晶シリコンの膜
ベリはなく、ベース抵抗の増大を防ぐことができる。
次ぎに、後にエミッタ拡散領域に対応しする領域上のＣ
ＶＤシリコン酸化膜１１を写真蝕刻法及びエツチングに
より除去する。その後、下地の第２の窒化膜２１を下地
の第２の酸化膜２０が露出するまで反応性プラズマエツ
チング（ＣＦ４．．０．、 Ｎよ混合ガスを用いたＣＤ
Ｅによる等方性エツチング）により除去し、その後も意
図的にオーバーエツチングを行ないシリコン酸化膜２２
の下に空洞２３を形成する。さらに空洞２３部の第２の
酸化膜（シリコン酸化膜）２０を反応性スパッタエツチ
ング（ＣＨＦ３． Ｏ。
ＶＤシリコン酸化膜１１を写真蝕刻法及びエツチングに
より除去する。その後、下地の第２の窒化膜２１を下地
の第２の酸化膜２０が露出するまで反応性プラズマエツ
チング（ＣＦ４．．０．、 Ｎよ混合ガスを用いたＣＤ
Ｅによる等方性エツチング）により除去し、その後も意
図的にオーバーエツチングを行ないシリコン酸化膜２２
の下に空洞２３を形成する。さらに空洞２３部の第２の
酸化膜（シリコン酸化膜）２０を反応性スパッタエツチ
ング（ＣＨＦ３． Ｏ。
混合ガスを用いたＲＩＥによる異方性エツチング）によ
り除去する。さらに、シリコン酸化膜２２をマスクに、
第１の多結晶シリコン膜８を反応性プラズマエツチング
（ＣＦ４． Ｏ，混合ガスを用いたＣＤＥによる等方性
エツチング）により下地のシリコン窒化膜７が露出する
までエツチングを行なう（第３図（ｂ））。
り除去する。さらに、シリコン酸化膜２２をマスクに、
第１の多結晶シリコン膜８を反応性プラズマエツチング
（ＣＦ４． Ｏ，混合ガスを用いたＣＤＥによる等方性
エツチング）により下地のシリコン窒化膜７が露出する
までエツチングを行なう（第３図（ｂ））。
その後、９５０℃でウェット酸化を行ない、多結晶シリ
コン膜８の側壁部に熱酸化膜を形成する。
コン膜８の側壁部に熱酸化膜を形成する。
このとき空洞２３は酸化膜により充填される０次にこの
熱酸化膜２２をマスクに開口部のＳｉ、 Ｎ４膜７を加
熱リン酸により下地の熱酸化膜６が露出するまで除去す
る。このエツチングは下地の熱酸化膜６が露出した後も
意図的にオーバーエツチングを行い、Ｓｉ、Ｎ４膜７を
３０００人程度サイドエツチングし、多結晶シリコン膜
８直下に空洞２４を形成する。その後露出した熱酸化膜
６をＮ）ｌ、 Ｆ溶液などでエツチング除去する（第３
図（ｃ））。
熱酸化膜２２をマスクに開口部のＳｉ、 Ｎ４膜７を加
熱リン酸により下地の熱酸化膜６が露出するまで除去す
る。このエツチングは下地の熱酸化膜６が露出した後も
意図的にオーバーエツチングを行い、Ｓｉ、Ｎ４膜７を
３０００人程度サイドエツチングし、多結晶シリコン膜
８直下に空洞２４を形成する。その後露出した熱酸化膜
６をＮ）ｌ、 Ｆ溶液などでエツチング除去する（第３
図（ｃ））。
その後節２の導電体として多結晶シリコンを全面に３０
００人程度被着し、オーバーハング部に露出している多
結晶シリコン膜８直下の空洞２４を完全に埋め込み、第
２のポリシリコン２５をオーバーハング部のみに残すよ
うにシリコン酸化膜２２及びシリコン基板１表面が露出
するまで反応性プラズマエツチング（ＣＦ４． Ｏ，混
合ガスを用いたＣＤＨによる等方性エツチング）により
除去する（第３図（ｄ））。
００人程度被着し、オーバーハング部に露出している多
結晶シリコン膜８直下の空洞２４を完全に埋め込み、第
２のポリシリコン２５をオーバーハング部のみに残すよ
うにシリコン酸化膜２２及びシリコン基板１表面が露出
するまで反応性プラズマエツチング（ＣＦ４． Ｏ，混
合ガスを用いたＣＤＨによる等方性エツチング）により
除去する（第３図（ｄ））。
ひき続き、露出したシリコン基板１表面と多結晶シリコ
ン膜１４の側壁部に７００人程１の熱酸化膜２６を形成
する。この時、あらかじめ多結晶シリコン膜８に添加し
ておいたボロンをオーバーハング部の多結晶シリコン膜
２５を通じて下地のシリコン基板１に拡散しＰ型の外部
ベース拡散領域２７を形成する。このとき、ベース引出
し用多結晶シリコン膜８上にはシリコン窒化膜２１が存
在するためシリコン酸化膜２２へのボロンのアウトデイ
フュージョンを防止でき、ベース抵抗の増大を防ぐこと
ができる。尚、この効果はシリコン窒化膜２１が存在す
れば良く、シリコン酸化膜２０はなくても良い。
ン膜１４の側壁部に７００人程１の熱酸化膜２６を形成
する。この時、あらかじめ多結晶シリコン膜８に添加し
ておいたボロンをオーバーハング部の多結晶シリコン膜
２５を通じて下地のシリコン基板１に拡散しＰ型の外部
ベース拡散領域２７を形成する。このとき、ベース引出
し用多結晶シリコン膜８上にはシリコン窒化膜２１が存
在するためシリコン酸化膜２２へのボロンのアウトデイ
フュージョンを防止でき、ベース抵抗の増大を防ぐこと
ができる。尚、この効果はシリコン窒化膜２１が存在す
れば良く、シリコン酸化膜２０はなくても良い。
次にボロンを２０ＫｅＶ 、 ２ Ｘ １０１３０−２
の条件でイオン注入し、Ｐ形の内部ベース領域２８をシ
リコン基板１に形成する。続いて前記開口部に形成した
熱酸化膜２６を反応性スパッタエツチング（ＣＨＦ、
、 Ｏ。
の条件でイオン注入し、Ｐ形の内部ベース領域２８をシ
リコン基板１に形成する。続いて前記開口部に形成した
熱酸化膜２６を反応性スパッタエツチング（ＣＨＦ、
、 Ｏ。
混合ガスを用いたＲＩＥによる異方性エツチング）によ
り部分的に除去し、シリコン基板１表面を露出させ、エ
ミッタ開口を形成する。その後、第３の導体膜として多
結晶シリコン膜２９を厚さ２０００人程度全面に被着し
た後、砒素を５０ＫｅＶ、 Ｉ ＸＩＯ”■−２の条件
でイオン注入し、さらに所望の熱処理を施して第３の導
体膜なるポリシリコン２９に添加した砒素をシリコン基
板１に拡散して、Ｎ形エミッタ領域３０を形成する。
り部分的に除去し、シリコン基板１表面を露出させ、エ
ミッタ開口を形成する。その後、第３の導体膜として多
結晶シリコン膜２９を厚さ２０００人程度全面に被着し
た後、砒素を５０ＫｅＶ、 Ｉ ＸＩＯ”■−２の条件
でイオン注入し、さらに所望の熱処理を施して第３の導
体膜なるポリシリコン２９に添加した砒素をシリコン基
板１に拡散して、Ｎ形エミッタ領域３０を形成する。
その後、写真蝕刻法及びエツチングを用いて第１の多結
晶シリコンにベースコンタクトを形成し。
晶シリコンにベースコンタクトを形成し。
さらにアルミニウム電極配線を形成してバイポーラトラ
ンジスタを形成する（図示せず）。
ンジスタを形成する（図示せず）。
上記実施例では、内部ベース領域２８の形成はシリコン
窒化膜７、及びシリコン酸化膜６をエツチング除去し、
改めて薄い熱酸化膜３１を形成した状態で行なったが、
シリコン窒化膜７を除去した後。
窒化膜７、及びシリコン酸化膜６をエツチング除去し、
改めて薄い熱酸化膜３１を形成した状態で行なったが、
シリコン窒化膜７を除去した後。
或はシリコン酸化膜６を除去した後にイオン注入して形
成することもできる。
成することもできる。
さらにエミッタ接合容量をより小さくするため。
またはエミッタ・クラウデイング効果をより小さくする
ためにエミツタ幅を小さくするためには次のようにすれ
ば良い、即ち、第４図に示すように。
ためにエミツタ幅を小さくするためには次のようにすれ
ば良い、即ち、第４図に示すように。
第２図で示した工程を用いて内部ベース領域２８を形成
した後、開口部の側壁に多結晶シリコン膜３１を選択的
に形成してこの開口部を挟めれば良い９その結果、狭い
エミッタ拡散用開口部が得られ、エミツタ幅を小さくす
ることができる。
した後、開口部の側壁に多結晶シリコン膜３１を選択的
に形成してこの開口部を挟めれば良い９その結果、狭い
エミッタ拡散用開口部が得られ、エミツタ幅を小さくす
ることができる。
次に、本発明の第３の実施例を第５図を参照して説明す
る。
る。
先ず、第１の実施例で示したのと同様に、Ｐ型シリコン
基板１にＮ型高濃度不純物層２、Ｎ型エピタキシャル層
３、素子間分離のためのトレンチ領域４及び絶縁酸化膜
５、熱酸化膜６、シリコン窒化膜７、多結晶シリコン膜
８を形成する。次に、多結晶シリコン膜８にボロンをイ
オン注入した後、この上にＣＶＤシリコン酸化膜９、多
結晶シリコン膜４０を被着する（第５図（ａ））。
基板１にＮ型高濃度不純物層２、Ｎ型エピタキシャル層
３、素子間分離のためのトレンチ領域４及び絶縁酸化膜
５、熱酸化膜６、シリコン窒化膜７、多結晶シリコン膜
８を形成する。次に、多結晶シリコン膜８にボロンをイ
オン注入した後、この上にＣＶＤシリコン酸化膜９、多
結晶シリコン膜４０を被着する（第５図（ａ））。
シリコン酸化膜９は、ＣＶＤにより形成しているため、
ベース引出し用多結晶シリコン膜８の膜厚に影響を与え
ない。よって従来のようなベース引出し用多結晶シリコ
ンの膜減りによるベース抵抗の増大は抑えられる。さら
に多結晶シリコン膜４０によって保護されているため後
のエツチングプロセスでは膜減りせず、エミッタ引出し
用多結晶シリコンとベース引出し用多結晶シリコンのシ
ョートを防ぐことができる。
ベース引出し用多結晶シリコン膜８の膜厚に影響を与え
ない。よって従来のようなベース引出し用多結晶シリコ
ンの膜減りによるベース抵抗の増大は抑えられる。さら
に多結晶シリコン膜４０によって保護されているため後
のエツチングプロセスでは膜減りせず、エミッタ引出し
用多結晶シリコンとベース引出し用多結晶シリコンのシ
ョートを防ぐことができる。
次ぎに、後にエミッタ拡散領域に対応する領域上の多結
晶シリコン膜４０と第２の酸化膜９と第１の多結晶シリ
コン膜８を下地のシリコン窒化膜７を露出するまで写真
蝕刻法及びエツチングにより除去する（第１図（ｂ））
。
晶シリコン膜４０と第２の酸化膜９と第１の多結晶シリ
コン膜８を下地のシリコン窒化膜７を露出するまで写真
蝕刻法及びエツチングにより除去する（第１図（ｂ））
。
その後、９５０℃ウェット酸化を行ない、多結晶シリコ
ン膜８の側面と多結晶シリコン膜４０の露出部にそれぞ
れ熱酸化膜４１．４２を形成する。次にこの熱酸化膜を
マスクに開口部のシリコン窒化膜７を加熱リン酸により
下地の熱酸化ｖ６が露出するまで除去する。このエツチ
ングは下地の熱酸化膜６が露出した後も意図的にオーバ
ーエツチングを行い、シリコン窒化膜７を３０００人程
度サイドエツチングし、多結晶シリコン膜８直下に空洞
４３を形成する。その後露出した第１の熱酸化膜６をＮ
Ｈ４Ｆ溶液などでエツチング除去する（第１図（Ｃ））
。
ン膜８の側面と多結晶シリコン膜４０の露出部にそれぞ
れ熱酸化膜４１．４２を形成する。次にこの熱酸化膜を
マスクに開口部のシリコン窒化膜７を加熱リン酸により
下地の熱酸化ｖ６が露出するまで除去する。このエツチ
ングは下地の熱酸化膜６が露出した後も意図的にオーバ
ーエツチングを行い、シリコン窒化膜７を３０００人程
度サイドエツチングし、多結晶シリコン膜８直下に空洞
４３を形成する。その後露出した第１の熱酸化膜６をＮ
Ｈ４Ｆ溶液などでエツチング除去する（第１図（Ｃ））
。
その後筒３の導電体として多結晶シリコンを全面に３０
００人程度被着し、オーバーハング部に露出している多
結晶シリコン膜８直下の空洞４３を完全に埋め込み、第
２の多結晶シリコン４４をオーバーハング部に残すよう
に熱酸化膜４２及びシリコン基板１表面が露出するまで
反応性プラズマエツチングにより除去する（第１図（ｄ
））。
００人程度被着し、オーバーハング部に露出している多
結晶シリコン膜８直下の空洞４３を完全に埋め込み、第
２の多結晶シリコン４４をオーバーハング部に残すよう
に熱酸化膜４２及びシリコン基板１表面が露出するまで
反応性プラズマエツチングにより除去する（第１図（ｄ
））。
ひき続き、露出したシリコン基板１表面と多結晶シリコ
ン４４の側壁部に７００人程サイ熱酸化膜４５を形成す
る。この時、あらかじめ第１の導電膜である多結晶シリ
コン８に添加しておいたボロンをオーバーハング部の多
結晶シリコン膜４４を通じて下地のシリコン基板１に拡
散しＰ型の外部ベース拡散領域４６を形成する。次にボ
ロンを２０ＫｅＶ、 ２ＸＩＯ”ａｎ−”の条件でイオ
ン注入し、Ｐ形の内部ベース領域４７をシリコン基板１
に形成する。続いて熱酸化Ｍ４２と開口部に形成した熱
酸化膜４５を反応性スパッタエツチングにより除去し、
シリコン基板１表面と多結晶シリコン４０を露出させ、
エミッタ開口を形成する（第１図（ｅ））。
ン４４の側壁部に７００人程サイ熱酸化膜４５を形成す
る。この時、あらかじめ第１の導電膜である多結晶シリ
コン８に添加しておいたボロンをオーバーハング部の多
結晶シリコン膜４４を通じて下地のシリコン基板１に拡
散しＰ型の外部ベース拡散領域４６を形成する。次にボ
ロンを２０ＫｅＶ、 ２ＸＩＯ”ａｎ−”の条件でイオ
ン注入し、Ｐ形の内部ベース領域４７をシリコン基板１
に形成する。続いて熱酸化Ｍ４２と開口部に形成した熱
酸化膜４５を反応性スパッタエツチングにより除去し、
シリコン基板１表面と多結晶シリコン４０を露出させ、
エミッタ開口を形成する（第１図（ｅ））。
尚、熱酸化膜４２はそのまま残しておいても良い。
その後、第４の導電体として多結晶シリコン膜４８を厚
さ２０００人程度全面に被着した後、砒素を５０ＫｅＶ
、 Ｉ ＸＩＯ”■−２の条件でイオン注入し、 さら
に所望の熱処理を施して第４の導電体なる多結晶シリコ
ン膜４８に添加した砒素をシリコン基板１に拡散して、
Ｎ形エミッタ領域４９を形成すると同時に最終的な外部
ベース領域４６と内部ベース領域４７とを形成する。
さ２０００人程度全面に被着した後、砒素を５０ＫｅＶ
、 Ｉ ＸＩＯ”■−２の条件でイオン注入し、 さら
に所望の熱処理を施して第４の導電体なる多結晶シリコ
ン膜４８に添加した砒素をシリコン基板１に拡散して、
Ｎ形エミッタ領域４９を形成すると同時に最終的な外部
ベース領域４６と内部ベース領域４７とを形成する。
その後、写真蝕刻法及びエツチングを用いて第１の多結
晶シリコン膜８にベースコンタクトを形成し、さらに基
板全面にアルミニウム５０を被着し。
晶シリコン膜８にベースコンタクトを形成し、さらに基
板全面にアルミニウム５０を被着し。
写真蝕刻法及びエツチングを用いてアルミニウムと第４
の導電体なる多結晶シリコン４８を同時にパターニング
して電極配線を形成しバイポーラトランジスタを形成す
る（第１図（ｆ））。
の導電体なる多結晶シリコン４８を同時にパターニング
して電極配線を形成しバイポーラトランジスタを形成す
る（第１図（ｆ））。
従来、アルミニウム電極配線を形成する際には、アルミ
ニウム５０とエミッタ引出し用の多結晶シリコン膜４８
のエツチングにおいてもアルミニウム５０のエツチング
においても第２の絶縁膜９をエツチングストッパーとし
て用いていたが、この第２の絶縁膜９は、このアルミニ
ウム配線形成に到るまでのプロセス工程中の種々のエツ
チング工程を経て薄くなっており、ストッパーにならず
にエツチング除去され、ベース電極になる第１の導電体
８はエツチング除去され、ベース電極の断線が容易に発
生していた。また、アルミニウム５０は多結晶シリコン
膜４８に配線加工を行なってから被着しているので、下
地の断差部でアルミニウム５０の断線が容易に発生して
いた。
ニウム５０とエミッタ引出し用の多結晶シリコン膜４８
のエツチングにおいてもアルミニウム５０のエツチング
においても第２の絶縁膜９をエツチングストッパーとし
て用いていたが、この第２の絶縁膜９は、このアルミニ
ウム配線形成に到るまでのプロセス工程中の種々のエツ
チング工程を経て薄くなっており、ストッパーにならず
にエツチング除去され、ベース電極になる第１の導電体
８はエツチング除去され、ベース電極の断線が容易に発
生していた。また、アルミニウム５０は多結晶シリコン
膜４８に配線加工を行なってから被着しているので、下
地の断差部でアルミニウム５０の断線が容易に発生して
いた。
しかし本発明によれば、第２の絶縁膜９は第２の導電体
４０によって保護されており、アルミニウム配線形成時
まで種々エツチングによる膜減りはなく、アルミニウム
配線形成時に十分にエツチングストッパーとなり、ベー
ス電極の断線は起こらない。さらに電極配線形成におい
ては、アルミニウム５０と多結晶シリコン膜４８を一度
のエツチングにおいて加工するため、アルミニウム５０
を被着する段階では下地には多結晶シリコン膜４８が被
着されており、下地の断差はこの多結晶シリコン膜４８
によって十分低減されており、アルミニウム５０の断線
は起こらない。又、アルミニウム５０と多結晶シリコン
膜４８の配線加工を一度のエツチングで行なっているの
で、従来の多結晶シリコン膜４８のエツチングとアルミ
ニウム５０のエツチングという二度のエツチングを行な
っていた場合に比べ下地の絶縁膜であるシリコン酸化膜
９の膜減りは抑えられる。
４０によって保護されており、アルミニウム配線形成時
まで種々エツチングによる膜減りはなく、アルミニウム
配線形成時に十分にエツチングストッパーとなり、ベー
ス電極の断線は起こらない。さらに電極配線形成におい
ては、アルミニウム５０と多結晶シリコン膜４８を一度
のエツチングにおいて加工するため、アルミニウム５０
を被着する段階では下地には多結晶シリコン膜４８が被
着されており、下地の断差はこの多結晶シリコン膜４８
によって十分低減されており、アルミニウム５０の断線
は起こらない。又、アルミニウム５０と多結晶シリコン
膜４８の配線加工を一度のエツチングで行なっているの
で、従来の多結晶シリコン膜４８のエツチングとアルミ
ニウム５０のエツチングという二度のエツチングを行な
っていた場合に比べ下地の絶縁膜であるシリコン酸化膜
９の膜減りは抑えられる。
上記実施例では、内部ベース層の形成はシリコン窒化膜
７、及びシリコン酸化膜６をエツチング除去し、改めて
薄い熱酸化膜を形成した状態で行なったが、シリコン窒
化膜７を除去した後、或いはシリコン酸化膜６を除去し
た後にイオン注入して形成することもできる。
７、及びシリコン酸化膜６をエツチング除去し、改めて
薄い熱酸化膜を形成した状態で行なったが、シリコン窒
化膜７を除去した後、或いはシリコン酸化膜６を除去し
た後にイオン注入して形成することもできる。
エミッタ開口を形成する際、熱酸化膜４５を反応性スパ
ッタエツチングにより除去し、シリコン基板表面を露出
させていた。この時、同時に熱酸化膜４２もエツチング
により除去し多結晶シリコン４０を露出させていたが、
熱酸化膜４５は反応性スパッタエツチングにより除去し
、シリコン基板表面を露出させ、多結晶シリコン４０上
に熱酸化膜４２を残して、バイポーラトランジスタを形
成することもできる。
ッタエツチングにより除去し、シリコン基板表面を露出
させていた。この時、同時に熱酸化膜４２もエツチング
により除去し多結晶シリコン４０を露出させていたが、
熱酸化膜４５は反応性スパッタエツチングにより除去し
、シリコン基板表面を露出させ、多結晶シリコン４０上
に熱酸化膜４２を残して、バイポーラトランジスタを形
成することもできる。
エミッタ耐圧改善等を目的として外部ベース層拡散領域
とエミツタ層拡散領域の大きさの関係を制御したい場合
、またエミッタ接合容量をより小さくするため或はエミ
ッタ・クラウデイング効果をより小さくするためにエミ
ツタ幅を小さくする場合には次のようにすればよい。即
ち、第６図に示すように内部ベース層１５を形成した後
、前記開口部の側壁に多結晶シリコン膜５１を選択的に
形成してこの開口部を狭める。この状態は、内部ベース
層４７を形成するイオン注入を行なった後、所定の厚み
の多結晶シリコン膜を堆積し、これを反応性イオンエツ
チングにより全面エツチングすることにより得られる。
とエミツタ層拡散領域の大きさの関係を制御したい場合
、またエミッタ接合容量をより小さくするため或はエミ
ッタ・クラウデイング効果をより小さくするためにエミ
ツタ幅を小さくする場合には次のようにすればよい。即
ち、第６図に示すように内部ベース層１５を形成した後
、前記開口部の側壁に多結晶シリコン膜５１を選択的に
形成してこの開口部を狭める。この状態は、内部ベース
層４７を形成するイオン注入を行なった後、所定の厚み
の多結晶シリコン膜を堆積し、これを反応性イオンエツ
チングにより全面エツチングすることにより得られる。
これにより狭いエミッタ拡散用開口部が得られる。また
、開口部側壁に残置する材料に比誘電率の小さい材料を
選択することによってエミッタベース間の寄生容量を小
さくできる。
、開口部側壁に残置する材料に比誘電率の小さい材料を
選択することによってエミッタベース間の寄生容量を小
さくできる。
また、上記実施例ではエミツタ層を第４の導電体である
多結晶シリコン膜４８からの固相拡散により形成したが
、直接イオン注入により形成することもできる。その場
合、内部ベース層形成の際にイオン注入のバッファ層と
して用いた７００人程サイシリコン酸化膜をそのまま用
いて、この酸化膜を通してエミツタ層形成のイオン注入
を行なっても良いしこの酸化膜を除去してイオン注入を
行なっても良い。また、イオン注入の加速電圧を調整し
て、エミッタ形成用の第３の導電体なる多結晶シリコン
膜、を通してイオン注入を行なっても良い。さらに上記
実施例では、第１乃至第３の導電体としてすべて多結晶
シリコン膜を用いた。これらは不純物の固相拡散源とし
て用いるのでなければ、他の材料を用いることができる
。上記実施例の構造では、第１乃至第３の導電体は熱酸
化膜が形成できるものであることが必要で、例えばモリ
ブデンシリサイド、タングステンシリサイドなどの高融
点金属シリサイドが有用である。
多結晶シリコン膜４８からの固相拡散により形成したが
、直接イオン注入により形成することもできる。その場
合、内部ベース層形成の際にイオン注入のバッファ層と
して用いた７００人程サイシリコン酸化膜をそのまま用
いて、この酸化膜を通してエミツタ層形成のイオン注入
を行なっても良いしこの酸化膜を除去してイオン注入を
行なっても良い。また、イオン注入の加速電圧を調整し
て、エミッタ形成用の第３の導電体なる多結晶シリコン
膜、を通してイオン注入を行なっても良い。さらに上記
実施例では、第１乃至第３の導電体としてすべて多結晶
シリコン膜を用いた。これらは不純物の固相拡散源とし
て用いるのでなければ、他の材料を用いることができる
。上記実施例の構造では、第１乃至第３の導電体は熱酸
化膜が形成できるものであることが必要で、例えばモリ
ブデンシリサイド、タングステンシリサイドなどの高融
点金属シリサイドが有用である。
その他本発明はその主旨を逸脱しない範囲で種々変形し
て実施することができる。
て実施することができる。
以上述べたように本発明によればエミッタ引出し用導電
膜とベース引出し用導電膜との間の絶縁膜を堆積させて
十分厚く形成することができ、その結果、後のエツチン
グプロセスでの膜減りによるエミッタ引出し用導電膜と
ベース引出し用導電膜のショートを防止することができ
る。また、ベース引出し用導電膜の膜減りによるベース
抵抗の増大を防止、することができる。
膜とベース引出し用導電膜との間の絶縁膜を堆積させて
十分厚く形成することができ、その結果、後のエツチン
グプロセスでの膜減りによるエミッタ引出し用導電膜と
ベース引出し用導電膜のショートを防止することができ
る。また、ベース引出し用導電膜の膜減りによるベース
抵抗の増大を防止、することができる。
第１図及び第２図は本発明の第１の実施例を示す図、第
３図及び第４図は第２の実施例を示す図、第５図及び第
６図は第３の実施例を示す図、第７図は従来例を示す図
である。 １・・・シリコン基板、 ２・・・Ｎ型高濃度不純物層
３・・・エピタキシャル層 ４・・・トレンチ領域、 ５・・・酸化膜６ 、１０
．１３．２６．４５・・・熱酸化膜７．２１・・・シリ
コン窒化膜 ８ 、１２．１６．１９．２５．２９．３１．４０．４
４．４８．５１・・・多結晶シリコン膜 ２０、２２・・・シリコン酸化膜 ２３、２４．４３・・・空洞 ２７、４６・・・外部ベース領域 ２８、４７・・内部ベース領域 ３０、４９・・・エミッタ領域 ５０・・・アルミニウム
３図及び第４図は第２の実施例を示す図、第５図及び第
６図は第３の実施例を示す図、第７図は従来例を示す図
である。 １・・・シリコン基板、 ２・・・Ｎ型高濃度不純物層
３・・・エピタキシャル層 ４・・・トレンチ領域、 ５・・・酸化膜６ 、１０
．１３．２６．４５・・・熱酸化膜７．２１・・・シリ
コン窒化膜 ８ 、１２．１６．１９．２５．２９．３１．４０．４
４．４８．５１・・・多結晶シリコン膜 ２０、２２・・・シリコン酸化膜 ２３、２４．４３・・・空洞 ２７、４６・・・外部ベース領域 ２８、４７・・内部ベース領域 ３０、４９・・・エミッタ領域 ５０・・・アルミニウム
Claims (9)
- （１）第１導電型のコレクタ領域を有する半導体基板上
に第１の絶縁膜、第１の耐酸化性絶縁膜、第１の導体膜
を順次形成する工程と、前記第１の導体膜上に第２の絶
縁膜を堆積して形成する工程と、前記第２の絶縁膜及び
前記第１の導体膜の少なくとも一部を除去して開口部を
設け前記第１の耐酸化性絶縁膜を露出させる工程と、前
記開口部の前記第１の導体膜表面に第３の絶縁膜を形成
する工程と、前記開口部及びこの開口部側壁の前記第１
の導体膜下の前記第１の耐酸化性絶縁膜を除去し前記第
１の絶縁膜を露出させる工程と、この露出した第１の絶
縁膜を除去して前記半導体基板表面を露出させる工程と
、前記開口部側壁の前記第１の導体膜下に第２の導体膜
を埋め込む工程と、前記開口部の前記半導体基板表面及
び前記第２の導体膜表面に熱酸化膜を形成するとともに
前記第１の導体膜に予め添加した第２導電型の不純物を
前記第２の導体膜を介して前記半導体基板に拡散させて
外部ベース領域を形成する工程と、前記開口部の前記半
導体基板に第２導電型の不純物を添加して内部ベース領
域を形成する工程と、前記開口部の前記半導体基板表面
を露出させこの開口部に第３の導体膜を形成するととも
に前記半導体基板にエミッタ領域を形成する工程とから
なることを特徴とする半導体装置の製造方法。 - （２）前記第１の絶縁膜は前記半導体基板の熱酸化膜で
あることを特徴とする請求項１記載の半導体装置の製造
方法。 - （３）前記第１の耐酸化性絶縁膜はシリコン窒化膜であ
ることを特徴とする請求項１記載の半導体装置の製造方
法。 - （４）前記第１の導体膜は多結晶シリコン膜であること
を特徴とする請求項１記載の半導体装置の製造方法。 - （５）前記第２の絶縁膜はＣＶＤ（ＣｈｅｍｉｃａｌＶ
ａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法により堆積したシリ
コン酸化膜であることを特徴とする請求項１記載の半導
体装置の製造方法。 - （６）前記第２の絶縁膜は堆積した第１のシリコン酸化
膜、窒化シリコン膜、第２のシリコン酸化膜からなる多
層絶縁膜であることを特徴とする請求項１記載の半導体
装置の製造方法。 - （７）前記第２の絶縁膜は堆積した窒化シリコン膜、シ
リコン酸化膜からなる多層絶縁膜であることを特徴とす
る請求項１記載の半導体装置の製造方法。 - （８）前記第３の絶縁膜は前記第１の導体膜の熱酸化膜
であることを特徴とする請求項１記載の半導体装置の製
造方法。 - （９）前記第２の絶縁膜上に第４の導体膜が形成される
ことを特徴とする請求項１記載の半導体装置の製造方法
。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30690088A JPH02153534A (ja) | 1988-12-06 | 1988-12-06 | 半導体装置の製造方法 |
| DE19893940394 DE3940394C2 (de) | 1988-12-06 | 1989-12-06 | Verfahren zur Herstellung eines Bipolartransistors |
| US07/645,313 US5204276A (en) | 1988-12-06 | 1991-01-24 | Method of manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30690088A JPH02153534A (ja) | 1988-12-06 | 1988-12-06 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02153534A true JPH02153534A (ja) | 1990-06-13 |
Family
ID=17962615
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30690088A Pending JPH02153534A (ja) | 1988-12-06 | 1988-12-06 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH02153534A (ja) |
| DE (1) | DE3940394C2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0529329A (ja) * | 1991-07-24 | 1993-02-05 | Canon Inc | 半導体装置の製造方法 |
| BE1007670A3 (nl) * | 1993-10-25 | 1995-09-12 | Philips Electronics Nv | Werkwijze voor het vervaardigen van een halfgeleiderinrichting waarbij een halfgeleiderzone wordt gevormd door diffusie vanuit een strook polykristallijn silicium. |
| JP2907323B2 (ja) * | 1995-12-06 | 1999-06-21 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| US6121101A (en) * | 1998-03-12 | 2000-09-19 | Lucent Technologies Inc. | Process for fabricating bipolar and BiCMOS devices |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5843539A (ja) * | 1981-09-08 | 1983-03-14 | Nec Corp | 半導体装置 |
| JPS5850755A (ja) * | 1981-09-21 | 1983-03-25 | Nippon Denso Co Ltd | 半導体装置 |
| JPS61283167A (ja) * | 1985-06-07 | 1986-12-13 | Nec Corp | 半導体装置の製造方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54155778A (en) * | 1978-05-30 | 1979-12-08 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor device and its manufacture |
| WO1981001911A1 (en) * | 1979-12-28 | 1981-07-09 | Ibm | Method for achieving ideal impurity base profile in a transistor |
| JPS587862A (ja) * | 1981-06-30 | 1983-01-17 | インタ−ナシヨナル・ビジネス・マシ−ンズ・コ−ポレ−シヨン | バイポ−ラ型トランジスタ−構造体及びその製造方法 |
| DE3330895A1 (de) * | 1983-08-26 | 1985-03-14 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zum herstellen von bipolartransistorstrukturen mit selbstjustierten emitter- und basisbereichen fuer hoechstfrequenzschaltungen |
| JPH0681862A (ja) * | 1992-09-07 | 1994-03-22 | Nippondenso Co Ltd | スタータクラッチ |
-
1988
- 1988-12-06 JP JP30690088A patent/JPH02153534A/ja active Pending
-
1989
- 1989-12-06 DE DE19893940394 patent/DE3940394C2/de not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5843539A (ja) * | 1981-09-08 | 1983-03-14 | Nec Corp | 半導体装置 |
| JPS5850755A (ja) * | 1981-09-21 | 1983-03-25 | Nippon Denso Co Ltd | 半導体装置 |
| JPS61283167A (ja) * | 1985-06-07 | 1986-12-13 | Nec Corp | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3940394A1 (de) | 1990-06-07 |
| DE3940394C2 (de) | 1997-08-28 |
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