KR950010878B1 - 바이폴라 트랜지스터 제조방법 - Google Patents
바이폴라 트랜지스터 제조방법 Download PDFInfo
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- 238000004519 manufacturing process Methods 0.000 title claims description 16
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 31
- 229920005591 polysilicon Polymers 0.000 claims abstract description 31
- 150000004767 nitrides Chemical class 0.000 claims abstract description 20
- 229910052796 boron Inorganic materials 0.000 claims abstract description 14
- 238000005530 etching Methods 0.000 claims abstract description 13
- 238000002955 isolation Methods 0.000 claims abstract description 11
- 239000004065 semiconductor Substances 0.000 claims abstract description 10
- 239000002184 metal Substances 0.000 claims abstract description 6
- 238000001704 evaporation Methods 0.000 claims abstract description 4
- 230000000873 masking effect Effects 0.000 claims abstract description 4
- 230000001590 oxidative effect Effects 0.000 claims abstract description 3
- 238000000034 method Methods 0.000 claims description 13
- 229920002120 photoresistant polymer Polymers 0.000 claims description 13
- -1 boron ions Chemical class 0.000 claims description 9
- 239000000758 substrate Substances 0.000 claims description 8
- 238000000151 deposition Methods 0.000 claims description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 2
- 230000008020 evaporation Effects 0.000 claims description 2
- 238000005468 ion implantation Methods 0.000 claims description 2
- 229910052710 silicon Inorganic materials 0.000 abstract 1
- 239000010703 silicon Substances 0.000 abstract 1
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/735—Lateral transistors
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- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Bipolar Transistors (AREA)
Abstract
내용없음
Description
제1도는 종래 바이폴라 트랜지스터 제조공정도.
제2도는 본 발명에 따른 바이폴라 트랜지스터 제조공정도.
* 도면의 주요부분에 대한 부호의 설명
21 : 반도체 기판 22 : 제1매입층
23,23' : 제2매입층 24 : 에피택셜층
25,35 : 산화막 26,31 : 질화막
27,29 : 포토레지스트 28 : 필드 격리막
30,32,34 : 제1 내지 제3폴리실리콘 33 : 사이드월
본 발명은 바이폴라 트랜지스터 제조방법에 관한 것으로서, 특히 베이스 영역과 에미터 영역을 사이드웰에 의해 격리 시켜 집적도를 향상 시킬 수 있도록한 바이폴라 트랜지스터 제조방법에 관한 것이다.
제1도는 일반적으로 널리 이용되는 바이폴라 트랜지스터 제조공정도로서, 먼저 제1(a)도와 같이 반도체 기판(1)에 제1산화막(2)을 형성 및 포토 에치하여 매입층 영역을 정의한 후 Sb 이온을 주입하여 확산에 의해 반도체 기판(1)과 반대 타입의 매입층(3)을 형성한다.
그 다음 상기 제1산화막(2)을 제거한 후 제1(b)도와 같이 에피택셜층(4)을 형성하고 산화 공정을 실시하여 제2산화막(5)을 형성 후 상기 제2산화막(5)을 포토 에치하여 격리영역을 정의한 다음 상기 정의된 격리역역 부분에 보론 이온을 주입 함으로서 상기 이온의 확산에 의해 격리영역(6)을 형성한다.
상기 공정 후 제1(c)도와 같이 제2산화막(5)을 제거한 후 산화 공정을 실시하여 제3산화막(7)을 형성하고, 상기 제3산화막(7)을 포토 에치하여 베이스가 형성될 부분을 정의한 다음 역시 보론 이온을 주입하여 베이스(8) 영역을 형성한다.
이후 제1(e)도에서와 같이 제3산화막(7)을 제거한 다음 산화 공정을 실시하여 제4산화막(9)을 형성하고, 상기 제4산화막(9)을 포토 에치하여 에미터 영역과 콜렉터 영역을 정의한 후 Pocl3가스를 주입하여 에미터(10)과 콜렉터(11)를 동시에 형성한다.
상기 공정이 완료되면 제1(d)도와 같이 상기 제4산화막(9)을 제거한 다음 절연막(12)을 소정 두께로 형성하고, 상기 베이스(8), 에미터(10), 콜렉터(11)의 콘택부를 형성하기 위해 상기 절연막(12)을 포토 에치하여 배선 영역을 정의한 다음 전면에 금속(13)을 증착 및 에치함으로서 배선공정을 완료하게 된다.
상기와 같은 종래 바이폴라 트랜지스터 제조방법에서는 베이스 영역을 먼저 형성한 다음 에미터와 콜렉터 영역이 형성될 부분을 오픈(OPEN)하고 Pocl3도핑으로 에미터와 콜렉터를 형성 후 이들 각각의 베이스, 에미터, 콜렉터 배선영역이 콘택홀을 형성하여 금속배선을 수행 함으로서 베이스 콘택부와 에미터 콘택부를 격리하는 절연막의 면적을 줄이는데 한계가 있으며, 이러한 요인은 반도체 소자의 집적도를 높이는데 많은 저해 요소가 되고 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 베이스 영역과 에미터 영역을 사이드월에 의해 격리 시킴에 따라 소자의 면적과 크기를 줄일 수 있도록 하는 바이폴라 트랜지스터 제조방법을 제공하는데 있다.
본 발명의 바이폴라 트랜지스터 제조방법은 반도체 기판(21) 위에 제1매입층(22)을 형성하고, 상기 제1매입층(22)의 양측에 소정 간격을 두고 제2매입층(23)(23')을 형성한 다음 에피층(24)을 형성하는 단계와, 상기 에피층(24) 위에 산화막(25)과 질화막(26)을 차례로 형성하고, 상기 질화막(26)을 에치하여 트랜지스터 영역을 정의한 다음 포토레지스트(27)를 도포 및 마스크 작업으로 필드 격리영역을 정의하고, 보론 이온을 주입하는 단계와, 상기 포토레지스트(27)를 제거하고, 산화시켜 필드 격리막(28)을 형성시킨 다음 포토레지스트(29)를 도포 및 포토 마스크 작업으로 베이스 영역을 정의한 후 보론 이온 주입하여 베이스(35)를 형성하는 단계와, 상기 포토레지스트(29)를 제거하고, 전면에 제1폴리실리콘(30), 질화막(31), 제2폴리실리콘(32)을 소정 두께를 갖도록 증착하여 증착하여 3층막을 형성하는 단계와, 상기 3층막을 에치하여 에미터 영역과 콜렉터 영역 만을 남기고 제거한 후 전면에 산화막 형성 및 에치백으로 잔여된 3층막의 측벽에 사이드윌(33)을 형성 시키고 보론 이온을 주입하는 단계와, 전면에 제3폴리실리콘(34)과 산화막(35)을 증착 및 에치백하여 제2폴리실리콘(32)을 제거하고, 질화막(31)을 제거하여 베이스 영역과 에미터 영역을 사이드월(33)에 의해 분리시키는 단계와, 베이스 영역과 에미터 및 콜렉터 영역의 제1폴리실리콘(30)에 콘택홀 형성 후 금속배선을 형성하는 단계로 이루어 진다.
이하 첨부된 도면에 의해 상세히 설명하면 다음과 같다.
제2도는 본 발명에 따른 바이폴라 트랜지스터 제조 공정도로서, 먼저 제2(a)도와 같이 반도체 기판(21) 위에 상기 반도체 기판(21)과의 반대 타입인 제1매입층(22)을 형성한 후 상기 제1매입층(22)의 양측에 소정간격을 두고 반도체 기판(21)과 동일한 타입의 제2매입층(23)(23')을 형성한 다음 에피층(24)을 형성한다.
이후 상기 에피층(24) 위에 산화막(25)과 질화막(26)을 차례로 형성하고, 상기 질화막(26)을 에치하여 절연 영역을 정의한 다음 포토레지스트(27)를 도포 및 마스크 작업으로 필드 격리영역을 정의한 후 전면에 보론 이온을 주입한다.
상기 공정이 완료되면 제2(b)도와 같이 포토레지스트(27)를 제거 한 다음 산화 공정을 실시하여 필드 격리막(28)을 형성시킨 다음 포토레지스트(29)를 도포 및 포토 마스크 작업으로 베이스 영역을 정의한 후 상기 베이스 영역에 보론 이온을 주입하여 베이스(35)를 형성한다.
그 다음 제2(c)도에서와 같이 포토레지스트(29)를 제거하고, 전면에 제1폴리실리콘(30)을 약 2,000Å, 질화막(31)은 약 1,400Å, 그리고 제2폴리실리콘(32)은 약 2,000Å 두께를 갖도록 차례로 증착하여 제1폴리실리콘(30)/질화막(31)/제2폴리실리콘(32)의 3층막 구조로 만들고, 이때 제1폴리실리콘(30)은 N+도프드(doped) 폴리실리콘을 사용한다.
이후 상기 제1폴리실리콘(30)/질화막(31)/제2폴리실리콘(32)의 3층막을 에미터 영역과 콜렉터 영역 만을 남기고 에치 한 다음 전면에 화학기상증착으로 산화막을 형성한 다음 에치백하여 잔여된 제1폴리실리콘(30)/질화막(31)/제2폴리실리콘(32)의 3층막의 측벽에 사이드월(33)을 형성시킨 후 부대적인(EXTRINSIC) 베이스 영역이 될 부분을 형성하기 위하여 보론 이온을 주입한다.
상기 공정이 완료되면 제2(d)도와 같이 전면에 제3폴리실리콘(34)을 2,000Å 두께로 증착하고, 다시 그 위에 화학기상증착으로 산화막(35) 또는 에스오지(SOG)를 도포하여 평탄화 시킨 다음 제2(e)도에서와 같이 에치백을 실시하여 제2폴리실리콘(32)까지 제거한 후 질화막(31)을 에치하여 제거하면 베이스 영역과 에미터영역은 사이드월(33)에 의해서 분리된다.
이후 베이스는 영역과 에미터 및 콜렉터 영역의 제1폴리실리콘(30)에 콘택홀을 형성 후 금속배선 공정을 실시하게 된다.
이상에서 상술한 바와 같이 본 발명은 베이스 영역과 에미터 영역이 사이드월에 의해 격리 되므로 소자의 면적과 크기를 줄일 수 있어 집적도를 향상시킬 수 있을 뿐만 아니라 베이스 영역과 에미터 영역의 연결을 폴리실리콘을 사용함으로써 CMOS 소자 제조 공정에도 적용할 수 있어 바이 시모스(BICMOS) 소자 제조 공정에도 유리한 것이다.
Claims (4)
- 바이폴라 트랜지스터 제조방법에 있어서, 반도체 기판(21) 위에 제1매입층(22)을 형성하고, 상기 제1매입층(22)의 양측에 소정 간격을 두고 제2매입층(23)(23')을 형성한 다음 에피층(24)을 형성하는 단계와, 상기 에피층(24) 위에 산화막(25)과 질화막(26)을 차례로 형성하고, 상기 질화막(26)을 에치하여 트랜지스터 영역을 정의한 다음 포토레지스트(27)를 도포 및 마스크 작업으로 필드 격리영역을 정의하고, 보론 이온을 주입하는 단계와, 상기 포토레지스트(27)를 제거하고, 산화시켜 필드 격리막(28)을 형성시킨 다음 포토레지스트(29)를 도포 및 포토 마스크 작업으로 베이스 영역을 정의한 후 보론 이온 주입하여 베이스(35)를 형성하는 단계와, 상기 포토레지스트(29)를 제거하고, 전면에 제1폴리실리콘(30), 질화막(31), 제2폴리실리콘(32)을 소정 두께를 갖도록 증착하여 증착하여 3층막을 형성하는 단계와, 상기 3층막을 에치하여 에미터 영역과 콜렉터 영역 만을 남기고 제거한 후 전면에 산화막 형성 및 에치백으로 잔여된 3층막의 측벽에 사이드윌(33)을 형성 시키고 보론 이온을 주입하는 단계와, 전면에 제3폴리실리콘(34)과 산화막(35)을 증착 및 에치백하여 제2폴리실리콘(32)을 제거하고, 질화막(31)을 제거하여 베이스 영역과 에미터 영역을 사이드월(33)에 의해 분리시키는 단계와, 베이스 영역과 에미터 및 콜렉터 영역의 제1폴리실리콘(30)에 콘택홀 형성 후 금속배선을 형성하는 단계로 이루어진 바이폴라 트랜지스터 제조방법.
- 제1항에 있어서, 제1 내지 제3폴리실리콘(30)(32)(34)은, 2,000Å 두께로 증착한 것을 특징으로 하는 바이폴라 트랜지스터 제조방법.
- 제1항에 있어서, 상기 제1폴리실리콘막(30)은, N+도프드(doped) 폴리실리콘을 사용한 것을 특징으로 하는 바이폴라 트랜지스터 제조방법.
- 제1,2 또는 3항에 의하여 제조된 바이폴라 트랜지스터 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930004152A KR950010878B1 (ko) | 1993-03-18 | 1993-03-18 | 바이폴라 트랜지스터 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930004152A KR950010878B1 (ko) | 1993-03-18 | 1993-03-18 | 바이폴라 트랜지스터 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR940022882A KR940022882A (ko) | 1994-10-21 |
| KR950010878B1 true KR950010878B1 (ko) | 1995-09-25 |
Family
ID=19352355
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019930004152A KR950010878B1 (ko) | 1993-03-18 | 1993-03-18 | 바이폴라 트랜지스터 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR950010878B1 (ko) |
-
1993
- 1993-03-18 KR KR1019930004152A patent/KR950010878B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR940022882A (ko) | 1994-10-21 |
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| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
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|
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