KR0149317B1 - 수평형 바이폴라 트랜지스터의 제조 방법 - Google Patents
수평형 바이폴라 트랜지스터의 제조 방법 Download PDFInfo
- Publication number
- KR0149317B1 KR0149317B1 KR1019950026165A KR19950026165A KR0149317B1 KR 0149317 B1 KR0149317 B1 KR 0149317B1 KR 1019950026165 A KR1019950026165 A KR 1019950026165A KR 19950026165 A KR19950026165 A KR 19950026165A KR 0149317 B1 KR0149317 B1 KR 0149317B1
- Authority
- KR
- South Korea
- Prior art keywords
- polysilicon
- forming
- region
- oxide film
- film
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title abstract description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 52
- 229920005591 polysilicon Polymers 0.000 claims abstract description 52
- 238000005192 partition Methods 0.000 claims abstract description 30
- 238000000034 method Methods 0.000 claims abstract description 24
- 230000004888 barrier function Effects 0.000 claims abstract description 18
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 15
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 15
- 238000001039 wet etching Methods 0.000 claims abstract description 10
- 239000000758 substrate Substances 0.000 claims description 25
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 13
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 13
- 239000004065 semiconductor Substances 0.000 claims description 12
- 150000002500 ions Chemical class 0.000 claims description 10
- 238000005530 etching Methods 0.000 claims description 7
- 239000012535 impurity Substances 0.000 claims description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 11
- 229910052710 silicon Inorganic materials 0.000 abstract description 11
- 239000010703 silicon Substances 0.000 abstract description 11
- 238000005516 engineering process Methods 0.000 description 7
- 229910021332 silicide Inorganic materials 0.000 description 6
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 6
- 239000012212 insulator Substances 0.000 description 5
- 238000005468 ion implantation Methods 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 238000001020 plasma etching Methods 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/6625—Lateral transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42304—Base electrodes for bipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/735—Lateral transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Manufacturing & Machinery (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Bipolar Transistors (AREA)
Abstract
본 발명은 수평형 바이폴라 트랜지스터에 관한 것으로서, 질화규소 격벽의 폭을 미세화하여 슬롯의 폭을 조절하여 베이스 영역의 폭을 미세화하고, 베이스 영역의 이온 주입과 베이스 영역과 베이스 전극을 자기정합적으로 연결함으로써 특성 조절이 가능하게 되어 신뢰도를 향상시키는 수평형 바이폴라 트랜지스터의 제조 방법이다. 또한 베이스 전극과 폴리실리콘 격벽을 동시에 형성하여 공정이 간단하며, 베이스 전극과 격벽 형성시 습식 식각법을 이용함으로써, 실리콘 표면의 손상을 방지하여 양호한 소자를 제조할 수 있는 수평형 바이폴라 트랜지스터의 제조 방법이다.
Description
제1도는 종래의 수평형 바이폴라 트랜지스터의 구조를 도시한 단면도이고,
제2도의 (a) ∼ (f)는 본 발명에 의한 수평형 바이폴라 트랜지스터의 제조 방법을 그 공정 순서에 따라 도시한 단면도이고,
제3도는 본 발명에 의한 수평형 바이폴라 트랜지스터의 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
10 : 산화규소층 20 : N형 폴리실리콘층(반도체 기판)
22 : 에미터 영역 24 : 베이스 영역
26 : 콜렉터 영역 30, 60 : 산화막
40 : 폴리실리콘층 42 : 베이스 전극
44 : 폴리실리콘 격벽 46 : 산화규소 격벽
50 : 산화막 패턴 52, 54 : 질화규소 격벽
70 : 실리사이드막
본 발명은 트랜지스터의 제조 방법에 관한 것으로서, 더욱 상세하게는, 수평형 구조를 갖는 바이폴라 트랜지스터의 제조 방법에 관한 것이다.
일반적으로 수평형 바이폴라 트랜지스터는 주로 PNP와 NPN을 한 웨이퍼 상에 근접하게 형성할 때 사용되는 소자로서, 트랜지스터의 컬렉터, 에미터, 베이스가 반도체 웨이퍼의 면을 따라 가로 방향으로 배열한 구조이다.
콜렉터와 에미터는 같은 확산에 의해 동시에 만들어지고, 다른 확산에 의해 베이스를 형성하는데, 각 소자의 격리는 통상적으로 PN접합에 의한 격리가 이용되어 왔다.
SOI(Silicon On Insulator) 기술은 절연체로 완전히 둘러싸는 격리 기술을 집합적으로 일컫는 말로서, 고전압과 고주파 환경에 적용되는 방법이다.
SOI는 기생 용량과 칩 크기의 감소에 의하여 회로 속도를 증가시키는 이점이 있다.
고집적도, 고속 소자를 구현할 수 있는 SOI 기술중에서 유전체 위에 얇은 실리콘층을 형성할 수 있어 널리 사용되는 SIMOX 기술은 고속, 저전력, 광범위 온도 범위에서 안정적으로 작동하는 군사용 장비와 파워 IC, 전자통신 장비 등에 사용되고, 0.8㎛이하의 크기를 가진 CMOS회로용으로 적합하다.
따라서, SOI의 SIMOX 격리 기술을 수평형 바이폴라 트랜지스터에 적용하여 소자의 성능을 높이려는 노력이 있어 왔다.
그러나, SIO구조의 웨이퍼를 이용하여 수평형 바이폴라 트랜지스터를 구현하는 경우 사진식각 기술의 한계로 대부분 베이스 영역이 넓고, 베이스 저항이 크다. 또한, 일반적으로 MOS소자와 같은 기술로 만들어지기 때문에 저농도 P형 베이스 양옆에 고농도 N형 에미터, 콜렉터가 있어 적정 수준의 내압을 확보하기가 어렵기 때문에 고성능 트랜지스터를 제조하기가 상당히 어렵다.
그러므로 다음과 같은 제조 방법이 사용된다.
그러면, 첨부한 도면을 참고로 하여 수평형 바이폴라 트랜지스터에 대하여 더욱 상세하게 설명한다.
제1도는 종래의 수평형 바이폴라 트랜지스터의 구조를 도시한 단면도이다.
제1도에 도시한 바와 같이, 종래의 수평형 바이폴라 트랜지스터는 산화규소층(10) 위에 형성되어 있는 N-형 기판(20)안에 N+형 불순물 확산 영역인 에미터 영역(22)과 콜렉터 영역(26)이 사이에 간격을 두고 형성되어 있고, 에미터 영역(22)과 콜렉터 영역(26)사이에 콜렉터 영역(26)과 간격을 두고 P-형 베이스 영역(24)이 형성되어 있다.
상기한 베이스 영역(24)과 콜렉터 영역(26) 사이의 N-형 기판(20) 위에는 산화막(30)이 형성되어 있고, 산화막(30)과 베이스 영역(24) 위에는 양 측면에 폴리실리콘 격벽(44)이 형성되어 있는 P++형의 폴리실리콘으로 이루어진 베이스 전극(42)이 형성되어 있다.
한 쪽의 폴리실리콘 격벽(44)은 기판(20)에 형성되어 있는 베이스 영역(24)과 접하고 있고, 다른 한쪽의 폴리실리콘 격벽(44)은 산화막(30) 위에 부착되어 있다.
또한, 베이스 전극(42) 위에는 실리사이드막(70)이 형성되어 있고, 베이스 전극(42)의 폴리실리콘 격벽(44)의 측면에는 산화규소 격벽(46)이 부가되어 형성되어 있다.
산화규소 격벽(46)의 한 쪽은 기판(20)에 형성되어 있는 베이스 영역(24)과 에미터 영역(22)의 경계면으로부터 에미터 영역(22)의 위에 형성되어 에미터 영역(22)과 접촉되어 있고, 다른 한 쪽의 절연체 격벽(46)은 콜렉터 영역(26)과 접촉되어 있다.
그리고 에미터 영역(22)과 콜렉터 영역(26)의 표면에는 실리사이드막(70)이 형성되어 있다.
이상의 종래의 수평형 바이폴라 트랜지스터를 제조하는 방법은, N-형의 반도체 활성 영역을 갖는 SOI 기판(10, 20) 위에 산화규소의 산화층(30)을 침적하고, 이 위에 P++형 폴리실리콘층을 침적하여 원하는 크기의 N-영역을 갖도록 소정의 폭대로 패터닝하여 베이스 전극(42)을 형성한 다음 베이스 전극(42)의 양 측면에 폴리실리콘 격벽(44)을 형성한다.
베이스 전극(24)의 한 쪽 기판(20)에 사진, 이온 주입 방법으로 콜렉터 영역(26)을 형성한다.
다음은 베이스 영역(24)의 블랭킷(blanket) 이온 주입방법과 열처리를 통하여 다른 한 쪽 기판(20)의 폴리실리콘 격벽(44)의 하부 기판(20)에 베이스 영역(24)을 형성한다.
다시 기판(20)에 블랭킷 이온 주입하여 콜렉터 영역(26)과 간격을 두고 베이스 영역(24)의 측면에 에미터 영역(22)을 형성한다.
베이스 영역(24)의 측면에 형성되어 있는 폴리실리콘 격벽(44)옆에 산화규소 격벽(46)을 부가하여 형성한 다음 에미터 영역(22)의 표면과 콜렉터 영역(26)의 표면 그리고 베이스 전극(42)의 표면을 실리사이드화(silicidation)하여 실리사이드막(70)을 형성한다.
이러한 종래의 수평형 바이폴라 트랜지스터에는 유전체 위에 도핑된 폴리실리콘층에 콜렉터, 베이스, 에미터 영역이 형성되어 있는데, 콜렉터와 베이스 사이 간격의 기판이 에피층의 역할을 하며, 각각의 영역은 절연체로 분리되어 있다.
그러나, 이러한 종래의 수평형 바이폴라 트랜지스터는, 베이스 영역을 형성하기 위한 블랭킷 이온 주입시 에미터 영역과 콜렉터 영역이 P형으로 도핑되어 N+이온 주입 이후 N+영역의 농도 조절이 어려우며 열처리가 부족할 경우 P-N 접합 구조가 형성되어 원하는 특성을 얻을 수 없는 경우가 발생할 수 있다는 문제점을 가지고 있다.
또한 베이스 전극을 RIE(Reactive Ion Etching)와 같은 건식 식각 방법으로 형성하므로 실리콘 표면에 손상이 가고, 절연체 격벽을 형성할 때 역시 에미터 영역과 콜렉터 영역의 실리콘 표면에 손상을 입기 쉽다는 문제점을 가지고 있다.
본 발명의 목적은 이러한 문제점을 해결하기 위한 것으로서, 실리콘 표면의 손상을 방지하고, 베이스 영역을 슬롯(slot)을 통하여 이온을 주입하고 자기 정합적 방법으로 형성시킴으로써 에미터 영역과 콜렉터 영역의 농도를 조절하여 신뢰도를 향상하는 데에 있다. 또한, 베이스 영역의 이온을 주입하는 슬롯의 크기를 조절하여 베이스 영역의 폭을 미세화할 수 있다.
이러한 목적을 달성하기 위한 본 발명에 따른 수평형 바이폴라 트랜지스터의 제조 방법은, 제1도정형 반도체 기판위에 제1절연막과 제2도전형 폴리실리콘막을 차례로 적층한 다음, 폴리실리콘막 위에 절연막 패턴을 형성하는 제1공정, 상기 절연막 패턴의 양 측면에 질화규소 격벽을 형성하고, 상기 절연막 패턴 한쪽의 상기한 질화규소 격벽을 제거하고, 상기 폴리실리콘막의 표면에 제2산화막을 형성하는 제2공정, 상기 절연막 패턴의 다른 한쪽의 상기 질화규소 격벽을 제거하여 아래의 상기 폴리실리콘막의 일부가 노출되도록 하고 노출된 폴리실리콘막을 식각하여 상기 제1산화막의 일부가 노출되도록 하는 제3공정, 상기 제1산화막의 노출된 부분과 기판 표면의 상기 제2산화막을 제거하여, 슬롯을 형성하고, 상기 슬롯을 통하여 이온을 주입하여 베이스 영역을 형성하는 제4공정, 상기 반도체 기판 전면에 폴리실리콘층을 적층한 다음 상기 폴리실리콘층과 그 아래에 형성되어 있는 상기 폴리실리콘막을 식각하여 베이스 전극을 형성하고, 동시에 베이스 전극의 양 측면에 폴리실리콘 격벽을 형성하는 제5공정, 상기 산화막 패턴을 제거하고, 상기 베이스 전극의 측면에 산화규소 격벽을 형성한 다음 제1도전형 불순물을 고농도로 이온 주입하여 에미터 영역과 콜렉터 영역을 형성하는 제6공정을 포함하고 있다.
본 발명에 따른 이러한 수평형 바이폴라 트랜지스터에서는, 베이스 전극 등의 형성시 습식 식각의 방법을 이용하여 실리콘 표면의 손상을 방지하고, 베이스 영역을 슬롯을 통하여 이온을 주입하고 자기 정합적 방법으로 형성시킴으로써 에미터 영역과 콜렉터 영역의 농도를 조절하여 신뢰도를 향상하게 되고, 베이스 전극과 폴리실리콘 격벽을 동시에 형성하여 공정이 간단해진다. 또한, 베이스 영역의 이온을 주입하는 슬롯의 크기를 조절하여 베이스 영역의 폭을 미세화 할 수 있게 된다.
그러면, 첨부한 도면을 참고로 하여 본 발명에 따른 수평형 바이폴라 트랜지스터의 한 실시예를 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있을 정도로 상세히 설명한다.
제2도의 (a) ∼ (f)는 본 발명에 의한 수평형 바이폴라 트랜지스터의 제조방법을 그 공정 순서에 따라 도시한 단면도이다.
제2도의 (a)에서와 같이, SOI구조에서, 산화규소층(10)위에 형성된 N-형 폴리실리콘층의 반도체 기판(20) 위에 제1산화막(30)과 P형이 고농도로 도핑된 폴리실리콘막(40)을 차례로 적층한다. 다음, 폴리실리콘막(40) 위에 제2산화막을 형성하고 패터닝하여 산화막 패턴(50)을 형성한다. 이 산화막 패턴(50)의 폭이 후에 형성될 베이스 전극의 폭을 결정하게 된다. 따라서 적절한 폭으로 패터닝하여야 한다.
제2도의 (b)에서와 같이, 산화막 패턴(50)의 위에 질화막을 적층하고 건식 식각하여 산화막 패턴(50)의 양 측면에 질화규소 격벽(52, 54)을 형성한다. 질화막을 이용하여 격벽을 형성하는 것은 먼저 형성된 제1산화막(30)이나 산화막 패턴(50)의 식각률과 격벽의 식각률이 달라야 하기 때문이다.
제2도의 (c)에서와 같이, 사진식각법으로 산화막 패턴(50)의 한쪽 질화규소 격벽(54)을 제거한다. 이 때의 식각은 습식 식각을 이용한다. 다음, P형이 고농도로 도핑된 폴리실리콘층(40)을 열산화하여 표면에 제2산화막(60)을 형성한다.
제2도의 (d)에서와 같이, 산화막 패턴(50)의 다른 한쪽의 질화규소 격벽(52)을 제거하여 아래의 P형이 고농도로 도핑된 폴리실리콘막(40)의 일부가 노출되도록 한다. 계속하여 노출된 폴리실리콘막(40)을 습식 또는 건식 식각으로 제거하여 제1산화막(30)의 일부가 노출되도록 한다. 다음, 습식 식각하여 노출된 제1산화막(30)과 기판 표면의 제2산화막(60)을 제거하여, 산화막 패턴(50)의 한쪽이 깊게 파인 슬롯(100)을 형성한다.
슬롯(100)을 형성할 때 제거할 부분의 폴리실리콘막만이 노출되도록 하고 식각함으로써 폴리실리콘막 전체가 식각되는 것을 방지하고, 습식 식각법을 이용함으로써 실리콘 표면의 손상을 방지한다.
그리고, 슬롯(100)을 통하여 이온을 주입하여 베이스 영역(24)을 형성한다.
베이스 영역(24)의 폭은 슬롯(100)의 폭에 의해 결정되고, 슬롯(100)의 폭은 제거된 질화규소 격벽(52)의 폭에 의해 결정된다. 이때의 방법에서는 종래의 확산 기법에서와는 달리 베이스 영역(24)을 명확히 정의한다.
따라서, 질화규소 격벽(52)의 폭을 조절함으로써 필요한 크기의 베이스 영역(24)을 형성할 수 있다.
제2도의 (e)에서와 같이, 반도체 기판 전면에 폴리실리콘층을 형성한 다음 RIE 방법으로 식각하여 베이스 전극(42)과 베이스 전극(42)의 양 측면의 폴리실리콘 격벽(44)을 동시에 형성한다.
이로써 베이스 영역(24)과 베이스 전극(42)이 연결된다.
제2도의 (f)에서와 같이, 베이스 전극(42)의 위에 형성되어 있는 산화막 패턴(50)을 습식 식각으로 제거하고, 반도체 기판 표면에 산화막을 증착한 후 RIE 방법으로 베이스 전극(42)의 측면에 산화규소 격벽(46)을 형성한다.
다음 베이스 전극(42)과 베이스 전극(42)의 격벽(44)의 주위에 N형의 불순물을 고농도로 이온 주입하여 에미터 영역(22)과 콜렉터 영역(26)을 형성한다.
먼저 형성한 산화규소 격벽(46)은 이온 주입시에 베이스 전극(42)을 보호한다.
마지막으로 실리사이드화로 에미터 영역(22)의 표면과 콜렉터 영역(26)의 표면, 그리고 베이스 전극(42)의 표면에 실리사이드막(70)을 형성한다.
이렇게 하여 완성된 수평형 바이폴라 트랜지스터의 단면도가 제3도에 도시되어 있다.
제3도에 도시된 바와 같이 본 발명에 의한 수평형 바이폴라 트랜지스터는 N-형 폴리실리콘의 반도체 기판(20)에 에미터 영역(22)과 콜렉터 영역(26)이 사이에 간격을 두고 형성되어 있으며, 그 사이에 베이스 영역(24)이 콜렉터 영역(26)과 간격을 두고 형성되어 있다.
베이스 영역(24)과 콜렉터 영역(26) 사이의 N-형 반도체 기판(20)의 표면에는 산화막(30)이 형성되어 있으며 산화막(30) 위에는 콜렉터 영역(26)쪽의 측면에 폴리실리콘 격벽(444)과 산화막 격벽(46)이 형성되어 있는 베이스 전극(42)이 형성되어 있다.
베이스 전극(42)의 다른 한쪽 측면에는 폴리실리콘 격9벽(44)이 형성되어 베이스 영역(24)의 표면과 접촉되어 있다. 또한 폴리실리콘 격벽(44)의 옆에는 다시 산화규소 격벽(46)이 형성되어 에미터 영역(22)의 표면의 일부와 접촉되어 있다.
베이스 전극(42)과 에미터 영역(22), 콜렉터 영역(26)의 표면에는 실리사이드막(70)이 형성되어 있다.
따라서, 본 발명에 따른 수평형 바이폴라 트랜지스터는 질화규소 격벽의 폭을 미세화하여 슬롯의 폭을 조절하면 베이스 영역의 폭을 미세화할 수 있고, 베이스 영역의 이온 주입과 베이스 영역과 베이스 전극을 자기정합적으로 연결함으로써 특성 조절이 가능하여 신뢰도를 향상하는 효과가 있다.
또한 베이스 전극과 폴리실리콘 격벽을 동시에 형성하여 공정을 간단하게 하며, 베이스 전극과 격벽 형성시 습식 식각법을 이용함으로써, 실리콘 표면의 손상을 방지하여 양호한 소자를 제조할 수 있다.
Claims (4)
- 제1도전형 반도체 기판위에 제1산화막과 제2도전형 폴리실리콘막을 차례로 적층한 다음, 폴리실리콘막 위에 절연막 패턴을 형성하는 제1공정, 상기 절연막 패턴의 양 측면에 질화규소 격벽을 형성하고, 상기 절연막 패턴 한쪽의 상기한 질화규소 격벽을 제거하고, 상기 폴리실리콘막의 표면에 제2산화막을 형성하는 제2공정, 상기 절연막 패턴의 다른 한쪽의 상기 질화규소 격벽을 제거하여 아래의 상기 폴리실리콘막의 일부가 노출되도록 하고 노출된 폴리실리콘막을 식각하여 상기 제1산화막의 일부가 노출되도록 하는 제3공정, 상기 제1산화막의 노출된 부분과 기판 표면의 상기 제2산화막을 제거하여, 슬롯을 형성하고, 상기 슬롯을 통하여 이온을 주입하여 베이스 영역을 형성하는 제4공정, 상기 반도체 기판 전면에 폴리실리콘층을 적층한 다음 상기 폴리실리콘층과 그 아래에 형성되어 있는 상기 폴리실리콘막을 식각하여 베이스 전극을 형성하고, 동시에 베이스 전극의 양 측면에 폴리실리콘 격벽을 형성하는 제5공정, 상기 산화막 패턴을 제거하고, 상기 베이스 전극의 측면에 산화규소 격벽을 형성한 다음 제1도전형 불순물을 고농도로 이온 주입하여 에미터 영역과 콜렉터 영역을 형성하는 제6공정을 포함하는 수평형 바이폴라 트랜지스터의 제조 방법.
- 제1항에서, 상기 질화규소 격벽은 상기 제1산화막과 상기 절연막 패턴과 다른 식각률을 갖는 수평형 바이폴라 트랜지스터의 제조 방법.
- 제1항에서, 상기 제4공정에서 상기 제1산화막의 일부분과 기판 표면의 상기 제2산화막을 습식 식각법으로 제거하는 수평형 바이폴라 트랜지스터의 제조 방법.
- 제1항에서, 상기 폴리실리콘층과 상기 폴리실리콘막을 습식 식각의 방법으로 식각하여 베이스 전극과 폴리실리콘 격벽을 형성하는 수평형 바이폴라 트랜지스터의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950026165A KR0149317B1 (ko) | 1995-08-23 | 1995-08-23 | 수평형 바이폴라 트랜지스터의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950026165A KR0149317B1 (ko) | 1995-08-23 | 1995-08-23 | 수평형 바이폴라 트랜지스터의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970013108A KR970013108A (ko) | 1997-03-29 |
| KR0149317B1 true KR0149317B1 (ko) | 1998-12-01 |
Family
ID=19424247
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950026165A KR0149317B1 (ko) | 1995-08-23 | 1995-08-23 | 수평형 바이폴라 트랜지스터의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0149317B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100661724B1 (ko) * | 2005-12-28 | 2006-12-26 | 동부일렉트로닉스 주식회사 | 반도체 소자 및 그 제조 방법 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030014062A (ko) * | 2001-08-10 | 2003-02-15 | 씨엘디 주식회사 | 유기 el 소자의 격벽 제조방법 |
-
1995
- 1995-08-23 KR KR1019950026165A patent/KR0149317B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100661724B1 (ko) * | 2005-12-28 | 2006-12-26 | 동부일렉트로닉스 주식회사 | 반도체 소자 및 그 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR970013108A (ko) | 1997-03-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR900005124B1 (ko) | 상보형 반도체장치 | |
| US5554554A (en) | Process for fabricating two loads having different resistance levels in a common layer of polysilicon | |
| JPH1070281A (ja) | 半導体装置およびその製造方法 | |
| JP3888658B2 (ja) | Ｓｏｉ構造を有する半導体素子及びその製造方法 | |
| JP3307489B2 (ja) | 半導体装置およびその製造方法 | |
| KR0134383B1 (ko) | 집적 바이폴라/cmos 트랜지스터 및 그 제조방법 | |
| US5328860A (en) | Method of manufacturing a semiconductor device | |
| KR0128339B1 (ko) | Cmos 기술을 이용하는 바이폴라 트랜지스터 제조방법 | |
| EP0274217A1 (en) | Method of producing a semiconductor device | |
| KR100233286B1 (ko) | 반도체 장치 및 그 제조방법 | |
| US6596600B1 (en) | Integrated injection logic semiconductor device and method of fabricating the same | |
| KR0182030B1 (ko) | 바이시모스 트랜지스터 및 그 제조 방법 | |
| US5830799A (en) | Method for forming embedded diffusion layers using an alignment mark | |
| JPH04363046A (ja) | 半導体装置の製造方法 | |
| US5994196A (en) | Methods of forming bipolar junction transistors using simultaneous base and emitter diffusion techniques | |
| KR0149317B1 (ko) | 수평형 바이폴라 트랜지스터의 제조 방법 | |
| KR100818535B1 (ko) | 반도체 디바이스 및 그 제작 방법 | |
| US5716886A (en) | Method of fabricating a high voltage metal-oxide semiconductor (MOS) device | |
| US5747374A (en) | Methods of fabricating bipolar transistors having separately formed intrinsic base and link-up regions | |
| KR100486112B1 (ko) | 바이 씨 모스 트랜지스터의 제조방법 | |
| EP0406883B1 (en) | Bipolar type semiconductor device and method of making same | |
| KR0172509B1 (ko) | 수평 구조의 바이폴라 트랜지스터 제조 방법 | |
| JP2633559B2 (ja) | バイポーラ―ｃｍｏｓ半導体装置の製造方法 | |
| KR100319872B1 (ko) | 신뢰성이개선된바이씨모스(BiCMOS)반도체장치의제조방법 | |
| KR0149320B1 (ko) | 수평형 바이폴라 트랜지스터 및 그 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20050506 Year of fee payment: 8 |
|
| LAPS | Lapse due to unpaid annual fee |