KR0172509B1 - 수평 구조의 바이폴라 트랜지스터 제조 방법 - Google Patents
수평 구조의 바이폴라 트랜지스터 제조 방법 Download PDFInfo
- Publication number
- KR0172509B1 KR0172509B1 KR1019950018278A KR19950018278A KR0172509B1 KR 0172509 B1 KR0172509 B1 KR 0172509B1 KR 1019950018278 A KR1019950018278 A KR 1019950018278A KR 19950018278 A KR19950018278 A KR 19950018278A KR 0172509 B1 KR0172509 B1 KR 0172509B1
- Authority
- KR
- South Korea
- Prior art keywords
- insulating layer
- forming
- region
- conductive
- layer
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 16
- 239000012535 impurity Substances 0.000 claims abstract description 30
- 125000006850 spacer group Chemical group 0.000 claims abstract description 16
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 13
- 229920005591 polysilicon Polymers 0.000 claims abstract description 13
- 238000000034 method Methods 0.000 claims abstract description 12
- 239000000758 substrate Substances 0.000 claims abstract description 7
- 238000005530 etching Methods 0.000 claims abstract description 6
- 238000000137 annealing Methods 0.000 claims abstract description 3
- 150000004767 nitrides Chemical group 0.000 claims description 6
- 239000004065 semiconductor Substances 0.000 claims description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/6625—Lateral transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/735—Lateral transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Bipolar Transistors (AREA)
Abstract
본 발명은 기판(1)상 예정된 부위에 저농도 도핑영역(3)을 형성하는 제1단계; 상기 저농도 도핑영역에 도핑된 불순물과 동일한 형태의 불순물을 고농도로 도핑한 제1폴리실리콘층(4)을 전체구조 상에 형성하는 제2단계; 상기 제1폴리실리콘층 상에 제1절연층(5)을 형성한 후, 에미터 및 컬렉터로 예정된 영역의 상기 제1절연층 및 제1폴리실리콘층을 제거하는 제3단계; 전체구조 표면에 제2절연층(6)을 형성한 후, 식각공정을 수행하여 베이스가 형성될 부위의 상기 제1절연층 및 제1폴리실리콘층의 측벽에 상기 제2절연층을 남기는 제4단계; 어닐링 공정을 수행하여 상기 제1폴리실리콘층에 도핑된 불순물을 상기 저농도 도핑영역으로 확산시킨 후, 컬렉터로 동작할 영역에 잔류한 상기 제2절연층의 측벽에 제3절연층 스페이서(7)를 형성하는 제5단계; 및 상기 기판의 노출된 부위에 상기 저농도 도핑영역에 도핑된 불순물과 다른 형태의 불순물을 이온주입하여 베이스 영역을 형성하는 제6단계를 포함하는 것을 특징으로 하는 수평 구조의 바이폴라 트랜지스터 제조 방법에 관한 것으로, 수평 구조를 가지는 바이폴라 트랜지스터를 제조할 수 있게 되며, 스페이서를 이용하여 베이스의 폭을 정밀하게 조절할 수 있도록 한 것이다.
Description
제1a도 내지 제1f도는 본 발명의 일 실시예에 따른 수평 구조의 바이폴라 트랜지스터 제조 공정도.
* 도면의 주요부분에 대한 부호의 설명
1 : 기판 2 : 필드산화층
3 : n-도핑영역 4 : 폴리실리콘층
5 : 질화층 6 : 산화층
7 : 산화층 스페이서
본 발명은 반도체 제조 분야에 관한 것으로, 특히 바이씨모스(BiCMOS) 회로 등에 적용되는 수평 구조의 바이폴라 트랜지스터(lateral bipolar transistor) 제조 방법에 관한 것이다.
일반적으로, 바이폴라 트랜지스터는 수직 구조로 제조되었다. 이러한 구조, 즉, 바이폴라 트랜지스터를 이루는 에미터, 베이스, 콜렉터를 수직 구조로 형성하는 것은 제조 공정이 복잡함에도 불구하고 바이폴라 트랜지스터의 특성을 결정하는 중요한 요소 중에 하나인 베이스의 폭을 조절하기가 쉬운 장점이 있다.
한편, SOI(Semiconductor On Insulator) 구조에 대한 연구가 진행됨에 따라 SOI 구조의 장점 때문에 SOI를 이용한 바이씨모스(BiCMOS) 회로 구성에 관심이 높아지고 있다. 그런데 SOI 구조에서는 그 구조의 특성상 수직형의 바이폴라 트랜지스터를 형성하기가 매우 어렵기 때문에 수평 형태로 제조되어야 하며, 이를 구현하기 위한 방법이 요구되기에 이르렀다. 바이폴라 트랜지스터의 특성 향상을 위해서 베이스의 폭은 적어도 0.1㎛ 이하로 조절되어야 하기 때문에 베이스의 폭을 정밀하게 조절할 수 있는 제조 방법이 요구된다.
따라서, 본 발명은 수평 구조를 가지더라도 베이스의 폭을 정밀하게 조절할 수 있는 수평 구조의 바이폴라 트랜지스터 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, 바이폴라 트랜지스터 제조 방법에 있어서 반도체 기판의 예정된 부위에 저농도의 제1도전형 불순물 영역을 형성하는 제1단계; 제1단계 수행후, 전체구조 상부에 상기 저농도의 제1도전형 불순물 영역에 고농도의 제1도전형 불순물이 도핑된 전도층을 형성하는 제2단계; 상기 전도층 상에 절연층을 형성하는 제3단계; 상기 절연층 및 상기 전도층을 선택식각하여 적어도 예정된 베이스 영역을 노출시키는 제4단계;
적어도 노출된 상기 전도층의 측벽 부분을 덮는 제1스페이서 절연층을 형성하는 제5단계; 예정된 콜렉터 영역의 상기 제1스페이서 절연층의 측벽에 제2스페이서 절연층을 형성하는 제6단계; 및 노출된 상기 저농도의 제1도전형 불순물 영역에 제2도전형 불순물을 이온주입하여 베이스를 형성하는 제7단계를 포함한다.
이하, 첨부된 도면 제1a도 내지 제1f도를 참조하여 본 발명의 바람직한 실시예를 설명한다.
먼저, 제1a도에 도시된 바와 같이 기판(1) 상에 LOCOS(LOCal Oxidation of Silicon) 공정으로 소자 분리층인 필드산화층(2)을 형성한 후, 기판(1)의 활성 영역 부위에 이온주입법으로 n-도핑영역(3)을 형성한다.
이어서, 제1b도에 도시된 바와 같이 전체구조 상에 N형 불순물이 고농도로 도핑된 폴리실리콘층(4), 절연층인 질화층(SiN, 5)을 증착한 후, 질화층(5) 및 폴리실리콘층(4)을 선택식각하여 베이스가 형성될 영역의 n-도핑영역(3)을 노출시킨다. 이때, 선택식각시 노출되는 영역의 폭은 이후의 공정을 위해 일정 마진(margin)을 갖도록 한다.
계속해서, 제1c도에 도시된 바와 같이 전체구조 표면에 얇은 산화층을 증착한후, 식각공정을 수행하여 베이스가 형성될 부위의 질화층(5) 및 폴리실리콘층(4)의 측벽에 산화층(6)을 남기고, 어닐링(annealing) 공정을 수행하여 폴리실리콘층(4)에 고농도로 도핑된 불순물이 n-도핑영역(3) 내로 확산되도록 한다. 이에 따라, n-도핑영역(3)에 이후 에미터 및 콜렉터로 동작하게 될 n+도핑영역이 형성된다.
다음으로, 제1d도는 잔류한 산화층(6)의 측벽에 산화층 스페이서(7)를 형성한후, 사진 및 식각공정을 실시하여 에미터측의 산화층 스페이서(7)를 선택적으로 제거한 상태를 나타낸 것이다. 즉, 콜렉터 영역의 산화층 스페이서(7)만을 잔류시킨다.
이어서, 제1e도에 도시된 바와 같이 노출된 n-도핑영역(3)에 p형 불순물(예를 들어, 보론)을 이온주입하여 p+도핑영역(이후 베이스로 동작)을 형성한다.
계속해서, 제1f도에 도시된 바와 같이 전체구조 상에 p형 불순물이 고농도로 도핑된 폴리실리콘층(8)을 형성한 후, 폴리실리콘층(8)을 패터닝하여 베이스 콘택을 형성한다.
이후, 금속화(metallization) 공정을 수행하기 위하여 전체구조 상부에 절연층을 형성한다.
참고적으로, 이러한 공정은 SOI 구조의 소자를 제조하는데 이용할 수 있으며, 한편 질화층(5) 및 산화층(6, 7)을 다른 절연층으로 대체하는 것이 가능함은 당연하다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은 수평 구조를 가지는 바이폴라 트랜지스터를 제조할 수가 있게 되며, 스페이서를 이용하여 베이스의 폭을 정밀하게 조절할 수 있게 된다. 또한, 본 발명은 스페이서를 이용하여 자기정렬법으로 베이스를 형성할 수 있어 소자를 보다 쉽게 제조할 수 있다.
Claims (8)
- 바이폴라 트랜지스터 제조 방법에 있어서, 반도체 기판의 예정된 부위에 저농도의 제1도전형 불순물 영역을 형성하는 제1단계; 제1단계 수행후, 전체구조 상부에 상기 저농도의 제1도전형 불순물 영역에 고농도의 제1도전형 불순물이 도핑된 전도층을 형성하는 제2단계; 상기 전도층 상에 절연층을 형성하는 제3단계; 상기 절연층 및 상기 전도층을 선태식각하여 적어도 예정된 베이스 영역을 노출시키는 제4단계; 적어도 노출된 상기 전도층의 측벽 부분을 덮는 제1스페이서 절연층을 형성하는 제5단계; 예정된 콜렉터 영역의 상기 제1스페이서 절연층을 측벽에 제2스페이서 절연층을 형성하는 제6단계; 및 노출된 상기 저농도의 제1도전형 불순물 영역에 제2도전형 불순물을 이온주입하여 베이스를 형성하는 제7단계를 포함하는 수평 구조의 바이폴라 트랜지스터 제조 방법.
- 제1항에 있어서, 상기 베이스 영역에 콘택되며, 고농도의 제2도전형 불순물이 도핑된 베이스 전극을 형성하는 제7단계를 더 포함하는 것을 특징으로 하는 수평 구조의 바이폴라 트랜지스터 제조 방법.
- 제1항 또는 제2항에 있어서, 상기 제5단계 수행후, 어닐링을 실시하여 상기 전도층에 도핑된 상기 고농도의 제1도전형 불순물이 상기 저농도의 제1도전형 불순물 영역으로 확산되도록 함으로써 에미터 및 콜렉터를 형성하는 제8단계를 더 포함하는 것을 특징으로 하는 수평 구조의 바이폴라 트랜지스터 제조 방법.
- 제2항에 있어서 상기 전도층 및 상기 베이스 전극이 폴리실리콘을 포함하는 것을 특징으로 하는 수평 구조의 바이폴라 트랜지스터 제조 방법.
- 제1항 또는 제2항에 있어서, 상기 제1도전형 불순물이 n형 불순물이며, 상기 제2도전형 불순물이 p형 불순물인 것을 특징으로 하는 수평 구조의 바이폴라 트랜지스터 제조 방법.
- 제1항 또는 제2항에 있어서, 상기 제1도전형 불순물은 p형 불순물이며, 상기 제2도전형 불순물이 n형 불순물인 것을 특징으로 하는 수평 구조의 바이폴라 트랜지스터 제조 방법.
- 제1항 또는 제2항에 있어서, 상기 절연층이 질화층인 것을 특징으로 하는 수평 구조의 바이폴라 트랜지스터 제조 방법.
- 제7항에 있어서, 상기 제1 스페이서 절연층 및 제2스페이서 절연층이 산화층인 것을 특징으로 하는 수평 구조의 바이폴라 트랜지스터 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950018278A KR0172509B1 (ko) | 1995-06-29 | 1995-06-29 | 수평 구조의 바이폴라 트랜지스터 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950018278A KR0172509B1 (ko) | 1995-06-29 | 1995-06-29 | 수평 구조의 바이폴라 트랜지스터 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970003939A KR970003939A (ko) | 1997-01-29 |
| KR0172509B1 true KR0172509B1 (ko) | 1999-02-01 |
Family
ID=19418846
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950018278A KR0172509B1 (ko) | 1995-06-29 | 1995-06-29 | 수평 구조의 바이폴라 트랜지스터 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0172509B1 (ko) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010020646A (ko) * | 1999-08-16 | 2001-03-15 | 양용진 | 표면과 이면 중 적어도 어느 한 면에 투명 합성수지가코팅 또는 적층된 박판 자개시트 가공체 및 이 박판자개시트 가공체를 컷팅하여 얻은 장식문양을 사용 한현악기 |
| KR100384687B1 (ko) * | 2000-08-01 | 2003-05-22 | 김정열 | 스크린인쇄기법을 이용한 나전장식물 및 그의 제조방법 |
| KR101008469B1 (ko) * | 2008-06-05 | 2011-01-14 | 김윤미 | 착색 자개 박판 및 그 제조 방법 |
| KR101008409B1 (ko) * | 2008-06-05 | 2011-01-14 | 김윤미 | 착색 자개 조형물 및 그 제조 방법 |
-
1995
- 1995-06-29 KR KR1019950018278A patent/KR0172509B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR970003939A (ko) | 1997-01-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR940702647A (ko) | 높은 얼리전압, 고주파성능 및 고항복전압 특성을 구비한 상보형 바이폴라 트랜지스터 및 그 제조방법(complementary bipolar transistors having high early voltage, high frezuency performance and high breakdown voltage characteristics and method of making same) | |
| KR19980033385A (ko) | 측면 방향 게터링을 이용한 반도체 장치 제조 방법 | |
| KR100379586B1 (ko) | 외인성베이스접점으로서SiGe스페이서를사용하는자체정렬된더블폴리BJT형성방법 | |
| KR930009807B1 (ko) | 바이폴라트랜지스터와 그 제조방법 | |
| KR970011641B1 (ko) | 반도체 장치 및 제조방법 | |
| KR0172509B1 (ko) | 수평 구조의 바이폴라 트랜지스터 제조 방법 | |
| US5747374A (en) | Methods of fabricating bipolar transistors having separately formed intrinsic base and link-up regions | |
| JP3923620B2 (ja) | 半導体基板の製造方法 | |
| KR0161415B1 (ko) | BiCMOS 반도체장치 및 그 제조방법 | |
| JP2633104B2 (ja) | 半導体装置の製造方法 | |
| JP3326990B2 (ja) | バイポーラトランジスタ及びその製造方法 | |
| JP2890509B2 (ja) | 半導体装置の製造方法 | |
| JPH056961A (ja) | 半導体装置の製造方法 | |
| KR940000985B1 (ko) | 바이폴라 트랜지스터 제조방법 | |
| KR0161200B1 (ko) | 바이폴러 트랜지스터의 제조방법 | |
| KR100209228B1 (ko) | 바이폴라 접합 트랜지스터 제조방법 | |
| KR940010517B1 (ko) | 단일 다결정 시리콘을 이용한 고속 바이폴라 소자 제조방법 | |
| KR930010118B1 (ko) | 반도체 장치의 제조방법 | |
| KR940002779B1 (ko) | 고압 반도체 소자의 제조방법 | |
| KR0137580B1 (ko) | 자기정렬 쌍극자 트랜지스터의 제조방법 | |
| KR0163088B1 (ko) | Npn 트랜지스터의 제조방법 | |
| JP3609906B2 (ja) | バイポーラトランジスタの製造方法 | |
| JP2573303B2 (ja) | 半導体装置の製造方法 | |
| KR100255127B1 (ko) | 횡형 구조의 바이폴라 트랜지스터의 제조방법 | |
| KR0165355B1 (ko) | 반도체 장치의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20090922 Year of fee payment: 12 |
|
| LAPS | Lapse due to unpaid annual fee |