JP3326990B2 - バイポーラトランジスタ及びその製造方法 - Google Patents
バイポーラトランジスタ及びその製造方法Info
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- 238000004519 manufacturing process Methods 0.000 title claims description 16
- 238000009792 diffusion process Methods 0.000 claims description 175
- 239000012535 impurity Substances 0.000 claims description 161
- 239000000758 substrate Substances 0.000 claims description 55
- 239000004065 semiconductor Substances 0.000 claims description 46
- 238000005468 ion implantation Methods 0.000 claims description 27
- 238000000034 method Methods 0.000 claims description 16
- 150000002500 ions Chemical class 0.000 claims description 11
- 238000005530 etching Methods 0.000 claims description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 20
- 238000010438 heat treatment Methods 0.000 description 9
- 229910004298 SiO 2 Inorganic materials 0.000 description 8
- 230000015556 catabolic process Effects 0.000 description 5
- 238000000137 annealing Methods 0.000 description 4
- 238000005215 recombination Methods 0.000 description 4
- 230000006798 recombination Effects 0.000 description 4
- 238000000926 separation method Methods 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 238000002513 implantation Methods 0.000 description 3
- 239000012528 membrane Substances 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 241000282376 Panthera tigris Species 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 230000005465 channeling Effects 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/66007—Multistep manufacturing processes
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Description
【０００１】
【産業上の利用分野】この発明は、バイポーラトランジ
スタ及びその製造方法に関するものである。
スタ及びその製造方法に関するものである。
【０００２】
【従来の技術】近年、ＬＳＩ等の半導体装置の中で、バ
イポーラトランジスタ（Ｂipolar Ｔr）の更なる高性能
化が要求されている。このバイポーラトランジスタの高
性能化は、ベース幅の縮小化によるベース走行時間の短
縮と、ベース抵抗の削減、及びベースコレクタ間容量に
代表される寄生容量の削減等により達成される。
イポーラトランジスタ（Ｂipolar Ｔr）の更なる高性能
化が要求されている。このバイポーラトランジスタの高
性能化は、ベース幅の縮小化によるベース走行時間の短
縮と、ベース抵抗の削減、及びベースコレクタ間容量に
代表される寄生容量の削減等により達成される。
【０００３】図４及び図５は従来の高速バイポーラトラ
ンジスタ（ＮＰＮ）の製造方法を説明するための要部工
程断面図（Ｉ）及び（II）である。
ンジスタ（ＮＰＮ）の製造方法を説明するための要部工
程断面図（Ｉ）及び（II）である。
【０００４】図４及び図５で示すバイポーラトランジス
タの構造は、エミッタ、ベース電極をそれぞれｐｏｌｙ
−Ｓｉ膜８、Ｐ型ｐｏｌｙ−Ｓｉ膜３の２層で形成した
ダブルポリシリコン構造を採用しており、各電極間を絶
縁膜のサイドウォール７ａで分離することで、ベースコ
レクタ間容量を大幅に削減している。又、ベース走行時
間の短縮を図るために、低エネルギーイオン注入技術に
よりベースの浅接合を図り、ベース幅の縮小化を実現し
ている。
タの構造は、エミッタ、ベース電極をそれぞれｐｏｌｙ
−Ｓｉ膜８、Ｐ型ｐｏｌｙ−Ｓｉ膜３の２層で形成した
ダブルポリシリコン構造を採用しており、各電極間を絶
縁膜のサイドウォール７ａで分離することで、ベースコ
レクタ間容量を大幅に削減している。又、ベース走行時
間の短縮を図るために、低エネルギーイオン注入技術に
よりベースの浅接合を図り、ベース幅の縮小化を実現し
ている。
【０００５】上述した構造の従来のバイポーラトランジ
スタの構造は、まず図４（ａ）に示すようにＣＶＤ（化
学的気相成長）法によりシリコン基板１上全面に１００
〜２００ｎｍの厚さのＳｉＯ2からなる絶縁膜（ＳｉＯ2
膜）２を形成する。
スタの構造は、まず図４（ａ）に示すようにＣＶＤ（化
学的気相成長）法によりシリコン基板１上全面に１００
〜２００ｎｍの厚さのＳｉＯ2からなる絶縁膜（ＳｉＯ2
膜）２を形成する。
【０００６】次に、図４（ｂ）に示すように、バイポー
ラトランジスタのベース電極形成部を開口する。２ａは
開口側壁である。次に、ＣＶＤ法により全面に１００〜
２００ｎｍの厚さのＰ型ポリシリコン（ｐｏｌｙ−Ｓ
ｉ）膜３を形成する。このＰ型ｐｏｌｙ−Ｓｉ膜３はベ
ース電極として機能する。なお、ｐｏｌｙ−ＳｉへのＰ
型不純物のドーピングはイオン注入によって行なうこと
もできる。
ラトランジスタのベース電極形成部を開口する。２ａは
開口側壁である。次に、ＣＶＤ法により全面に１００〜
２００ｎｍの厚さのＰ型ポリシリコン（ｐｏｌｙ−Ｓ
ｉ）膜３を形成する。このＰ型ｐｏｌｙ−Ｓｉ膜３はベ
ース電極として機能する。なお、ｐｏｌｙ−ＳｉへのＰ
型不純物のドーピングはイオン注入によって行なうこと
もできる。
【０００７】次に、図４（ｃ）に示すように、ＣＶＤ法
によりウェハー全面に３００〜４００ｎｍの厚さのＳｉ
Ｏ2からなる絶縁膜（ＳｉＯ2膜）４を形成し、その後、
エミッタ、ベース形成部の上記ＳｉＯ2膜４及びＰ型ｐ
ｏｌｙ−Ｓｉ膜３の積層膜をＲＩＥ等のドライエッチン
グで除去して開口１０を形成する。その後、ＣＶＤ法に
より全面に１０〜２０ｎｍの厚さのＳｉＯ2からなる絶
縁膜（ＳｉＯ2膜）５を形成し、ＳｉＯ2膜５を通してイ
オン注入によりＰ型不純物拡散層であるベース６を形成
する。イオン注入条件としては、例えばＢＦ2イオンを
２０〜３０ＫｅＶの注入エネルギーで、１×１０13〜１
×１０14ｃｍ-2程度のドーズ量で注入するとよい。Ｐ型
不純物拡散層６はベースとして機能し、１０〜２０ｎｍ
膜厚のＳｉＯ2膜５はベース形成時、イオン注入時のチ
ャネリングテイルを防止するためのバッファ層の役割を
果たす。その後、９００℃の温度で１０〜２０分間程度
の熱処理（アニール）を行い、Ｐ型ｐｏｌｙ−Ｓｉ膜３
からシリコン基板１中にＰ +コンタクト層（ベースコン
タクト）３ａを形成する。
によりウェハー全面に３００〜４００ｎｍの厚さのＳｉ
Ｏ2からなる絶縁膜（ＳｉＯ2膜）４を形成し、その後、
エミッタ、ベース形成部の上記ＳｉＯ2膜４及びＰ型ｐ
ｏｌｙ−Ｓｉ膜３の積層膜をＲＩＥ等のドライエッチン
グで除去して開口１０を形成する。その後、ＣＶＤ法に
より全面に１０〜２０ｎｍの厚さのＳｉＯ2からなる絶
縁膜（ＳｉＯ2膜）５を形成し、ＳｉＯ2膜５を通してイ
オン注入によりＰ型不純物拡散層であるベース６を形成
する。イオン注入条件としては、例えばＢＦ2イオンを
２０〜３０ＫｅＶの注入エネルギーで、１×１０13〜１
×１０14ｃｍ-2程度のドーズ量で注入するとよい。Ｐ型
不純物拡散層６はベースとして機能し、１０〜２０ｎｍ
膜厚のＳｉＯ2膜５はベース形成時、イオン注入時のチ
ャネリングテイルを防止するためのバッファ層の役割を
果たす。その後、９００℃の温度で１０〜２０分間程度
の熱処理（アニール）を行い、Ｐ型ｐｏｌｙ−Ｓｉ膜３
からシリコン基板１中にＰ +コンタクト層（ベースコン
タクト）３ａを形成する。
【０００８】次に、図５（ａ）に示すように、ＣＶＤ法
により全面に４００〜６００ｎｍの厚さのＳｉＯ2から
なるサイドウォール形成用絶縁膜（ＳｉＯ膜2）７を形
成する。その後、ＲＩＥ等の異方性エッチングによりＳ
ｉＯ2膜７を全面エッチングして一部のＳｉＯ2膜からな
るサイドウォール７ａをエミッタ、ベース形成開口部に
形成する（図５（ｂ））。このサイドウォール７ａは、
Ｐ型ｐｏｌｙ−Ｓｉ膜３のベース電極と後に形成するエ
ミッタ電極を分離する機能を有する。
により全面に４００〜６００ｎｍの厚さのＳｉＯ2から
なるサイドウォール形成用絶縁膜（ＳｉＯ膜2）７を形
成する。その後、ＲＩＥ等の異方性エッチングによりＳ
ｉＯ2膜７を全面エッチングして一部のＳｉＯ2膜からな
るサイドウォール７ａをエミッタ、ベース形成開口部に
形成する（図５（ｂ））。このサイドウォール７ａは、
Ｐ型ｐｏｌｙ−Ｓｉ膜３のベース電極と後に形成するエ
ミッタ電極を分離する機能を有する。
【０００９】次に、図５（ｃ）に示すように、ＣＶＤ法
により全面に１００〜２００ｎｍの厚さのｐｏｌｙ−Ｓ
ｉ膜８を形成しパターニングする。このパターニングさ
れたｐｏｌｙ−Ｓｉ膜８はエミッタ電極として機能す
る。次に、このｐｏｌｙ−Ｓｉ膜８にＮ型（Ｎ+）イオ
ン注入を行い、熱処理を施すことによりＮ型不純物拡散
層であるエミッタ９を形成する。このイオン注入工程で
は、例えばＡｓイオンを３０〜７０ＫｅＶのエネルギー
で且つ５×１０15〜２×１０16ｃｍ-2程度のドーズ量で
注入し、その後、９００℃の温度で１０〜２０分間程度
の熱処理（アニール）を行なう。この熱処理によりエミ
ッタ拡散及びベース拡散がなされる。
により全面に１００〜２００ｎｍの厚さのｐｏｌｙ−Ｓ
ｉ膜８を形成しパターニングする。このパターニングさ
れたｐｏｌｙ−Ｓｉ膜８はエミッタ電極として機能す
る。次に、このｐｏｌｙ−Ｓｉ膜８にＮ型（Ｎ+）イオ
ン注入を行い、熱処理を施すことによりＮ型不純物拡散
層であるエミッタ９を形成する。このイオン注入工程で
は、例えばＡｓイオンを３０〜７０ＫｅＶのエネルギー
で且つ５×１０15〜２×１０16ｃｍ-2程度のドーズ量で
注入し、その後、９００℃の温度で１０〜２０分間程度
の熱処理（アニール）を行なう。この熱処理によりエミ
ッタ拡散及びベース拡散がなされる。
【００１０】この後、図示はしないが通常の配線技術を
用いてベース電極、エミッタ電極等の各電極の配線を形
成する。
用いてベース電極、エミッタ電極等の各電極の配線を形
成する。
【００１１】
【発明が解決しようとする課題】ところで、上述したよ
うなベースエミッタを有するバイポーラトランジスタで
は、エミッタ９直下のベース６の濃度が高く、この部分
でエミッタ−ベース間耐圧が決定され、２〜４Ｖ程度の
耐圧しか得られない。
うなベースエミッタを有するバイポーラトランジスタで
は、エミッタ９直下のベース６の濃度が高く、この部分
でエミッタ−ベース間耐圧が決定され、２〜４Ｖ程度の
耐圧しか得られない。
【００１２】このようなバイポーラトランジスタをＴＴ
ＬＩ／Ｏ（トランジスタ・トランジスタ論理回路入出
力）等に適用するためには、エミッタ−ベース間耐圧と
して、３．５Ｖ程度以上の耐圧が要求される。そのた
め、通常は、図４（ｃ）で説明したベース６形成時に、
イオン注入エネルギーを高くしてエミッタ・ベース接合
部でのベース不純物濃度を低下させることによりエミッ
タ−ベース間耐圧を確保する必要がある。
ＬＩ／Ｏ（トランジスタ・トランジスタ論理回路入出
力）等に適用するためには、エミッタ−ベース間耐圧と
して、３．５Ｖ程度以上の耐圧が要求される。そのた
め、通常は、図４（ｃ）で説明したベース６形成時に、
イオン注入エネルギーを高くしてエミッタ・ベース接合
部でのベース不純物濃度を低下させることによりエミッ
タ−ベース間耐圧を確保する必要がある。
【００１３】しかしながら、その耐圧を向上させる方法
でも、 （１）エミッタ９−ベース６分離用のサイドウォール７
ａ直下でベース６の濃度が低下し、この部位でコレクタ
電流あるいはベース再結合電流の変動を招き、特性バラ
ツキの増大や信頼性低下の原因となる。
でも、 （１）エミッタ９−ベース６分離用のサイドウォール７
ａ直下でベース６の濃度が低下し、この部位でコレクタ
電流あるいはベース再結合電流の変動を招き、特性バラ
ツキの増大や信頼性低下の原因となる。
【００１４】（２）ベース６へのイオン注入を高エネル
ギーで行なうためベース６の幅が拡大し、その結果ベー
ス走行時間が増加しスピード低下を招く。
ギーで行なうためベース６の幅が拡大し、その結果ベー
ス走行時間が増加しスピード低下を招く。
【００１５】そこでこの発明は、上述の課題を解決し
て、エミッタ−ベース間の耐圧を向上させた高性能、高
信頼性のバイポーラトランジスタ及びその製造方法を提
供することを目的とする。
て、エミッタ−ベース間の耐圧を向上させた高性能、高
信頼性のバイポーラトランジスタ及びその製造方法を提
供することを目的とする。
【００１６】
【課題を解決するための手段】上述の課題を解決するた
め、本発明に係る第１のバイポーラトランジスタは、請
求項１に示すように、半導体基板に形成された第１導電
型の第１不純物拡散層と、上記第１不純物拡散層に接続
された第１導電膜と、上記第１導電膜に形成された開口
部と、上記開口部に露出した上記半導体基板の少なくと
も一部に形成され且つ上記第１不純物拡散層と接続され
た第１導電型の第２不純物拡散層と、上記第２不純物拡
散層を内部に含むように上記半導体基板にイオンを注入
して形成された第１導電型の第３不純物拡散層と、上記
開口部側壁に形成された絶縁膜からなるサイドウォール
と、上記サイドウォールで挟まれた開口部に露出した上
記半導体基板の少なくとも一部に形成され、上記第３不
純物拡散層内に形成された第２導電型の第４不純物拡散
層とを備え、上記第２不純物拡散層が上記第４不純物拡
散層と略同等もしくはそれ以下の接合深さを有し、しか
も上記第２不純物拡散層の表面不純物濃度が上記第３不
純物拡散層の表面不純物濃度と同等以上の濃度であるこ
とを特徴とするものである。
め、本発明に係る第１のバイポーラトランジスタは、請
求項１に示すように、半導体基板に形成された第１導電
型の第１不純物拡散層と、上記第１不純物拡散層に接続
された第１導電膜と、上記第１導電膜に形成された開口
部と、上記開口部に露出した上記半導体基板の少なくと
も一部に形成され且つ上記第１不純物拡散層と接続され
た第１導電型の第２不純物拡散層と、上記第２不純物拡
散層を内部に含むように上記半導体基板にイオンを注入
して形成された第１導電型の第３不純物拡散層と、上記
開口部側壁に形成された絶縁膜からなるサイドウォール
と、上記サイドウォールで挟まれた開口部に露出した上
記半導体基板の少なくとも一部に形成され、上記第３不
純物拡散層内に形成された第２導電型の第４不純物拡散
層とを備え、上記第２不純物拡散層が上記第４不純物拡
散層と略同等もしくはそれ以下の接合深さを有し、しか
も上記第２不純物拡散層の表面不純物濃度が上記第３不
純物拡散層の表面不純物濃度と同等以上の濃度であるこ
とを特徴とするものである。
【００１７】また、本発明の請求項２によれば、請求項
１において第１不純物拡散層をベースコンタクト、第３
不純物拡散層をベース、第２不純物拡散層をベースコン
タクトとベースとの接続層、第４不純物拡散層をエミッ
タとしたことを特徴とするものである。
１において第１不純物拡散層をベースコンタクト、第３
不純物拡散層をベース、第２不純物拡散層をベースコン
タクトとベースとの接続層、第４不純物拡散層をエミッ
タとしたことを特徴とするものである。
【００１８】また、本発明に係る第２のバイポーラトラ
ンジスタは、請求項３に示すように、半導体基板に形成
された第１導電型の第１不純物拡散層と、上記第１不純
物拡散層に接続された第１導電膜と、上記第１導電膜に
形成された開口部と、上記開口部に露出した上記半導体
基板の少なくとも一部に形成され且つ上記第１不純物拡
散層と接続された第１導電型の第２不純物拡散層と、上
記第２不純物拡散層を内部に含むように上記半導体基板
にイオンを注入して形成された第１導電型の第３不純物
拡散層と、上記開口部側壁に形成された絶縁膜からなる
サイドウォールと、上記サイドウォールで挟まれた開口
部に露出した上記半導体基板の少なくとも一部に形成さ
れ、上記第３不純物拡散層内に形成された第２導電型の
第４不純物拡散層と、上記第２不純物拡散層直下に形成
された第２導電型の第５不純物拡散層とを備え、上記第
５不純物拡散層の最大濃度の基板表面からの拡散深さが
上記第３不純物拡散層の最大濃度の拡散深さより大きい
ことを特徴とするものである。
ンジスタは、請求項３に示すように、半導体基板に形成
された第１導電型の第１不純物拡散層と、上記第１不純
物拡散層に接続された第１導電膜と、上記第１導電膜に
形成された開口部と、上記開口部に露出した上記半導体
基板の少なくとも一部に形成され且つ上記第１不純物拡
散層と接続された第１導電型の第２不純物拡散層と、上
記第２不純物拡散層を内部に含むように上記半導体基板
にイオンを注入して形成された第１導電型の第３不純物
拡散層と、上記開口部側壁に形成された絶縁膜からなる
サイドウォールと、上記サイドウォールで挟まれた開口
部に露出した上記半導体基板の少なくとも一部に形成さ
れ、上記第３不純物拡散層内に形成された第２導電型の
第４不純物拡散層と、上記第２不純物拡散層直下に形成
された第２導電型の第５不純物拡散層とを備え、上記第
５不純物拡散層の最大濃度の基板表面からの拡散深さが
上記第３不純物拡散層の最大濃度の拡散深さより大きい
ことを特徴とするものである。
【００１９】更にまた、本発明に係る第３のバイポーラ
トランジスタは、請求項４に示すように、半導体基板に
形成された第１導電型の第１不純物拡散層と、上記第１
不純物拡散層に接続された第１導電膜と、上記第１導電
膜に形成された開口部と、上記開口部に露出した上記半
導体基板の少なくとも一部に形成され且つ上記第１不純
物拡散層と接続された第１導電型の第２不純物拡散層
と、上記第２不純物拡散層を内部に含むように上記半導
体基板にイオンを注入して形成された第１導電型の第３
不純物拡散層と、上記開口部側壁に形成された絶縁膜か
らなるサイドウォールと、上記サイドウォールで挟まれ
た開口部に露出した上記半導体基板の少なくとも一部に
形成され、上記第３不純物拡散層内に形成された第２導
電型の第４不純物拡散層と、上記第２不純物拡散層直下
に形成された第２導電型の第５不純物拡散層とを備え、
上記第２不純物拡散層が、上記第４不純物拡散層と略同
等もしくはそれ以下の接合深さを有し、上記第２不純物
拡散層の表面濃度が第３不純物拡散層と同等以上の濃度
であり、上記第５不純物拡散層の最大濃度の基板表面か
らの拡散深さが第３不純物拡散層の最大濃度の拡散深さ
より大きいことを特徴とするものである。
トランジスタは、請求項４に示すように、半導体基板に
形成された第１導電型の第１不純物拡散層と、上記第１
不純物拡散層に接続された第１導電膜と、上記第１導電
膜に形成された開口部と、上記開口部に露出した上記半
導体基板の少なくとも一部に形成され且つ上記第１不純
物拡散層と接続された第１導電型の第２不純物拡散層
と、上記第２不純物拡散層を内部に含むように上記半導
体基板にイオンを注入して形成された第１導電型の第３
不純物拡散層と、上記開口部側壁に形成された絶縁膜か
らなるサイドウォールと、上記サイドウォールで挟まれ
た開口部に露出した上記半導体基板の少なくとも一部に
形成され、上記第３不純物拡散層内に形成された第２導
電型の第４不純物拡散層と、上記第２不純物拡散層直下
に形成された第２導電型の第５不純物拡散層とを備え、
上記第２不純物拡散層が、上記第４不純物拡散層と略同
等もしくはそれ以下の接合深さを有し、上記第２不純物
拡散層の表面濃度が第３不純物拡散層と同等以上の濃度
であり、上記第５不純物拡散層の最大濃度の基板表面か
らの拡散深さが第３不純物拡散層の最大濃度の拡散深さ
より大きいことを特徴とするものである。
【００２０】また、本発明の請求項５によれば、請求項
３又は請求項４において、第１不純物拡散層をベースコ
ンタクト、第３不純物拡散層をベース、第２不純物拡散
層をベースコンタクトとベースとの接続層、第４不純物
拡散層をエミッタ、及び第５不純物拡散層をベース底部
濃度減少層及び／又はコレクタ層の一部としたことを特
徴とするものである。
３又は請求項４において、第１不純物拡散層をベースコ
ンタクト、第３不純物拡散層をベース、第２不純物拡散
層をベースコンタクトとベースとの接続層、第４不純物
拡散層をエミッタ、及び第５不純物拡散層をベース底部
濃度減少層及び／又はコレクタ層の一部としたことを特
徴とするものである。
【００２１】また、上述の課題を解決するため、本発明
に係るバイポーラトランジスタの製造方法は、請求項６
において、半導体基板上に第１絶縁膜を形成した後、該
第１絶縁膜の一部に第１開口部を形成する工程と、上記
第１開口部を形成された半導体基板の全面に第１導電膜
及び第２絶縁膜を順次形成した後、上記第１開口部内の
上記第２絶縁膜及び第１導電膜のそれぞれ一部を除去し
て上記半導体基板を露出する第２開口部を形成する工程
と、上記第２開口部で露出する半導体基板に、第１エネ
ルギーによるイオン注入によって第１導電型の第２不純
物拡散層を形成する工程と、上記第２不純物拡散層を形
成された第２開口部で露出する半導体基板に、第２エネ
ルギーによるイオン注入によって第１導電型の第３不純
物拡散層を形成する工程と、上記第１導電膜に接続され
た上記半導体基板内に第１導電型の第１不純物拡散層を
形成する工程と、上記第１、第２及び第３不純物拡散層
を形成された半導体基板の全面に第３絶縁膜を形成した
後、異方性エッチングにより上記第３絶縁膜を除去する
ことにより上記第２開口部側壁に第３絶縁膜からなるサ
イドウォールを形成する工程と、上記サイドウォールを
形成された半導体基板の全面に第２導電膜を形成した後
パターニングし、イオン注入することにより該第２導電
膜を介して上記第３不純物拡散層内に第２導電型の第４
不純物拡散層を形成する工程とを有することを特徴とす
るものである。
に係るバイポーラトランジスタの製造方法は、請求項６
において、半導体基板上に第１絶縁膜を形成した後、該
第１絶縁膜の一部に第１開口部を形成する工程と、上記
第１開口部を形成された半導体基板の全面に第１導電膜
及び第２絶縁膜を順次形成した後、上記第１開口部内の
上記第２絶縁膜及び第１導電膜のそれぞれ一部を除去し
て上記半導体基板を露出する第２開口部を形成する工程
と、上記第２開口部で露出する半導体基板に、第１エネ
ルギーによるイオン注入によって第１導電型の第２不純
物拡散層を形成する工程と、上記第２不純物拡散層を形
成された第２開口部で露出する半導体基板に、第２エネ
ルギーによるイオン注入によって第１導電型の第３不純
物拡散層を形成する工程と、上記第１導電膜に接続され
た上記半導体基板内に第１導電型の第１不純物拡散層を
形成する工程と、上記第１、第２及び第３不純物拡散層
を形成された半導体基板の全面に第３絶縁膜を形成した
後、異方性エッチングにより上記第３絶縁膜を除去する
ことにより上記第２開口部側壁に第３絶縁膜からなるサ
イドウォールを形成する工程と、上記サイドウォールを
形成された半導体基板の全面に第２導電膜を形成した後
パターニングし、イオン注入することにより該第２導電
膜を介して上記第３不純物拡散層内に第２導電型の第４
不純物拡散層を形成する工程とを有することを特徴とす
るものである。
【００２２】また、本発明の請求項７によれば、第２エ
ネルギーによるイオン注入によって第３不純物拡散層を
形成した後、更に第３エネルギーによるイオン注入によ
って第２不純物拡散層直下に第５不純物拡散層を形成す
ることを特徴とするものである。
ネルギーによるイオン注入によって第３不純物拡散層を
形成した後、更に第３エネルギーによるイオン注入によ
って第２不純物拡散層直下に第５不純物拡散層を形成す
ることを特徴とするものである。
【００２３】更にまた、本発明の請求項８によれば、請
求項６において、第１エネルギーが第２エネルギーより
低いことを特徴とするものである。
求項６において、第１エネルギーが第２エネルギーより
低いことを特徴とするものである。
【００２４】
【作用】本発明に係る第１のバイポーラトランジスタ及
びその製造方法によれば、低エネルギーイオン注入等の
方法でベース接続層（第２不純物拡散層）１１を形成し
ている。そのため、エミッタ直下のベース濃度を増大さ
せずにエミッタ−ベース分離用サイドウォール７ａ直下
のベース１２（ベース接続層１１も含む）の濃度を増大
させることができる。
びその製造方法によれば、低エネルギーイオン注入等の
方法でベース接続層（第２不純物拡散層）１１を形成し
ている。そのため、エミッタ直下のベース濃度を増大さ
せずにエミッタ−ベース分離用サイドウォール７ａ直下
のベース１２（ベース接続層１１も含む）の濃度を増大
させることができる。
【００２５】また、本発明に係る第２及び第３のバイポ
ーラトランジスタ及びその製造方法によれば、ベース
（第３不純物拡散層）１２直下のコレクタ濃度を選択的
に増加させている。そのため、実効的なベース幅が減少
してベース走行時間を抑制することができる。
ーラトランジスタ及びその製造方法によれば、ベース
（第３不純物拡散層）１２直下のコレクタ濃度を選択的
に増加させている。そのため、実効的なベース幅が減少
してベース走行時間を抑制することができる。
【００２６】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。図１及び図２は本発明に係るバイポーラト
ランジスタの製造方法を説明するための要部工程断面図
である。これらの図はＮＰＮトランジスタのエミッタ、
ベース部の基板上部断面図である。
に説明する。図１及び図２は本発明に係るバイポーラト
ランジスタの製造方法を説明するための要部工程断面図
である。これらの図はＮＰＮトランジスタのエミッタ、
ベース部の基板上部断面図である。
【００２７】まず、本実施例は図４（ａ）及び図４
（ｂ）で示した従来法と同様にして半導体基板としての
シリコン基板上に開口側壁２ａ（第１開口部）を有する
厚さ１００〜２００ｎｍのＳｉＯ2膜（第１絶縁膜）
２、厚さ１００〜２００ｎｍのＰ型ｐｏｌｙ−Ｓｉ膜
（第１導電膜）３をそれぞれ形成した後、図１（ａ）に
示すように、ｐｏｌｙ−Ｓｉ膜３上にＣＶＤ法により厚
さ３００〜４００ｎｍのＳｉＯ2膜（第２絶縁膜）４を
形成し、続いてエミッタ、ベース形成部分のＳｉＯ2膜
４、ｐｏｌｙ−Ｓｉ膜３をＲＩＥ法でエッチング除去し
て開口（第２開口部）１０を形成する。その後、ＣＶＤ
法により全面に１０〜２０ｎｍの厚さのＳｉＯ2膜５を
形成し、更に、本発明特有の条件によるイオン注入を行
なってＰ型不純物拡散層１１を形成する。このＰ型不純
物拡散層１１はベース接続層（Ｌink Ｂase）として機
能する。なお、薄いＳｉＯ2膜５はベース接続層形成
時、イオン注入時のチャネリングテイルを防止するため
のバッファ層の役割を果たす。
（ｂ）で示した従来法と同様にして半導体基板としての
シリコン基板上に開口側壁２ａ（第１開口部）を有する
厚さ１００〜２００ｎｍのＳｉＯ2膜（第１絶縁膜）
２、厚さ１００〜２００ｎｍのＰ型ｐｏｌｙ−Ｓｉ膜
（第１導電膜）３をそれぞれ形成した後、図１（ａ）に
示すように、ｐｏｌｙ−Ｓｉ膜３上にＣＶＤ法により厚
さ３００〜４００ｎｍのＳｉＯ2膜（第２絶縁膜）４を
形成し、続いてエミッタ、ベース形成部分のＳｉＯ2膜
４、ｐｏｌｙ−Ｓｉ膜３をＲＩＥ法でエッチング除去し
て開口（第２開口部）１０を形成する。その後、ＣＶＤ
法により全面に１０〜２０ｎｍの厚さのＳｉＯ2膜５を
形成し、更に、本発明特有の条件によるイオン注入を行
なってＰ型不純物拡散層１１を形成する。このＰ型不純
物拡散層１１はベース接続層（Ｌink Ｂase）として機
能する。なお、薄いＳｉＯ2膜５はベース接続層形成
時、イオン注入時のチャネリングテイルを防止するため
のバッファ層の役割を果たす。
【００２８】Ｐ型拡散層（ベース接続層）１１を形成す
る際のイオン注入条件は以下の通りとした。
る際のイオン注入条件は以下の通りとした。
【００２９】 注入イオン ＢＦ2 エネルギー ５〜２０ＫｅＶ ドーズ量 １×１０12〜１×１０14ｃｍ-2 ベース接続層の拡散深さ ３０〜５０ｎｍ 上述のＢＦ2の５〜２０ＫｅＶの低エネルギーによるイ
オン注入はＢ（ボロン）による１〜５ＫｅＶの低エネル
ギー注入に相当する。
オン注入はＢ（ボロン）による１〜５ＫｅＶの低エネル
ギー注入に相当する。
【００３０】ベース接続層の拡散深さ３０〜５０ｎｍは
浅接合であり、エミッタ拡散深さと同等か、もしくは浅
く形成することができる。従って、ベース接続層がエミ
ッタ直下のベース不純物濃度の増大を起こさない。
浅接合であり、エミッタ拡散深さと同等か、もしくは浅
く形成することができる。従って、ベース接続層がエミ
ッタ直下のベース不純物濃度の増大を起こさない。
【００３１】ＢＦ2のイオン注入によりベース接続層１
１を形成した後、図１（ｂ）に示すように、引き続きＰ
型不純物例えばＢ（ボロン）を１０〜１００ＫｅＶのエ
ネルギーで且つ１×１０12〜１×１０14ｃｍ-2程度のド
ーズ量でイオン注入を行なうことによりＰ型不純物拡散
層（第３不純物拡散層）であるベース１２を形成する。
１を形成した後、図１（ｂ）に示すように、引き続きＰ
型不純物例えばＢ（ボロン）を１０〜１００ＫｅＶのエ
ネルギーで且つ１×１０12〜１×１０14ｃｍ-2程度のド
ーズ量でイオン注入を行なうことによりＰ型不純物拡散
層（第３不純物拡散層）であるベース１２を形成する。
【００３２】更に、Ｎ型不純物例えばＰ（リン）を１０
０〜４００ＫｅＶのエネルギーで且つ１×１０11〜１×
１０13ｃｍ-2程度のドーズ量でイオン注入を行なうこと
により、Ｎ型不純物拡散層（第５不純物拡散層）である
選択コレクタ１４を形成して主にベース１２直下のコレ
クタ濃度を選択的に増加させ、実効的なベース幅を減少
させる。
０〜４００ＫｅＶのエネルギーで且つ１×１０11〜１×
１０13ｃｍ-2程度のドーズ量でイオン注入を行なうこと
により、Ｎ型不純物拡散層（第５不純物拡散層）である
選択コレクタ１４を形成して主にベース１２直下のコレ
クタ濃度を選択的に増加させ、実効的なベース幅を減少
させる。
【００３３】これら一連の工程により、 （１）エミッタ直下のベース濃度を増大することなし
に、エミッタ−ベース分離用のサイドウォール７ａ直下
のベース１２（ベース接続層１１も含む）の濃度を増大
し、この部位でのコレクタ電流、ベース再結合電流変動
による特性変動、信頼性低下を防止する。 （２）ベース１２の幅の増大が抑制される。
に、エミッタ−ベース分離用のサイドウォール７ａ直下
のベース１２（ベース接続層１１も含む）の濃度を増大
し、この部位でのコレクタ電流、ベース再結合電流変動
による特性変動、信頼性低下を防止する。 （２）ベース１２の幅の増大が抑制される。
【００３４】この後、図２（ａ）に示すように、９００
℃の温度で１０〜２０分間程度熱処理（アニール）を行
い、Ｐ型ｐｏｌｙ−Ｓｉ膜３からＳｉ基板中にＰ型不純
物を拡散させ、Ｐ+コンタクト層（第１不純物拡散層）
３ａを形成する。このＰ+コンタクト層３ａはベースコ
ンタクト（Ｇraft Ｂase）として機能する。なお、本熱
処理は後に行うエミッタ拡散の熱処理と同時に兼用して
行うことが可能である。これにより、ベース接続層、ベ
ースの浅接合化が可能となる。以下従来と同様に図１
（ｂ）に示すように、全面に厚さ４００〜６００ｎｍの
サイドウォール形成用ＳｉＯ2膜（第３絶縁膜）を形成
する。その後、ＲＩＥ等の異方性エッチングによりＳｉ
Ｏ2膜を全面エッチングして、一部のＳｉＯ2膜からなる
サイドウォール７ａを形成する。このサイドウォール７
ａはベース電極と後に形成するエミッタ電極を分離する
機能を有する。
℃の温度で１０〜２０分間程度熱処理（アニール）を行
い、Ｐ型ｐｏｌｙ−Ｓｉ膜３からＳｉ基板中にＰ型不純
物を拡散させ、Ｐ+コンタクト層（第１不純物拡散層）
３ａを形成する。このＰ+コンタクト層３ａはベースコ
ンタクト（Ｇraft Ｂase）として機能する。なお、本熱
処理は後に行うエミッタ拡散の熱処理と同時に兼用して
行うことが可能である。これにより、ベース接続層、ベ
ースの浅接合化が可能となる。以下従来と同様に図１
（ｂ）に示すように、全面に厚さ４００〜６００ｎｍの
サイドウォール形成用ＳｉＯ2膜（第３絶縁膜）を形成
する。その後、ＲＩＥ等の異方性エッチングによりＳｉ
Ｏ2膜を全面エッチングして、一部のＳｉＯ2膜からなる
サイドウォール７ａを形成する。このサイドウォール７
ａはベース電極と後に形成するエミッタ電極を分離する
機能を有する。
【００３５】以下、従来と同様に、厚さ１００〜２００
ｎｍのｐｏｌｙ−Ｓｉ膜（第２導電膜）を形成し、パタ
ーニングされたｐｏｌｙ−Ｓｉ膜８を形成する。このｐ
ｏｌｙ−Ｓｉ膜８はエミッタ電極として機能する。次
に、このｐｏｌｙ−Ｓｉ膜８にＮ型（Ｎ+）イオン注入
を行い、熱処理を施してエミッタ（Ｎ型不純物拡散層：
第４不純物拡散層）９を形成する。
ｎｍのｐｏｌｙ−Ｓｉ膜（第２導電膜）を形成し、パタ
ーニングされたｐｏｌｙ−Ｓｉ膜８を形成する。このｐ
ｏｌｙ−Ｓｉ膜８はエミッタ電極として機能する。次
に、このｐｏｌｙ−Ｓｉ膜８にＮ型（Ｎ+）イオン注入
を行い、熱処理を施してエミッタ（Ｎ型不純物拡散層：
第４不純物拡散層）９を形成する。
【００３６】このイオン注入工程も従来と同様の条件で
行なう。例えば、Ａｓイオンを３０〜７０ＫｅＶのエネ
ルギーで且つ５×１０15〜２×１０16ｃｍ-2程度のドー
ズ量で注入し、その後、９００℃の温度で１０〜２０分
間程度のエミッタ拡散用の熱処理（アニール）を行な
う。
行なう。例えば、Ａｓイオンを３０〜７０ＫｅＶのエネ
ルギーで且つ５×１０15〜２×１０16ｃｍ-2程度のドー
ズ量で注入し、その後、９００℃の温度で１０〜２０分
間程度のエミッタ拡散用の熱処理（アニール）を行な
う。
【００３７】例えば、ベース１２やベース直下の高濃度
の選択コレクタ１４の形成は、本実施例ではこの熱処理
でエミッタ拡散の他にベース接続層１１、ベース１２、
選択コレクタ１４が実質的に拡散形成されることにな
る。この後、通常の配線技術を用いてベース電極、エミ
ッタ電極等の各電極を形成する。
の選択コレクタ１４の形成は、本実施例ではこの熱処理
でエミッタ拡散の他にベース接続層１１、ベース１２、
選択コレクタ１４が実質的に拡散形成されることにな
る。この後、通常の配線技術を用いてベース電極、エミ
ッタ電極等の各電極を形成する。
【００３８】なお、図３に上述した本実施例のバイポー
ラトランジスタに配された各拡散層の不純物プロファイ
ルのイメージ概略図を示す。
ラトランジスタに配された各拡散層の不純物プロファイ
ルのイメージ概略図を示す。
【００３９】同図に示すように、ベース接続層１１の接
合深さは、エミッタ９と略同等もしくはそれ以下であ
り、しかもベース接続層１１の表面濃度がベース１２の
表面濃度と同等以上になっている。
合深さは、エミッタ９と略同等もしくはそれ以下であ
り、しかもベース接続層１１の表面濃度がベース１２の
表面濃度と同等以上になっている。
【００４０】また、ベース接続層１１直下に形成される
選択コレクタ１４のピーク（最大）濃度の基板表面から
の拡散深さがベース１２の最大濃度の拡散深さより大き
くなっている。
選択コレクタ１４のピーク（最大）濃度の基板表面から
の拡散深さがベース１２の最大濃度の拡散深さより大き
くなっている。
【００４１】上記実施例では、ベース接続層１１、ベー
ス１２、ベース直下の高濃度の選択コレクタ１４の形成
を同一開口部からのイオン注入により形成（第３のバイ
ポーラトランジスタ）したが、本発明の範囲内で各種変
更が可能である。ベース−エミッタ分離用サイドウォー
ル７ａの形成の後に行なうことができる。また、各拡散
層の形成は、プラズマドーピング等の方法で行なっても
よい。更に、またエミッタ−ベースコレクタプロファイ
ルは、トランジスタにより作り分けることが可能であ
り、ベース接続層やベース直下の高濃度コレクタ層プロ
ファイルはトランジスタにより最適化が可能である。
ス１２、ベース直下の高濃度の選択コレクタ１４の形成
を同一開口部からのイオン注入により形成（第３のバイ
ポーラトランジスタ）したが、本発明の範囲内で各種変
更が可能である。ベース−エミッタ分離用サイドウォー
ル７ａの形成の後に行なうことができる。また、各拡散
層の形成は、プラズマドーピング等の方法で行なっても
よい。更に、またエミッタ−ベースコレクタプロファイ
ルは、トランジスタにより作り分けることが可能であ
り、ベース接続層やベース直下の高濃度コレクタ層プロ
ファイルはトランジスタにより最適化が可能である。
【００４２】
【発明の効果】以上説明したように、本発明に係る第１
のバイポーラトランジスタ及びその製造方法によれば、
半導体基板に対して特有の条件によるイオン注入を行な
って第２，第３不純物拡散層を形成し、第２不純物拡散
層が第４不純物拡散層と略同等もしくはそれ以下の接合
深さを有し、しかも第２不純物拡散層の表面不純物濃度
が第３不純物拡散層の表面不純物濃度と同等以上の濃度
を有すしたものである。この構成によって、エミッタ直
下のベース濃度を増大させることなくエミッタ−ベース
分離用サイドウォール直下のベース（接続層）濃度を増
大させることができ、このサイドウォール直下でのコレ
クタ電流、ベース再結合電流変動による特性変動、信頼
性低下を防止することができる。
のバイポーラトランジスタ及びその製造方法によれば、
半導体基板に対して特有の条件によるイオン注入を行な
って第２，第３不純物拡散層を形成し、第２不純物拡散
層が第４不純物拡散層と略同等もしくはそれ以下の接合
深さを有し、しかも第２不純物拡散層の表面不純物濃度
が第３不純物拡散層の表面不純物濃度と同等以上の濃度
を有すしたものである。この構成によって、エミッタ直
下のベース濃度を増大させることなくエミッタ−ベース
分離用サイドウォール直下のベース（接続層）濃度を増
大させることができ、このサイドウォール直下でのコレ
クタ電流、ベース再結合電流変動による特性変動、信頼
性低下を防止することができる。
【００４３】更に、本発明に係る第２のバイポーラトラ
ンジスタ及びその製造方法によれば、半導体基板に対し
て特有の条件によるイオン注入を行なって第２，第３不
純物拡散層を形成し、この第２不純物拡散層直下に形成
された第２導電型の第５不純物拡散層を有し、第５不純
物拡散層の最大濃度の基板表面からの拡散深さが第３不
純物拡散層の最大濃度の拡散深さより大きくなされたも
のである。 この構成によって、ベース拡散層直下のコレ
クタ濃度を選択的に増加させるこができ、ベース幅を減
少させてベース走行時間を抑制することができる。更
に、本発明に係る第３のバイポーラトランジスタ及びそ
の製造方法によれば第１及び第２のバイポーラトランジ
スタの特徴が組み合わされるので、第１のバイポーラト
ランジスタと同様にしてエミッタ−ベース分離用サイド
ウォール直下のベース（接続層）濃度を増大させること
ができ、このサイドウォール直下でのコレクタ電流、ベ
ース再結合電流変動による特性変動、信頼性低下を防止
することができる。しかも第２のバイポーラトランジス
タと同様にしてベース拡散層直下のコレクタ濃度を選択
的に増加させることができ、ベース幅を減少させてベー
ス走行時間を抑制することができる。
ンジスタ及びその製造方法によれば、半導体基板に対し
て特有の条件によるイオン注入を行なって第２，第３不
純物拡散層を形成し、この第２不純物拡散層直下に形成
された第２導電型の第５不純物拡散層を有し、第５不純
物拡散層の最大濃度の基板表面からの拡散深さが第３不
純物拡散層の最大濃度の拡散深さより大きくなされたも
のである。 この構成によって、ベース拡散層直下のコレ
クタ濃度を選択的に増加させるこができ、ベース幅を減
少させてベース走行時間を抑制することができる。更
に、本発明に係る第３のバイポーラトランジスタ及びそ
の製造方法によれば第１及び第２のバイポーラトランジ
スタの特徴が組み合わされるので、第１のバイポーラト
ランジスタと同様にしてエミッタ−ベース分離用サイド
ウォール直下のベース（接続層）濃度を増大させること
ができ、このサイドウォール直下でのコレクタ電流、ベ
ース再結合電流変動による特性変動、信頼性低下を防止
することができる。しかも第２のバイポーラトランジス
タと同様にしてベース拡散層直下のコレクタ濃度を選択
的に増加させることができ、ベース幅を減少させてベー
ス走行時間を抑制することができる。
【図１】本発明に係るバイポーラトランジスタの製造方
法の一実施例を示す要部工程断面図（Ｉ）である。
法の一実施例を示す要部工程断面図（Ｉ）である。
【図２】本発明に係るバイポーラトランジスタの製造方
法の一実施例を示す要部工程断面図（II）である。
法の一実施例を示す要部工程断面図（II）である。
【図３】本発明に係る各拡散層の不純物プロファイルの
イメージ概略図である。
イメージ概略図である。
【図４】従来のバイポーラトランジスタの製造方法を説
明するための要部工程断面図（Ｉ）である。
明するための要部工程断面図（Ｉ）である。
【図５】従来のバイポーラトランジスタの製造方法を説
明するための要部工程断面図（II）である。
明するための要部工程断面図（II）である。
１ シリコン基板 ２，４，５ ＳｉＯ2膜 ３ Ｐ型ｐｏｌｙ−Ｓｉ膜 ３ａ Ｐ+コンタクト層（ベースコンタクト） ６ ベース（Ｐ型不純物拡散層） ７ サイドウォール形成用ＳｉＯ2膜 ７ａ サイドウォール ８ ｐｏｌｙ−Ｓｉ膜（エミッタ電極） ９ エミッタ（Ｎ型不純物拡散層） １０ 開口 １１ ベース接続層（Ｐ型不純物拡散層） １２ ベース（Ｐ型不純物拡散層） １４ 選択コレクタ（Ｎ型不純物拡散層）
Claims (8)
- 【請求項１】 半導体基板に形成された第１導電型の第
１不純物拡散層と、上記第１不純物拡散層に接続された
第１導電膜と、上記第１導電膜に形成された開口部と、
上記開口部に露出した上記半導体基板の少なくとも一部
に形成され且つ上記第１不純物拡散層と接続された第１
導電型の第２不純物拡散層と、上記第２不純物拡散層を
内部に含むように上記半導体基板にイオンを注入して形
成された第１導電型の第３不純物拡散層と、上記開口部
側壁に形成された絶縁膜からなるサイドウォールと、上
記サイドウォールで挟まれた開口部に露出した上記半導
体基板の少なくとも一部に形成され、上記第３不純物拡
散層内に形成された第２導電型の第４不純物拡散層とを
備え、 上記第２不純物拡散層が上記第４不純物拡散層と略同等
もしくはそれ以下の接合深さを有し、しかも上記第２不
純物拡散層の表面不純物濃度が上記第３不純物拡散層の
表面不純物濃度と同等以上の濃度であることを特徴とす
るバイポーラトランジスタ。 - 【請求項２】 上記第１不純物拡散層をベースコンタク
ト、上記第３不純物拡散層をベース、上記第２不純物拡
散層を上記ベースコンタクトとベースとの接続層、上記
第４不純物拡散層をエミッタとしたことを特徴とする請
求項１記載のバイポーラトランジスタ。 - 【請求項３】 半導体基板に形成された第１導電型の第
１不純物拡散層と、上記第１不純物拡散層に接続された
第１導電膜と、上記第１導電膜に形成された開口部と、
上記開口部に露出した上記半導体基板の少なくとも一部
に形成され且つ上記第１不純物拡散層と接続された第１
導電型の第２不純物拡散層と、上記第２不純物拡散層を
内部に含むように上記半導体基板にイオンを注入して形
成された第１導電型の第３不純物拡散層と、上記開口部
側壁に形成された絶縁膜からなるサイドウォールと、上
記サイドウォールで挟まれた開口部に露出した上記半導
体基板の少なくとも一部に形成され、上記第３不純物拡
散層内に形成された第２導電型の第４不純物拡散層と、
上記第２不純物拡散層直下に形成された第２導電型の第
５不純物拡散層とを備え、 上記第５不純物拡散層の最大濃度の基板表面からの拡散
深さが上記第３不純物拡散層の最大濃度の拡散深さより
大きいことを特徴とするバイポーラトランジスタ。 - 【請求項４】 半導体基板に形成された第１導電型の第
１不純物拡散層と、上記第１不純物拡散層に接続された
第１導電膜と、上記第１導電膜に形成された開口部と、
上記開口部に露出した上記半導体基板の少なくとも一部
に形成され且つ上記第１不純物拡散層と接続された第１
導電型の第２不純物拡散層と、上記第２不純物拡散層を
内部に含むように上記半導体基板にイオンを注入して形
成された第１導電型の第３不純物拡散層と、上記開口部
側壁に形成された絶縁膜からなるサイドウォールと、上
記サイドウォールで挟まれた開口部に露出した上記半導
体基板の少なくとも一部に形成され、上記第３不純物拡
散層内に形成された第２導電型の第４不純物拡散層と、
上記第２不純物拡散層直下に形成された第２導電型の第
５不純物拡散層とを備え、 上記第２不純物拡散層が、上記第４不純物拡散層と略同
等もしくはそれ以下の接合深さを有し、上記第２不純物
拡散層の表面濃度が第３不純物拡散層と同等以上の濃度
であり、上記第５不純物拡散層の最大濃度の基板表面か
らの拡散深さが第３不純物拡散層の最大濃度の拡散深さ
より大きいことを特徴とするバイポーラトランジスタ。 - 【請求項５】 上記第１不純物拡散層をベースコンタク
ト、上記第３不純物拡散層をベース、上記第２不純物拡
散層を上記ベースコンタクトとベースとの接続層、上記
第４不純物拡散層をエミッタ、及び上記第５不純物拡散
層をベース底部濃度減少層及び／又はコレクタ層の一部
としたことを特徴とする請求項３及び４記載のバイポー
ラトランジスタ。 - 【請求項６】 半導体基板上に第１絶縁膜を形成した
後、該第１絶縁膜の一部に第１開口部を形成する工程
と、 上記第１開口部を形成された半導体基板の全面に第１導
電膜及び第２絶縁膜を順次形成した後、上記第１開口部
内の上記第２絶縁膜及び第１導電膜のそれぞれ一部を除
去して上記半導体基板を露出する第２開口部を形成する
工程と、上記第２開口部で露出する半導体基板に、 第１エネルギ
ーによるイオン注入によって第１導電型の第２不純物拡
散層を形成する工程と、上記第２不純物拡散層を形成された第２開口部で露出す
る半導体基板に、 第２エネルギーによるイオン注入によ
って第１導電型の第３不純物拡散層を形成する工程と、 上記第１導電膜に接続された上記半導体基板内に第１導
電型の第１不純物拡散層を形成する工程と、上記第１、第２及び第３不純物拡散層を形成された半導
体基板 の全面に第３絶縁膜を形成した後、異方性エッチ
ングにより上記第３絶縁膜を除去することにより上記第
２開口部側壁に第３絶縁膜からなるサイドウォールを形
成する工程と、上記サイドウォールを形成された半導体基板 の全面に第
２導電膜を形成した後パターニングし、イオン注入する
ことにより該第２導電膜を介して上記第３不純物拡散層
内に第２導電型の第４不純物拡散層を形成する工程とを
有することを特徴とするバイポーラトランジスタの製造
方法。 - 【請求項７】 上記第２エネルギーによるイオン注入に
よって第３不純物拡散層を形成した後、更に第３エネル
ギーによるイオン注入によって上記第２不純物拡散層直
下に第５不純物拡散層を形成することを特徴とする請求
項６記載のバイポーラトランジスタの製造方法。 - 【請求項８】 上記第１エネルギーが上記第２エネルギ
ーより低いことを特徴とする請求項６記載のバイポーラ
トランジスタの製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22961294A JP3326990B2 (ja) | 1994-09-26 | 1994-09-26 | バイポーラトランジスタ及びその製造方法 |
| TW084109857A TW344108B (en) | 1994-09-26 | 1995-09-20 | A bipolar transistor and method of manufacturing thereof |
| KR1019950031539A KR100385655B1 (ko) | 1994-09-26 | 1995-09-23 | 바이폴라트랜지스터및그제조방법 |
| US08/915,729 US5824589A (en) | 1994-09-26 | 1997-08-21 | Method for forming bipolar transistor having a reduced base transit time |
| US10/055,991 US6808999B2 (en) | 1994-09-26 | 2002-01-28 | Method of making a bipolar transistor having a reduced base transit time |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22961294A JP3326990B2 (ja) | 1994-09-26 | 1994-09-26 | バイポーラトランジスタ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0897223A JPH0897223A (ja) | 1996-04-12 |
| JP3326990B2 true JP3326990B2 (ja) | 2002-09-24 |
Family
ID=16894913
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22961294A Expired - Fee Related JP3326990B2 (ja) | 1994-09-26 | 1994-09-26 | バイポーラトランジスタ及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5824589A (ja) |
| JP (1) | JP3326990B2 (ja) |
| KR (1) | KR100385655B1 (ja) |
| TW (1) | TW344108B (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001274257A (ja) * | 2000-03-27 | 2001-10-05 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US6869852B1 (en) * | 2004-01-09 | 2005-03-22 | International Business Machines Corporation | Self-aligned raised extrinsic base bipolar transistor structure and method |
| KR102544036B1 (ko) | 2021-09-01 | 2023-06-21 | 대한전열공업(주) | 브레이징 접합을 통한 중계기용 냉각장치의 제조방법 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5626465A (en) * | 1979-08-13 | 1981-03-14 | Hitachi Ltd | Semiconductor memory and the manufacturing process thereof |
| JP2565159B2 (ja) * | 1987-03-28 | 1996-12-18 | ソニー株式会社 | 半導体装置及びその製造方法 |
| JPH02308541A (ja) * | 1989-05-23 | 1990-12-21 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH0462929A (ja) * | 1990-06-30 | 1992-02-27 | Nec Corp | 半導体装置およびその製造方法 |
| US5217909A (en) * | 1990-07-18 | 1993-06-08 | Siemens Aktiengesellschaft | Method for manufacturing a bipolar transistor |
| JPH04250629A (ja) * | 1991-01-25 | 1992-09-07 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| US5504363A (en) * | 1992-09-02 | 1996-04-02 | Motorola Inc. | Semiconductor device |
| KR0171128B1 (ko) * | 1995-04-21 | 1999-02-01 | 김우중 | 수직형 바이폴라 트랜지스터 |
-
1994
- 1994-09-26 JP JP22961294A patent/JP3326990B2/ja not_active Expired - Fee Related
-
1995
- 1995-09-20 TW TW084109857A patent/TW344108B/zh not_active IP Right Cessation
- 1995-09-23 KR KR1019950031539A patent/KR100385655B1/ko not_active IP Right Cessation
-
1997
- 1997-08-21 US US08/915,729 patent/US5824589A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0897223A (ja) | 1996-04-12 |
| US5824589A (en) | 1998-10-20 |
| TW344108B (en) | 1998-11-01 |
| KR100385655B1 (ko) | 2004-06-30 |
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