JPH0697185A - 半導体装置 - Google Patents
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- JPH0697185A JPH0697185A JP4247524A JP24752492A JPH0697185A JP H0697185 A JPH0697185 A JP H0697185A JP 4247524 A JP4247524 A JP 4247524A JP 24752492 A JP24752492 A JP 24752492A JP H0697185 A JPH0697185 A JP H0697185A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/66265—Thin film bipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/7317—Bipolar thin film transistors
Abstract
(57)【要約】
【目的】 占有領域の面積が小さく、超高速、超高周波
特性が得られるトランジスタを提供すること。 【構成】 絶縁体２の上にトランジスタが形成され、コ
レクタ電極４が絶縁体２上でコレクタ領域８，３の周囲
側面と接続され、第１分離絶縁層１０がコレクタ電極４
の周囲側面の部分の上に形成され、ベース電極５が第１
分離絶縁層１０上でベース領域６と接続され、第２分離
絶縁層１３，１４がベース電極５の周囲側面の部分の上
に形成され、エミッタ電極９が第２分離絶縁層１３，１
４でエミッタ領域７と接続される。 【効果】 コレクタ電極４とコレクタ領域８，３の間の
接続、ベース電極５とベース領域６の間の接続、エミッ
タ電極９とエミッタ領域７の間の接続の全てが、エミッ
タ電極９の下部で全て行なわれ、占有領域の面積が小さ
く、超高速、超高周波特性が得られる。
特性が得られるトランジスタを提供すること。 【構成】 絶縁体２の上にトランジスタが形成され、コ
レクタ電極４が絶縁体２上でコレクタ領域８，３の周囲
側面と接続され、第１分離絶縁層１０がコレクタ電極４
の周囲側面の部分の上に形成され、ベース電極５が第１
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絶縁層１３，１４がベース電極５の周囲側面の部分の上
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４でエミッタ領域７と接続される。 【効果】 コレクタ電極４とコレクタ領域８，３の間の
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タ電極９とエミッタ領域７の間の接続の全てが、エミッ
タ電極９の下部で全て行なわれ、占有領域の面積が小さ
く、超高速、超高周波特性が得られる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に係り、特
に、高集積化に好適なバイポーラトランジスタに関す
る。
に、高集積化に好適なバイポーラトランジスタに関す
る。
【０００２】
【従来の技術】従来の一般的なバイポーラトランジスタ
の断面図を、図２に示す。図２において、２０はシリコ
ン基板、２１、２２、３０、３１はシリコン酸化膜、２
３は高濃度ｎ型コレクタ領域、２４は低濃度ｎ型コレク
タ領域、２５はｐ型ベース領域、２６はｎ型エミッタ領
域、２７は高濃度ｐ型グラフトベース領域、２８は多結
晶シリコンベース電極、２９は多結晶エミッタ領域、３
２、３３は金属電極である。本従来例は、例えば、アイ
・イー・、イー・、イー・、トランズアクション・オン
・エレクトロン・デバイセズ・イー・ディー・３４，ナ
ンバー１１（１９８７）第２２４６項〜第２２５４項(I
EEE, Trans. Electron Dev., ED-34, No.11(1987) ｐｐ
２２４６−２２４５）に示されている。
の断面図を、図２に示す。図２において、２０はシリコ
ン基板、２１、２２、３０、３１はシリコン酸化膜、２
３は高濃度ｎ型コレクタ領域、２４は低濃度ｎ型コレク
タ領域、２５はｐ型ベース領域、２６はｎ型エミッタ領
域、２７は高濃度ｐ型グラフトベース領域、２８は多結
晶シリコンベース電極、２９は多結晶エミッタ領域、３
２、３３は金属電極である。本従来例は、例えば、アイ
・イー・、イー・、イー・、トランズアクション・オン
・エレクトロン・デバイセズ・イー・ディー・３４，ナ
ンバー１１（１９８７）第２２４６項〜第２２５４項(I
EEE, Trans. Electron Dev., ED-34, No.11(1987) ｐｐ
２２４６−２２４５）に示されている。
【０００３】
【発明が解決しようとする課題】図２の従来構造ではエ
ミッタ、ベース、コレクタの電極を取るために、少なく
とも最小の加工寸法で決まるエミッタ、ベース、コレク
タの開口部を１つのトランジスタの占有領域の中に二次
元的に配置する必要があり、トランジスタの占有領域の
面積が大きいと言う欠点が有った。また図２のこの従来
構造では、エミッタ電極金属とコレクタ電極金属との間
のフィールド酸化膜２１が存在している。従って、トラ
ンジスタの占有領域の面積が大きいばかりか、低濃度コ
レクタ領域２４とコレクタ金属電極との間に大きな寸法
の高濃度コレクタ領域２３が存在し、コレクタ容量が大
きく、超高速、超高周波特性が得られなかった。従っ
て、本発明の目的は、占有領域の面積が小さく、超高
速、超高周波特性が得られるトランジスタを提供するこ
とにある。
ミッタ、ベース、コレクタの電極を取るために、少なく
とも最小の加工寸法で決まるエミッタ、ベース、コレク
タの開口部を１つのトランジスタの占有領域の中に二次
元的に配置する必要があり、トランジスタの占有領域の
面積が大きいと言う欠点が有った。また図２のこの従来
構造では、エミッタ電極金属とコレクタ電極金属との間
のフィールド酸化膜２１が存在している。従って、トラ
ンジスタの占有領域の面積が大きいばかりか、低濃度コ
レクタ領域２４とコレクタ金属電極との間に大きな寸法
の高濃度コレクタ領域２３が存在し、コレクタ容量が大
きく、超高速、超高周波特性が得られなかった。従っ
て、本発明の目的は、占有領域の面積が小さく、超高
速、超高周波特性が得られるトランジスタを提供するこ
とにある。
【０００４】
【課題を解決するための手段】上記目的を達成するた
め、本発明の代表的な実施形態は、絶縁体(２)上に形成
された凸型単結晶半導体領域を具備し、上記凸型単結晶
半導体領域は、コレクタ単結晶半導体領域(８，３)と、
ベース単結晶半導体領域(６)と、エミッタ単結晶半導体
領域(７)とを含んでおり、上記コレクタ単結晶半導体領
域(８，３)の下面は上記絶縁体(２)に接触して形成さ
れ、上記コレクタ単結晶半導体領域(８，３)の上面は上
記ベース単結晶半導体領域(６)の下面と接続され、上記
エミッタ単結晶半導体領域(７)は上記ベース単結晶半導
体領域(６)の内部に形成され、コレクタ引き出し電極
(４)が上記絶縁体(２)上に形成されるとともに、上記コ
レクタ単結晶半導体領域(８，３)の周囲側面と接続さ
れ、第１分離絶縁層(１０)が上記コレクタ引き出し電極
(４)の上記周囲側面の部分の上に形成され、ベース引き
出し電極(５)が上記第１分離絶縁層(１０)上に形成され
るとともに上記ベース単結晶半導体領域(６)と接続さ
れ、第２分離絶縁層(１３，１４)が上記ベース引き出し
電極(５)の上記周囲側面の部分の上に形成され、エミッ
タ引き出し電極(９)が上記第２分離絶縁層(１３，１４)
上に形成されるとともに上記エミッタ単結晶半導体領域
(７)と接続されたことを特徴とする(図１参照)。本発明
のより好適な実施形態は、表面保護絶縁膜(１１)が上記
凸型単結晶半導体領域と上記コレクタ引き出し電極(４)
と上記ベース引き出し電極(５)と上記エミッタ引き出し
電極(９)とを覆う如く形成され、エミッタ電極層(１８)
が、上記表面保護絶縁膜(１１)に形成された開口を介し
て、上記エミッタ引き出し電極(９)に接続されたことを
特徴とする(図１参照)。
め、本発明の代表的な実施形態は、絶縁体(２)上に形成
された凸型単結晶半導体領域を具備し、上記凸型単結晶
半導体領域は、コレクタ単結晶半導体領域(８，３)と、
ベース単結晶半導体領域(６)と、エミッタ単結晶半導体
領域(７)とを含んでおり、上記コレクタ単結晶半導体領
域(８，３)の下面は上記絶縁体(２)に接触して形成さ
れ、上記コレクタ単結晶半導体領域(８，３)の上面は上
記ベース単結晶半導体領域(６)の下面と接続され、上記
エミッタ単結晶半導体領域(７)は上記ベース単結晶半導
体領域(６)の内部に形成され、コレクタ引き出し電極
(４)が上記絶縁体(２)上に形成されるとともに、上記コ
レクタ単結晶半導体領域(８，３)の周囲側面と接続さ
れ、第１分離絶縁層(１０)が上記コレクタ引き出し電極
(４)の上記周囲側面の部分の上に形成され、ベース引き
出し電極(５)が上記第１分離絶縁層(１０)上に形成され
るとともに上記ベース単結晶半導体領域(６)と接続さ
れ、第２分離絶縁層(１３，１４)が上記ベース引き出し
電極(５)の上記周囲側面の部分の上に形成され、エミッ
タ引き出し電極(９)が上記第２分離絶縁層(１３，１４)
上に形成されるとともに上記エミッタ単結晶半導体領域
(７)と接続されたことを特徴とする(図１参照)。本発明
のより好適な実施形態は、表面保護絶縁膜(１１)が上記
凸型単結晶半導体領域と上記コレクタ引き出し電極(４)
と上記ベース引き出し電極(５)と上記エミッタ引き出し
電極(９)とを覆う如く形成され、エミッタ電極層(１８)
が、上記表面保護絶縁膜(１１)に形成された開口を介し
て、上記エミッタ引き出し電極(９)に接続されたことを
特徴とする(図１参照)。
【０００５】
【作用】コレクタ引き出し電極(４)とコレクタ単結晶半
導体領域(８，３)の間の接続、ベース引き出し電極(５)
とベース単結晶半導体領域(６)の間の接続、エミッタ引
き出し電極(９)とエミッタ単結晶半導体領域(７)の間の
接続の全てが、エミッタ引き出し電極(９)の下部で全て
行なわれているので、トランジスタの占有領域の面積が
小さく、超高速、超高周波特性が得られる。下層のコレ
クタ引き出し電極(４)と中間層のベース引き出し電極
(５)の間には第１分離絶縁層(１０)が形成され、中間層
のベース引き出し電極(５)と上層のエミッタ引き出し電
極(９)の間には第２分離絶縁層(１３，１４)が形成され
ているので、下層のコレクタ引き出し電極(４)と中間層
のベース引き出し電極(５)と上層のエミッタ引き出し電
極(９)の電極積層構造にもかかわらず、各引き出し電極
間の電気的分離が得られる。
導体領域(８，３)の間の接続、ベース引き出し電極(５)
とベース単結晶半導体領域(６)の間の接続、エミッタ引
き出し電極(９)とエミッタ単結晶半導体領域(７)の間の
接続の全てが、エミッタ引き出し電極(９)の下部で全て
行なわれているので、トランジスタの占有領域の面積が
小さく、超高速、超高周波特性が得られる。下層のコレ
クタ引き出し電極(４)と中間層のベース引き出し電極
(５)の間には第１分離絶縁層(１０)が形成され、中間層
のベース引き出し電極(５)と上層のエミッタ引き出し電
極(９)の間には第２分離絶縁層(１３，１４)が形成され
ているので、下層のコレクタ引き出し電極(４)と中間層
のベース引き出し電極(５)と上層のエミッタ引き出し電
極(９)の電極積層構造にもかかわらず、各引き出し電極
間の電気的分離が得られる。
【０００６】
【実施例】（実施例１）本発明の第１の実施例を図１に
示す。図１において、１はシリコン基板、２、１０、１
１、１３、１４、１５はシリコン酸化膜であり、特に、
３は高濃度のｎ型単結晶コレクタ領域、８は低濃度ｎ型
単結晶コレクタ領域、６はｐ型単結晶ベース領域、７は
高濃度ｎ型エミッタ領域、４は高濃度の多結晶ｎ型シリ
コンコレクタ引き出し電極、１０は第１分離絶縁層、５
は高濃度の多結晶ｐ型シリコンベース引き出し電極、１
３、１４は第２分離層、９は高濃度多結晶ｎ型シリコン
エミッタ電極である。尚、１０は表面保護絶縁膜、１８
は金属のエミッタ電極層、１７は多結晶引き出し電極
４、５、９の抵抗を低減する高融点金属（例えばタング
ステン）もしくは高融点金属シリサイド（例えばタング
ステンシリサイド）、１６、１９はシリコン窒化膜であ
る。本実施例の製造工程を図３乃至図１５を用いて説明
する。まず、図３に示すように貼合せＳＯＩ(Silicon O
n Insulator：絶縁膜上シリコン)基板を準備する。シリ
コン基板４０の上に形成された絶縁膜４１上のシリコン
層４２の厚さは０．５μｍ程度が望ましい。絶縁膜上の
シリコン４２にアンチモンを拡散し、高濃度ｎ型単結晶
埋込コレクタ領域を形成した。アンチモン拡散は１１７
５℃、６０分の条件で行ない、約５×１０19／ｃｍ3の
濃度とした。続いてエピタキシャル成長により単結晶低
濃度ｎ型コレクタ領域の形成を行ない、表面に２０〜５
０ｎｍの酸化膜４４、１００ｎｍ程度のシリコン窒化膜
４５、及び５００ｎｍ以上の酸化膜４６を形成した。次
に、図４に示すようにトランジスタ活性領域以外の酸化
膜４６、窒化膜４５、酸化膜４４を異方性ドライエッチ
ングにより除去した。その後、露出したシリコン４３表
面を熱酸化して約２０ｎｍの酸化膜４８を形成し、窒化
膜４７を全面に堆積させた。この窒化膜４７を異方性ド
ライエッチすることにより酸化膜４６、窒化膜４５、酸
化膜４４の側壁のみに窒化膜４７を残した。次に、図５
に示すように酸化膜４８を除去した後、露出したシリコ
ン膜４３を１／２の厚さが残るように除去した。熱酸化
によりシリコン表面に５０〜１００ｎｍの酸化膜５０を
形成した後、窒化膜４９を堆積させた。再び窒化膜４９
を異方性ドライエッチにより窒化膜４７及び酸化膜４８
の側壁にシリコン窒化膜４９を形成した。次に、図６に
示すように、多結晶シリコン５１を２００〜３００ｎｍ
堆積し、異方性ドライエッチにより窒化膜４９側壁に多
結晶シリコン５１を形成した。次に、レジスト５２を２
μｍ以上塗布し、表面を平坦化した後エッチバックして
多結晶シリコン５１の上部を露出させた。図７に示すよ
うに、レジスト５２、酸化膜４６、窒化膜４７、４９を
マスクとして多結晶シリコン５１を除去し、多結晶シリ
コン５１の除去された領域の酸化膜５０を除去し、さら
にレジスト５２、酸化膜４６、窒化膜４７、４８をマス
クとしてシリコン４２を除去した。図８に示すように、
レジスト５２を除去した後、２０ｎｍ程度の窒化膜５３
を堆積し、シリコン溝領域が埋まるように多結晶シリコ
ン５４を堆積させた。図９に示すように、多結晶シリコ
ン５４を異方性ドライエッチングにより除去したのち、
トランジスタ領域の周辺で露出した窒化膜５３を除去し
た。図１０に示すように、多結晶シリコン５４を除去し
た後、窒化膜５３をマスクとして周辺のシリコン４２を
選択的に酸化して、酸化膜５５を形成した。図１１に示
すように、窒化膜５３を除去し、溝領域を埋めるように
多結晶シリコン５７を堆積させた。等方性ドライエッチ
ングにより多結晶シリコン５７を除去することにより、
溝内部のみに多結晶シリコン５７を残した。多結晶シリ
コン５７に燐をイオン打ち込みし、この高濃度ｎ型多結
晶シリコン５７を高濃度ｎ型埋込コレクタ領域４２と電
気的に接続した。その後、高圧酸化法により、多結晶シ
リコン５７の表面に３００ｎｍ程度の酸化膜５６を形成
した。次に、図１２に示すように窒化膜４７、４９を除
去した。この時、窒化膜４７、４９のうち溝に埋め込ま
れた部分は除去されない。続いて、２０ｎｍ程度の窒化
膜５８を堆積した後、異方性ドライエッチにより、酸化
膜４６、窒化膜４５の側壁に窒化膜５８を残した。ベー
ス接続を得る領域の酸化膜４８を除去した後、多結晶シ
リコン５９を３００〜４００ｎｍ堆積させた。図１３に
示すように、硼素をイオン打ち込みして多結晶シリコン
５９を高濃度のｐ型にしてから、多結晶シリコン５９の
上にレジスト６０を残し、露出した多結晶シリコン５９
を等方性ドライエッチによりエッチバックした。次に図
１４に示すように、レジスト６０、酸化膜４６を除去し
た後、多結晶シリコン５９表面に熱酸化により３００〜
４００ｎｍの酸化膜６１を形成した。図１５に示すよう
に、窒化膜４５、５８、酸化膜４４を除去した後、露出
したシリコン４３の表面に２０〜３０ｎｍの酸化膜６３
を形成し、硼素、もしくはフッ化硼素(ＢＦ2)をイオン
打ち込んでｐ型ベース６２を形成してから、３０ｎｍ程
度の窒化膜６４を堆積さた。更に、図１６に示すよう
に、１００〜３００ｎｍの酸化膜６５を堆積させた後、
この酸化膜６５を異方性ドライエッチして段差側壁に酸
化膜６５を残した。酸化膜６１、６５をマスクとして窒
化膜６４を除去し、続いて酸化膜６３を除去してエミッ
タのコンタクトホールを形成し、多結晶シリコン６７を
１００〜２００ｎｍ堆積させた。多結晶シリコン６７に
砒素を打ち込んで高濃度のｎ型とした。多結晶シリコン
６７堆積時に燐、もしくは砒素をドープした場合には、
砒素を打ち込む必要はない。続いて、熱処理を行なうこ
とにより多結晶シリコン６７中の砒素、もしくは燐を単
結晶シリコン中に拡散させて高濃度ｎ型エミッタ領域６
６を形成した。次に図１７に示すように、レジストマス
クにより多結晶シリコン６７をパターニングした後、同
じレジストマスクを用いて酸化膜６１を除去した。続い
て、新たなレジストマスクにより多結晶シリコン４９を
パターニングし、同じレジストマスクを用いて多結晶シ
リコン５７上の酸化膜５６を除去した。レジストを除去
してから、選択ＣＶＤにより、露出した多結晶シリコン
６７、４９、５７表面にタングステン６８を堆積した。
さらに図１８に示すように、５００℃以下の低温で全面
に表面保護用の酸化膜６９を形成した後、エミッタ上の
酸化膜６９を開口してエミッタ金属電極層７０を形成す
ることにより図１のトランジスタが完成される。本実施
例により、同じ加工技術を用いてトランジスタ面積をお
よそ１／１０に低減することができた。最小加工寸法
０．２μｍにおいてトランジスタ面積１μｍ2を実現す
ることができた。
示す。図１において、１はシリコン基板、２、１０、１
１、１３、１４、１５はシリコン酸化膜であり、特に、
３は高濃度のｎ型単結晶コレクタ領域、８は低濃度ｎ型
単結晶コレクタ領域、６はｐ型単結晶ベース領域、７は
高濃度ｎ型エミッタ領域、４は高濃度の多結晶ｎ型シリ
コンコレクタ引き出し電極、１０は第１分離絶縁層、５
は高濃度の多結晶ｐ型シリコンベース引き出し電極、１
３、１４は第２分離層、９は高濃度多結晶ｎ型シリコン
エミッタ電極である。尚、１０は表面保護絶縁膜、１８
は金属のエミッタ電極層、１７は多結晶引き出し電極
４、５、９の抵抗を低減する高融点金属（例えばタング
ステン）もしくは高融点金属シリサイド（例えばタング
ステンシリサイド）、１６、１９はシリコン窒化膜であ
る。本実施例の製造工程を図３乃至図１５を用いて説明
する。まず、図３に示すように貼合せＳＯＩ(Silicon O
n Insulator：絶縁膜上シリコン)基板を準備する。シリ
コン基板４０の上に形成された絶縁膜４１上のシリコン
層４２の厚さは０．５μｍ程度が望ましい。絶縁膜上の
シリコン４２にアンチモンを拡散し、高濃度ｎ型単結晶
埋込コレクタ領域を形成した。アンチモン拡散は１１７
５℃、６０分の条件で行ない、約５×１０19／ｃｍ3の
濃度とした。続いてエピタキシャル成長により単結晶低
濃度ｎ型コレクタ領域の形成を行ない、表面に２０〜５
０ｎｍの酸化膜４４、１００ｎｍ程度のシリコン窒化膜
４５、及び５００ｎｍ以上の酸化膜４６を形成した。次
に、図４に示すようにトランジスタ活性領域以外の酸化
膜４６、窒化膜４５、酸化膜４４を異方性ドライエッチ
ングにより除去した。その後、露出したシリコン４３表
面を熱酸化して約２０ｎｍの酸化膜４８を形成し、窒化
膜４７を全面に堆積させた。この窒化膜４７を異方性ド
ライエッチすることにより酸化膜４６、窒化膜４５、酸
化膜４４の側壁のみに窒化膜４７を残した。次に、図５
に示すように酸化膜４８を除去した後、露出したシリコ
ン膜４３を１／２の厚さが残るように除去した。熱酸化
によりシリコン表面に５０〜１００ｎｍの酸化膜５０を
形成した後、窒化膜４９を堆積させた。再び窒化膜４９
を異方性ドライエッチにより窒化膜４７及び酸化膜４８
の側壁にシリコン窒化膜４９を形成した。次に、図６に
示すように、多結晶シリコン５１を２００〜３００ｎｍ
堆積し、異方性ドライエッチにより窒化膜４９側壁に多
結晶シリコン５１を形成した。次に、レジスト５２を２
μｍ以上塗布し、表面を平坦化した後エッチバックして
多結晶シリコン５１の上部を露出させた。図７に示すよ
うに、レジスト５２、酸化膜４６、窒化膜４７、４９を
マスクとして多結晶シリコン５１を除去し、多結晶シリ
コン５１の除去された領域の酸化膜５０を除去し、さら
にレジスト５２、酸化膜４６、窒化膜４７、４８をマス
クとしてシリコン４２を除去した。図８に示すように、
レジスト５２を除去した後、２０ｎｍ程度の窒化膜５３
を堆積し、シリコン溝領域が埋まるように多結晶シリコ
ン５４を堆積させた。図９に示すように、多結晶シリコ
ン５４を異方性ドライエッチングにより除去したのち、
トランジスタ領域の周辺で露出した窒化膜５３を除去し
た。図１０に示すように、多結晶シリコン５４を除去し
た後、窒化膜５３をマスクとして周辺のシリコン４２を
選択的に酸化して、酸化膜５５を形成した。図１１に示
すように、窒化膜５３を除去し、溝領域を埋めるように
多結晶シリコン５７を堆積させた。等方性ドライエッチ
ングにより多結晶シリコン５７を除去することにより、
溝内部のみに多結晶シリコン５７を残した。多結晶シリ
コン５７に燐をイオン打ち込みし、この高濃度ｎ型多結
晶シリコン５７を高濃度ｎ型埋込コレクタ領域４２と電
気的に接続した。その後、高圧酸化法により、多結晶シ
リコン５７の表面に３００ｎｍ程度の酸化膜５６を形成
した。次に、図１２に示すように窒化膜４７、４９を除
去した。この時、窒化膜４７、４９のうち溝に埋め込ま
れた部分は除去されない。続いて、２０ｎｍ程度の窒化
膜５８を堆積した後、異方性ドライエッチにより、酸化
膜４６、窒化膜４５の側壁に窒化膜５８を残した。ベー
ス接続を得る領域の酸化膜４８を除去した後、多結晶シ
リコン５９を３００〜４００ｎｍ堆積させた。図１３に
示すように、硼素をイオン打ち込みして多結晶シリコン
５９を高濃度のｐ型にしてから、多結晶シリコン５９の
上にレジスト６０を残し、露出した多結晶シリコン５９
を等方性ドライエッチによりエッチバックした。次に図
１４に示すように、レジスト６０、酸化膜４６を除去し
た後、多結晶シリコン５９表面に熱酸化により３００〜
４００ｎｍの酸化膜６１を形成した。図１５に示すよう
に、窒化膜４５、５８、酸化膜４４を除去した後、露出
したシリコン４３の表面に２０〜３０ｎｍの酸化膜６３
を形成し、硼素、もしくはフッ化硼素(ＢＦ2)をイオン
打ち込んでｐ型ベース６２を形成してから、３０ｎｍ程
度の窒化膜６４を堆積さた。更に、図１６に示すよう
に、１００〜３００ｎｍの酸化膜６５を堆積させた後、
この酸化膜６５を異方性ドライエッチして段差側壁に酸
化膜６５を残した。酸化膜６１、６５をマスクとして窒
化膜６４を除去し、続いて酸化膜６３を除去してエミッ
タのコンタクトホールを形成し、多結晶シリコン６７を
１００〜２００ｎｍ堆積させた。多結晶シリコン６７に
砒素を打ち込んで高濃度のｎ型とした。多結晶シリコン
６７堆積時に燐、もしくは砒素をドープした場合には、
砒素を打ち込む必要はない。続いて、熱処理を行なうこ
とにより多結晶シリコン６７中の砒素、もしくは燐を単
結晶シリコン中に拡散させて高濃度ｎ型エミッタ領域６
６を形成した。次に図１７に示すように、レジストマス
クにより多結晶シリコン６７をパターニングした後、同
じレジストマスクを用いて酸化膜６１を除去した。続い
て、新たなレジストマスクにより多結晶シリコン４９を
パターニングし、同じレジストマスクを用いて多結晶シ
リコン５７上の酸化膜５６を除去した。レジストを除去
してから、選択ＣＶＤにより、露出した多結晶シリコン
６７、４９、５７表面にタングステン６８を堆積した。
さらに図１８に示すように、５００℃以下の低温で全面
に表面保護用の酸化膜６９を形成した後、エミッタ上の
酸化膜６９を開口してエミッタ金属電極層７０を形成す
ることにより図１のトランジスタが完成される。本実施
例により、同じ加工技術を用いてトランジスタ面積をお
よそ１／１０に低減することができた。最小加工寸法
０．２μｍにおいてトランジスタ面積１μｍ2を実現す
ることができた。
【０００７】（実施例２）図１９乃至図２６を用いてに
第２の実施例を示す。本実施例では、ベースの電極にタ
ングステンシリサイドを用いている。以下に本実施例の
製造工程を説明する。第１の実施例の図１２に示す工程
までは本実施例においても共通であるので説明を割愛す
る。本実施例では、図１９に示すように多結晶シリコン
９３を堆積した後、窒化膜９４を堆積させた。尚、図１
９において、８０はシリコン基板、８１、８２、８４、
８７、８９、９１はシリコン酸化膜、８３は多結晶シリ
コンコレクタ電極、８５は高濃度コレクタ、８６、９
０、９２、９４はシリコン窒化膜、８８は低濃度コレク
タ、９３は多結晶シリコンベース電極である。図２０に
示すように、第１の実施例とレジスト９５を形成し、露
出した窒化膜９４を除去した後、多結晶シリコン９３を
エッチバックした。図２１に示すようにレジスト９５、
及び酸化膜９１を除去して窒化膜９０、９２、９４に覆
われていない多結晶シリコン９３を高圧酸化して、３０
０〜４００ｎｍの酸化膜９６を形成した。次に、図２２
に示すように窒化膜９０、９２、９４、酸化膜８９を順
次除去し、シリコン９３、８８露出面に再度２０ｎｍ程
度の酸化膜９７、９８を形成した。この状態で、硼素、
もしくはフッ化硼素を打ち込み単結晶のｐ型ベース領域
９９を形成した。次に、図２３に示すように、窒化膜１
００を堆積し、レジストマスクによりトランジスタの活
性領域上に残るように窒化膜１００をパターニングし
た。続いて、図２４に示すように、活性領域上、及び、
ベース電極引き出し領域上にレジストを形成し、多結晶
シリコン９３を選択的にエッチングした。レジスト除去
後、タングステンを堆積し、７００〜９００℃で熱処理
を施すことにより多結晶シリコン９３上のみにタングス
テンシリサイド１０１を形成した。さらに図２５に示す
ように全面に酸化膜１０２を堆積させ、その後、図２６
に示すように、レジストマスクにより酸化膜を異方性ド
ライエッチして段差側壁に酸化膜１０２を残した。以降
は、第１の実施例の図１５、１６で示した方法でエミッ
タを形成した。本実施例によれば、ベース電極が自己整
合的に加工されるため、形状がばらつかず、かつ、第１
の実施例よりも面積を縮小することが可能となった。
第２の実施例を示す。本実施例では、ベースの電極にタ
ングステンシリサイドを用いている。以下に本実施例の
製造工程を説明する。第１の実施例の図１２に示す工程
までは本実施例においても共通であるので説明を割愛す
る。本実施例では、図１９に示すように多結晶シリコン
９３を堆積した後、窒化膜９４を堆積させた。尚、図１
９において、８０はシリコン基板、８１、８２、８４、
８７、８９、９１はシリコン酸化膜、８３は多結晶シリ
コンコレクタ電極、８５は高濃度コレクタ、８６、９
０、９２、９４はシリコン窒化膜、８８は低濃度コレク
タ、９３は多結晶シリコンベース電極である。図２０に
示すように、第１の実施例とレジスト９５を形成し、露
出した窒化膜９４を除去した後、多結晶シリコン９３を
エッチバックした。図２１に示すようにレジスト９５、
及び酸化膜９１を除去して窒化膜９０、９２、９４に覆
われていない多結晶シリコン９３を高圧酸化して、３０
０〜４００ｎｍの酸化膜９６を形成した。次に、図２２
に示すように窒化膜９０、９２、９４、酸化膜８９を順
次除去し、シリコン９３、８８露出面に再度２０ｎｍ程
度の酸化膜９７、９８を形成した。この状態で、硼素、
もしくはフッ化硼素を打ち込み単結晶のｐ型ベース領域
９９を形成した。次に、図２３に示すように、窒化膜１
００を堆積し、レジストマスクによりトランジスタの活
性領域上に残るように窒化膜１００をパターニングし
た。続いて、図２４に示すように、活性領域上、及び、
ベース電極引き出し領域上にレジストを形成し、多結晶
シリコン９３を選択的にエッチングした。レジスト除去
後、タングステンを堆積し、７００〜９００℃で熱処理
を施すことにより多結晶シリコン９３上のみにタングス
テンシリサイド１０１を形成した。さらに図２５に示す
ように全面に酸化膜１０２を堆積させ、その後、図２６
に示すように、レジストマスクにより酸化膜を異方性ド
ライエッチして段差側壁に酸化膜１０２を残した。以降
は、第１の実施例の図１５、１６で示した方法でエミッ
タを形成した。本実施例によれば、ベース電極が自己整
合的に加工されるため、形状がばらつかず、かつ、第１
の実施例よりも面積を縮小することが可能となった。
【０００８】（実施例３）第３の実施例を図２７乃至図
３０に示す。本実施例では、同一基板上にｎｐｎトラン
ジスタとｐｎｐトランジスタを形成している。以下、製
造方法について述べる。まず、図２７に示すように、Ｓ
ＯＩ基板上１２０、１２１にアンチモン拡散により高濃
度ｎ型層１２２を、ボロン拡散により高濃度ｐ型層１２
３を形成した。高濃度ｎ型層１２２にはｎｐｎトランジ
スタを、高濃度ｐ型層１２３にはｐｎｐトランジスタを
それぞれ形成した。図２７において、１２４はエピタキ
シャル層、１２５、１２７はシリコン酸化膜、１２６は
シリコン窒化膜である。第１の実施例と同様の工程を経
て、図２８に示す構造を形成した。但し、多結晶シリコ
ン１３１、１２９はボロンをイオン打ち込みすることに
よりｐ型とし、多結晶シリコン１２８、１３０はリンを
打ち込むことによりｎ型とした。続いて、ｎｐｎトラン
ジスタへはボロンを、ｐｎｐトランジスタへはリンを打
ち込んでそれぞれのベース１４０、１３９を形成しシリ
コン窒化膜１３８を堆積した。次に、図２９に示すよう
にシリコン酸化膜を堆積した後、異方性ドライエッチを
行うことにより、窒化膜１３８の側壁に酸化膜１５０を
形成した。酸化膜１５０、１３６をマスクとして窒化膜
１３８を除去し、さらに酸化膜１３７を除去してエミッ
タのコンタクトホールを形成した後、多結晶シリコン１
４３、１４４を堆積し、リソグラフィによってパターニ
ングした。ｎｐｎトランジスタ上の多結晶シリコン１４
４へは砒素を、またｐｎｐトランジスタ上の多結晶シリ
コン１４３へはボロンを打ち込み、熱処理を行うことに
より、それぞれのエミッタ１４２、１４１を形成した。
その後、図３０に示すように酸化膜１３６、多結晶シリ
コン１２９、１３０、酸化膜１３５を除去した後、多結
晶シリコン１４３、１４４、１３０、１２９、１２８、
１３１の表面にタングステン１４５を堆積させてから、
表面保護用酸化膜１４６を堆積した。この酸化膜１４６
を開口してエミッタ金属電極層１４７を形成した。本実
施例により、高集積な、超高速かつ低消費電力の集積回
路を実現することができた。
３０に示す。本実施例では、同一基板上にｎｐｎトラン
ジスタとｐｎｐトランジスタを形成している。以下、製
造方法について述べる。まず、図２７に示すように、Ｓ
ＯＩ基板上１２０、１２１にアンチモン拡散により高濃
度ｎ型層１２２を、ボロン拡散により高濃度ｐ型層１２
３を形成した。高濃度ｎ型層１２２にはｎｐｎトランジ
スタを、高濃度ｐ型層１２３にはｐｎｐトランジスタを
それぞれ形成した。図２７において、１２４はエピタキ
シャル層、１２５、１２７はシリコン酸化膜、１２６は
シリコン窒化膜である。第１の実施例と同様の工程を経
て、図２８に示す構造を形成した。但し、多結晶シリコ
ン１３１、１２９はボロンをイオン打ち込みすることに
よりｐ型とし、多結晶シリコン１２８、１３０はリンを
打ち込むことによりｎ型とした。続いて、ｎｐｎトラン
ジスタへはボロンを、ｐｎｐトランジスタへはリンを打
ち込んでそれぞれのベース１４０、１３９を形成しシリ
コン窒化膜１３８を堆積した。次に、図２９に示すよう
にシリコン酸化膜を堆積した後、異方性ドライエッチを
行うことにより、窒化膜１３８の側壁に酸化膜１５０を
形成した。酸化膜１５０、１３６をマスクとして窒化膜
１３８を除去し、さらに酸化膜１３７を除去してエミッ
タのコンタクトホールを形成した後、多結晶シリコン１
４３、１４４を堆積し、リソグラフィによってパターニ
ングした。ｎｐｎトランジスタ上の多結晶シリコン１４
４へは砒素を、またｐｎｐトランジスタ上の多結晶シリ
コン１４３へはボロンを打ち込み、熱処理を行うことに
より、それぞれのエミッタ１４２、１４１を形成した。
その後、図３０に示すように酸化膜１３６、多結晶シリ
コン１２９、１３０、酸化膜１３５を除去した後、多結
晶シリコン１４３、１４４、１３０、１２９、１２８、
１３１の表面にタングステン１４５を堆積させてから、
表面保護用酸化膜１４６を堆積した。この酸化膜１４６
を開口してエミッタ金属電極層１４７を形成した。本実
施例により、高集積な、超高速かつ低消費電力の集積回
路を実現することができた。
【０００９】（実施例４）第４の実施例を、図３１乃至
図３５を用いて説明する。本実施例では、同一基板上
に、ｎｐｎトランジスタ、ｐｎｐトランジスタ、及び相
補型ＭＯＳトランジスタを形成している。ｎｐｎトラン
ジスタとｐｎｐトランジスタを同時に形成する方法は第
３の実施例で示したため、相補型ＭＯＳトランジスタの
製造方法について説明する。図３１に示すように、ＳＯ
Ｉ基板１６１、１６２にＮＭＯＳ形成領域１６２へボロ
ンを、ＰＭＯＳ形成領域１６３へ砒素を打ち込むことに
より高濃度ウエル層を形成した。その後の製造方法は、
実施例１の図１４までと同一であるので説明を割愛す
る。尚、１６４はエピタキシャル層、１６５、１５９は
酸化膜、１６６は窒化膜である。但し、図１４における
多結晶シリコン５９はあらかじめ除去しておく。次に図
３２に示すように、しきい値電圧調整のための低濃度ウ
エル層をＮＭＯＳへはボロン、ＰＭＯＳへはリンもしく
は砒素を打ち込んで形成した(それぞれ１５７、１５
８)。尚、１６０はシリコン基板、１６１、１６７、１
６８、１６９は酸化膜、１６３は高濃度ｎ型ウエル、１
６４は高濃度ｐ型ウエルである。次いで、図３３に示す
ように、表面の酸化膜１６９を除去した後、ゲート酸化
膜１７０を形成した。さらに多結晶シリコン１７１、及
び酸化膜１７２を堆積した後、リソグラフィにより多結
晶シリコン１７１、酸化膜１７２をパターニングしてゲ
ート電極を形成した。次に、ＮＭＯＳへは砒素もしくは
リンを打ち込むことにより、ＰＭＯＳへはボロンを打ち
込むことにより低濃度ソース、ドレインを形成した(そ
れぞれ１７４、１７３)。次に図３４に示すように、酸
化膜１７３を全面に堆積した後に、異方性ドライエッチ
を行うことにより、ゲート電極１７１の側壁に酸化膜１
７３を形成した。ＮＭＯＳへは砒素もしくはリンを打ち
込むことにより、ＰＭＯＳへはボロンをさらに打ち込む
ことにより高濃度ソース、ドレインを形成した(それぞ
れ１７６、１７５)。続いて、図３５に示すように表面
保護用の酸化膜１７８を堆積し、この酸化膜１７８にコ
ンタクトホールを形成し、ソース、ドレインの金属電極
１７７を形成する。このようにして、この第４の実施例
のＣＭＯＳ構造でメモリセルを構成し、第３の実施例の
ｎｐｎトランジスタとｐｎｐトランジスタで周辺回路を
構成することにより、高集積、超高速、低消費電力のメ
モリ集積回路を形成することが可能となる。
図３５を用いて説明する。本実施例では、同一基板上
に、ｎｐｎトランジスタ、ｐｎｐトランジスタ、及び相
補型ＭＯＳトランジスタを形成している。ｎｐｎトラン
ジスタとｐｎｐトランジスタを同時に形成する方法は第
３の実施例で示したため、相補型ＭＯＳトランジスタの
製造方法について説明する。図３１に示すように、ＳＯ
Ｉ基板１６１、１６２にＮＭＯＳ形成領域１６２へボロ
ンを、ＰＭＯＳ形成領域１６３へ砒素を打ち込むことに
より高濃度ウエル層を形成した。その後の製造方法は、
実施例１の図１４までと同一であるので説明を割愛す
る。尚、１６４はエピタキシャル層、１６５、１５９は
酸化膜、１６６は窒化膜である。但し、図１４における
多結晶シリコン５９はあらかじめ除去しておく。次に図
３２に示すように、しきい値電圧調整のための低濃度ウ
エル層をＮＭＯＳへはボロン、ＰＭＯＳへはリンもしく
は砒素を打ち込んで形成した(それぞれ１５７、１５
８)。尚、１６０はシリコン基板、１６１、１６７、１
６８、１６９は酸化膜、１６３は高濃度ｎ型ウエル、１
６４は高濃度ｐ型ウエルである。次いで、図３３に示す
ように、表面の酸化膜１６９を除去した後、ゲート酸化
膜１７０を形成した。さらに多結晶シリコン１７１、及
び酸化膜１７２を堆積した後、リソグラフィにより多結
晶シリコン１７１、酸化膜１７２をパターニングしてゲ
ート電極を形成した。次に、ＮＭＯＳへは砒素もしくは
リンを打ち込むことにより、ＰＭＯＳへはボロンを打ち
込むことにより低濃度ソース、ドレインを形成した(そ
れぞれ１７４、１７３)。次に図３４に示すように、酸
化膜１７３を全面に堆積した後に、異方性ドライエッチ
を行うことにより、ゲート電極１７１の側壁に酸化膜１
７３を形成した。ＮＭＯＳへは砒素もしくはリンを打ち
込むことにより、ＰＭＯＳへはボロンをさらに打ち込む
ことにより高濃度ソース、ドレインを形成した(それぞ
れ１７６、１７５)。続いて、図３５に示すように表面
保護用の酸化膜１７８を堆積し、この酸化膜１７８にコ
ンタクトホールを形成し、ソース、ドレインの金属電極
１７７を形成する。このようにして、この第４の実施例
のＣＭＯＳ構造でメモリセルを構成し、第３の実施例の
ｎｐｎトランジスタとｐｎｐトランジスタで周辺回路を
構成することにより、高集積、超高速、低消費電力のメ
モリ集積回路を形成することが可能となる。
【００１０】以上の実施例により、トランジスタ面積を
１／１０程度に低減でき、バイポーラトランジスタを含
む高集積・高速ＬＳＩが実現した。また、ｐｎｐトラン
ジスタや、ＣＭＯＳを同一基板上に形成することができ
る。
１／１０程度に低減でき、バイポーラトランジスタを含
む高集積・高速ＬＳＩが実現した。また、ｐｎｐトラン
ジスタや、ＣＭＯＳを同一基板上に形成することができ
る。
【００１１】
【発明の効果】本発明によれば、占有領域の面積が小さ
く、超高速、超高周波特性が得られるトランジスタを提
供することが可能となる。
く、超高速、超高周波特性が得られるトランジスタを提
供することが可能となる。
【図１】本発明の第１の実施例の素子構造の断面図であ
る。
る。
【図２】従来例の素子構造の断面図である。
【図３】本発明の第１の実施例の製造方法の工程を説明
する図である。
する図である。
【図４】本発明の第１の実施例の製造方法の工程を説明
する図である。
する図である。
【図５】本発明の第１の実施例の製造方法の工程を説明
する図である。
する図である。
【図６】本発明の第１の実施例の製造方法の工程を説明
する図である。
する図である。
【図７】本発明の第１の実施例の製造方法の工程を説明
する図である。
する図である。
【図８】本発明の第１の実施例の製造方法の工程を説明
する図である。
する図である。
【図９】本発明の第１の実施例の製造方法の工程を説明
する図である。
する図である。
【図１０】本発明の第１の実施例の製造方法の工程を説
明する図である。
明する図である。
【図１１】本発明の第１の実施例の製造方法の工程を説
明する図である。
明する図である。
【図１２】本発明の第１の実施例の製造方法の工程を説
明する図である。
明する図である。
【図１３】本発明の第１の実施例の製造方法の工程を説
明する図である。
明する図である。
【図１４】本発明の第１の実施例の製造方法の工程を説
明する図である。
明する図である。
【図１５】本発明の第１の実施例の製造方法の工程を説
明する図である。
明する図である。
【図１６】本発明の第１の実施例の製造方法の工程を説
明する図である。
明する図である。
【図１７】本発明の第１の実施例の製造方法の工程を説
明する図である。
明する図である。
【図１８】本発明の第１の実施例の製造方法の工程を説
明する図である。
明する図である。
【図１９】本発明の第２の実施例の製造方法の工程を説
明する図である。
明する図である。
【図２０】本発明の第２の実施例の製造方法の工程を説
明する図である。
明する図である。
【図２３】本発明の第２の実施例の製造方法の工程を説
明する図である。
明する図である。
【図２４】本発明の第２の実施例の製造方法の工程を説
明する図である。
明する図である。
【図２５】本発明の第２の実施例の製造方法の工程を説
明する図である。
明する図である。
【図２６】本発明の第２の実施例の製造方法の工程を説
明する図である。
明する図である。
【図２７】本発明の第３の実施例の製造方法の工程を説
明する図である。
明する図である。
【図２８】本発明の第３の実施例の製造方法の工程を説
明する図である。
明する図である。
【図２９】本発明の第３の実施例の製造方法の工程を説
明する図である。
明する図である。
【図３０】本発明の第３の実施例の製造方法の工程を説
明する図である。
明する図である。
【図３１】本発明の第４の実施例の製造方法の工程を説
明する図である。
明する図である。
【図３２】本発明の第４の実施例の製造方法の工程を説
明する図である。
明する図である。
【図３３】本発明の第４の実施例の製造方法の工程を説
明する図である。
明する図である。
【図３４】本発明の第４の実施例の製造方法の工程を説
明する図である。
明する図である。
【図３５】本発明の第４の実施例の素子構造の断面図で
ある。
ある。
１、２０、４０、８０、１２０、１６０…シリコン基
板、２、１０、１１、１４、１５、２１、２２、３１、
４１、４４、４６、４８、５０、５５、５６、６１、６
３、６５、６９、８１、８２、８４、８７、８９、９
１、９６、９７、９８、１０２、１２１、１２５、１２
７、１３２、１３５、１３６、１３７、１５０、１４
６、１６１、１６５、１５９、１６７、１６８、１６
９、１７２、１７３、１７８…シリコン酸化膜、３、２
３、４２、８５、１２２…ｎ型高濃度コレクタ、１２３
…ｐ型高濃度コレクタ、４、５７、８３、１２８…ｎ型
高濃度多結晶シリコンコレクタ電極、１３１…ｐ型高濃
度多結晶シリコンコレクタ電極、１６５…ｎ型高濃度多
結晶シリコン、１６６…ｐ型高濃度多結晶シリコン、
５、２８、５９、９３、１２９…ｐ型高濃度多結晶シリ
コンベース電極、１３０…ｎ型高濃度多結晶シリコンベ
ース電極、６、２５、６２、９９、１４０…ｐ型べー
す、１３９…ｎ型ベース、７、２６、６６、１４２…ｎ
型エミッタ、１４１…ｐ型エミッタ、２７…グラフトベ
ース、８、２４、４３、８８、１２４…低濃度コレク
タ、９、２９、６７、１４４…ｎ型多結晶シリコンエミ
ッタ電極、１４３…ｐ多結晶シリコンエミッタ電極、１
６、１９、４５、４７、４９、５３、５８、６４、８
６、９０、９２、９４、１００、１２６、１３８、１６
６…シリコン窒化膜、１７、６８、１４５…タングステ
ン、１８、３２、７０、１４７、１７７…金属電極、１
０１…タングステンシリサイド、５２、６０…レジス
ト、５１、５４…多結晶シリコン、１６２…高濃度ｎウ
エル、１６３…高濃度ｐウエル、１７０…ゲート酸化
膜、１７３…ＰＭＯＳ低濃度ソース、ドレイン、１７４
…ＮＭＯＳ低濃度ソース、ドレイン、１７５…ＰＭＯＳ
高濃度ソース、ドレイン、１７６…ＮＭＯＳ高濃度ソー
ス、ドレイン、１７１…ゲート電極。
板、２、１０、１１、１４、１５、２１、２２、３１、
４１、４４、４６、４８、５０、５５、５６、６１、６
３、６５、６９、８１、８２、８４、８７、８９、９
１、９６、９７、９８、１０２、１２１、１２５、１２
７、１３２、１３５、１３６、１３７、１５０、１４
６、１６１、１６５、１５９、１６７、１６８、１６
９、１７２、１７３、１７８…シリコン酸化膜、３、２
３、４２、８５、１２２…ｎ型高濃度コレクタ、１２３
…ｐ型高濃度コレクタ、４、５７、８３、１２８…ｎ型
高濃度多結晶シリコンコレクタ電極、１３１…ｐ型高濃
度多結晶シリコンコレクタ電極、１６５…ｎ型高濃度多
結晶シリコン、１６６…ｐ型高濃度多結晶シリコン、
５、２８、５９、９３、１２９…ｐ型高濃度多結晶シリ
コンベース電極、１３０…ｎ型高濃度多結晶シリコンベ
ース電極、６、２５、６２、９９、１４０…ｐ型べー
す、１３９…ｎ型ベース、７、２６、６６、１４２…ｎ
型エミッタ、１４１…ｐ型エミッタ、２７…グラフトベ
ース、８、２４、４３、８８、１２４…低濃度コレク
タ、９、２９、６７、１４４…ｎ型多結晶シリコンエミ
ッタ電極、１４３…ｐ多結晶シリコンエミッタ電極、１
６、１９、４５、４７、４９、５３、５８、６４、８
６、９０、９２、９４、１００、１２６、１３８、１６
６…シリコン窒化膜、１７、６８、１４５…タングステ
ン、１８、３２、７０、１４７、１７７…金属電極、１
０１…タングステンシリサイド、５２、６０…レジス
ト、５１、５４…多結晶シリコン、１６２…高濃度ｎウ
エル、１６３…高濃度ｐウエル、１７０…ゲート酸化
膜、１７３…ＰＭＯＳ低濃度ソース、ドレイン、１７４
…ＮＭＯＳ低濃度ソース、ドレイン、１７５…ＰＭＯＳ
高濃度ソース、ドレイン、１７６…ＮＭＯＳ高濃度ソー
ス、ドレイン、１７１…ゲート電極。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年４月２日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正内容】
【図面の簡単な説明】
【図１】本発明の第１の実施例の素子構造の断面図であ
る。
る。
【図２】従来例の素子構造の断面図である。
【図３】本発明の第１の実施例の製造方法の工程を説明
する図である。
する図である。
【図４】本発明の第１の実施例の製造方法の工程を説明
する図である。
する図である。
【図５】本発明の第１の実施例の製造方法の工程を説明
する図である。
する図である。
【図６】本発明の第１の実施例の製造方法の工程を説明
する図である。
する図である。
【図７】本発明の第１の実施例の製造方法の工程を説明
する図である。
する図である。
【図８】本発明の第１の実施例の製造方法の工程を説明
する図である。
する図である。
【図９】本発明の第１の実施例の製造方法の工程を説明
する図である。
する図である。
【図１０】本発明の第１の実施例の製造方法の工程を説
明する図である。
明する図である。
【図１１】本発明の第１の実施例の製造方法の工程を説
明する図である。
明する図である。
【図１２】本発明の第１の実施例の製造方法の工程を説
明する図である。
明する図である。
【図１３】本発明の第１の実施例の製造方法の工程を説
明する図である。
明する図である。
【図１４】本発明の第１の実施例の製造方法の工程を説
明する図である。
明する図である。
【図１５】本発明の第１の実施例の製造方法の工程を説
明する図である。
明する図である。
【図１６】本発明の第１の実施例の製造方法の工程を説
明する図である。
明する図である。
【図１７】本発明の第１の実施例の製造方法の工程を説
明する図である。
明する図である。
【図１８】本発明の第１の実施例の製造方法の工程を説
明する図である。
明する図である。
【図１９】本発明の第２の実施例の製造方法の工程を説
明する図である。
明する図である。
【図２０】本発明の第２の実施例の製造方法の工程を説
明する図である。
明する図である。
【図２１】本発明の第２の実施例の製造方法の工程を説
明する図である。
明する図である。
【図２２】本発明の第２の実施例の製造方法の工程を説
明する図である。
明する図である。
【図２３】本発明の第２の実施例の製造方法の工程を説
明する図である。
明する図である。
【図２４】本発明の第２の実施例の製造方法の工程を説
明する図である。
明する図である。
【図２５】本発明の第２の実施例の製造方法の工程を説
明する図である。
明する図である。
【図２６】本発明の第２の実施例の製造方法の工程を説
明する図である。
明する図である。
【図２７】本発明の第３の実施例の製造方法の工程を説
明する図である。
明する図である。
【図２８】本発明の第３の実施例の製造方法の工程を説
明する図である。
明する図である。
【図２９】本発明の第３の実施例の製造方法の工程を説
明する図である。
明する図である。
【図３０】本発明の第３の実施例の製造方法の工程を説
明する図である。
明する図である。
【図３１】本発明の第４の実施例の製造方法の工程を説
明する図である。
明する図である。
【図３２】本発明の第４の実施例の製造方法の工程を説
明する図である。
明する図である。
【図３３】本発明の第４の実施例の製造方法の工程を説
明する図である。
明する図である。
【図３４】本発明の第４の実施例の製造方法の工程を説
明する図である。
明する図である。
【図３５】本発明の第４の実施例の素子構造の断面図で
ある。
ある。
【符号の説明】 １、２０、４０、８０、１２０、１６０…シリコン基
板、２、１０、１１、１４、１５、２１、２２、３１、
４１、４４、４６、４８、５０、５５、５６、６１、６
３、６５、６９、８１、８２、８４、８７、８９、９
１、９６、９７、９８、１０２、１２１、１２５、１２
７、１３２、１３５、１３６、１３７、１５０、１４
６、１６１、１６５、１５９、１６７、１６８、１６
９、１７２、１７３、１７８…シリコン酸化膜、３、２
３、４２、８５、１２２…ｎ型高濃度コレクタ、１２３
…ｐ型高濃度コレクタ、４、５７、８３、１２８…ｎ型
高濃度多結晶シリコンコレクタ電極、１３１…ｐ型高濃
度多結晶シリコンコレクタ電極、１６５…ｎ型高濃度多
結晶シリコン、１６６…ｐ型高濃度多結晶シリコン、
５、２８、５９、９３、１２９…ｐ型高濃度多結晶シリ
コンベース電極、１３０…ｎ型高濃度多結晶シリコンベ
ース電極、６、２５、６２、９９、１４０…ｐ型べー
す、１３９…ｎ型ベース、７、２６、６６、１４２…ｎ
型エミッタ、１４１…ｐ型エミッタ、２７…グラフトベ
ース、８、２４、４３、８８、１２４…低濃度コレク
タ、９、２９、６７、１４４…ｎ型多結晶シリコンエミ
ッタ電極、１４３…ｐ多結晶シリコンエミッタ電極、１
６、１９、４５、４７、４９、５３、５８、６４、８
６、９０、９２、９４、１００、１２６、１３８、１６
６…シリコン窒化膜、１７、６８、１４５…タングステ
ン、１８、３２、７０、１４７、１７７…金属電極、１
０１…タングステンシリサイド、５２、６０…レジス
ト、５１、５４…多結晶シリコン、１６２…高濃度ｎウ
エル、１６３…高濃度ｐウエル、１７０…ゲート酸化
膜、１７３…ＰＭＯＳ低濃度ソース、ドレイン、１７４
…ＮＭＯＳ低濃度ソース、ドレイン、１７５…ＰＭＯＳ
高濃度ソース、ドレイン、１７６…ＮＭＯＳ高濃度ソー
ス、ドレイン、１７１…ゲート電極。
板、２、１０、１１、１４、１５、２１、２２、３１、
４１、４４、４６、４８、５０、５５、５６、６１、６
３、６５、６９、８１、８２、８４、８７、８９、９
１、９６、９７、９８、１０２、１２１、１２５、１２
７、１３２、１３５、１３６、１３７、１５０、１４
６、１６１、１６５、１５９、１６７、１６８、１６
９、１７２、１７３、１７８…シリコン酸化膜、３、２
３、４２、８５、１２２…ｎ型高濃度コレクタ、１２３
…ｐ型高濃度コレクタ、４、５７、８３、１２８…ｎ型
高濃度多結晶シリコンコレクタ電極、１３１…ｐ型高濃
度多結晶シリコンコレクタ電極、１６５…ｎ型高濃度多
結晶シリコン、１６６…ｐ型高濃度多結晶シリコン、
５、２８、５９、９３、１２９…ｐ型高濃度多結晶シリ
コンベース電極、１３０…ｎ型高濃度多結晶シリコンベ
ース電極、６、２５、６２、９９、１４０…ｐ型べー
す、１３９…ｎ型ベース、７、２６、６６、１４２…ｎ
型エミッタ、１４１…ｐ型エミッタ、２７…グラフトベ
ース、８、２４、４３、８８、１２４…低濃度コレク
タ、９、２９、６７、１４４…ｎ型多結晶シリコンエミ
ッタ電極、１４３…ｐ多結晶シリコンエミッタ電極、１
６、１９、４５、４７、４９、５３、５８、６４、８
６、９０、９２、９４、１００、１２６、１３８、１６
６…シリコン窒化膜、１７、６８、１４５…タングステ
ン、１８、３２、７０、１４７、１７７…金属電極、１
０１…タングステンシリサイド、５２、６０…レジス
ト、５１、５４…多結晶シリコン、１６２…高濃度ｎウ
エル、１６３…高濃度ｐウエル、１７０…ゲート酸化
膜、１７３…ＰＭＯＳ低濃度ソース、ドレイン、１７４
…ＮＭＯＳ低濃度ソース、ドレイン、１７５…ＰＭＯＳ
高濃度ソース、ドレイン、１７６…ＮＭＯＳ高濃度ソー
ス、ドレイン、１７１…ゲート電極。
Claims (7)
- 【請求項１】絶縁体上に形成された凸型単結晶半導体領
域を具備し、 上記凸型単結晶半導体領域は、コレクタ単結晶半導体領
域と、ベース単結晶半導体領域と、エミッタ単結晶半導
体領域とを含んでおり、 上記コレクタ単結晶半導体領域の下面は上記絶縁体に接
触して形成され、 上記コレクタ単結晶半導体領域の上面は上記ベース単結
晶半導体領域の下面と接続され、 上記エミッタ単結晶半導体領域は上記ベース単結晶半導
体領域の内部に形成され、 コレクタ引き出し電極が上記絶縁体上に形成されるとと
もに、上記コレクタ単結晶半導体領域の周囲側面と接続
され、 第１分離絶縁層が上記コレクタ引き出し電極の上記周囲
側面の部分の上に形成され、 ベース引き出し電極が上記第１分離絶縁層上に形成され
るとともに上記ベース単結晶半導体領域と接続され、 第２分離絶縁層が上記ベース引き出し電極の上記周囲側
面の部分の上に形成され、 エミッタ引き出し電極が上記第２分離絶縁層上に形成さ
れるとともに上記エミッタ単結晶半導体領域と接続され
たことを特徴とする半導体装置。 - 【請求項２】表面保護絶縁膜が上記凸型単結晶半導体領
域と上記コレクタ引き出し電極と上記ベース引き出し電
極と上記エミッタ引き出し電極とを覆う如く形成され、 エミッタ電極層が、上記表面保護絶縁膜に形成された開
口を介して、上記エミッタ引き出し電極に接続されたこ
とを特徴とする請求項１に記載の半導体装置。 - 【請求項３】上記絶縁体は半導体基板上に形成された酸
化膜であることを特徴とする請求項１または請求項２の
いずれかに記載の半導体装置。 - 【請求項４】上記エミッタ引き出し電極は上記凸型単結
晶半導体領域の上部の略全てを覆う如く形成されたこと
を特徴とする請求項１から請求項３のいずれかに記載の
半導体装置。 - 【請求項５】上記コレクタ引き出し電極と上記ベース引
き出し電極と上記エミッタ引き出し電極とは、それぞれ
第１多結晶半導体領域と第２多結晶半導体領域と第３多
結晶半導体領域で形成されていることを特徴とする請求
項１から請求項４のいずれかに記載の半導体装置。 - 【請求項６】上記第１多結晶半導体領域と上記第２多結
晶半導体領域と上記第３多結晶半導体領域のそれぞれの
表面には高融点金属もしくはその金属珪化物が形成され
たことを特徴とする請求項５に記載の半導体装置。 - 【請求項７】上記コレクタ単結晶半導体領域は、上記絶
縁体上に形成された高濃度コレクタ領域と、該高濃度コ
レクタ領域と上記ベース単結晶半導体領域との間に配置
された低濃度コレクタ領域とからなることを特徴とする
請求項１から請求項６のいずれかに記載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4247524A JPH0697185A (ja) | 1992-09-17 | 1992-09-17 | 半導体装置 |
| US08/122,663 US5430317A (en) | 1992-09-17 | 1993-09-17 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4247524A JPH0697185A (ja) | 1992-09-17 | 1992-09-17 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0697185A true JPH0697185A (ja) | 1994-04-08 |
Family
ID=17164779
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4247524A Pending JPH0697185A (ja) | 1992-09-17 | 1992-09-17 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5430317A (ja) |
| JP (1) | JPH0697185A (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US5593905A (en) * | 1995-02-23 | 1997-01-14 | Texas Instruments Incorporated | Method of forming stacked barrier-diffusion source and etch stop for double polysilicon BJT with patterned base link |
| US5567631A (en) * | 1995-11-13 | 1996-10-22 | Taiwan Semiconductor Manufacturing Company | Method of forming gate spacer to control the base width of a lateral bipolar junction transistor using SOI technology |
| US6366622B1 (en) | 1998-12-18 | 2002-04-02 | Silicon Wave, Inc. | Apparatus and method for wireless communications |
| US6355537B1 (en) | 1999-02-23 | 2002-03-12 | Silicon Wave, Inc. | Method of providing radio frequency isolation of device mesas using guard ring regions within an integrated circuit device |
| US6627954B1 (en) | 1999-03-19 | 2003-09-30 | Silicon Wave, Inc. | Integrated circuit capacitor in a silicon-on-insulator integrated circuit |
| US6172378B1 (en) | 1999-05-03 | 2001-01-09 | Silicon Wave, Inc. | Integrated circuit varactor having a wide capacitance range |
| US6429502B1 (en) | 2000-08-22 | 2002-08-06 | Silicon Wave, Inc. | Multi-chambered trench isolated guard ring region for providing RF isolation |
| US6486532B1 (en) * | 2000-09-30 | 2002-11-26 | Newport Fab, Llc | Structure for reduction of base and emitter resistance and related method |
| WO2006012509A2 (en) * | 2004-07-23 | 2006-02-02 | Afa Controls, Llc | Methods of operating microvalve assemblies and related structures and related devices |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0235739A (ja) * | 1988-07-26 | 1990-02-06 | Seiko Epson Corp | Ｓｏｉ型のバイポーラ・トランジスタ |
| JP2510710B2 (ja) * | 1988-12-13 | 1996-06-26 | 三菱電機株式会社 | 絶縁体基板上の半導体層に形成されたｍｏｓ型電界効果トランジスタ |
| US5212397A (en) * | 1990-08-13 | 1993-05-18 | Motorola, Inc. | BiCMOS device having an SOI substrate and process for making the same |
-
1992
- 1992-09-17 JP JP4247524A patent/JPH0697185A/ja active Pending
-
1993
- 1993-09-17 US US08/122,663 patent/US5430317A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5430317A (en) | 1995-07-04 |
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