JP2895845B2 - 半導体装置においてポリシリコンゲートとポリシリコンエミッタとを同時に形成する方法 - Google Patents

半導体装置においてポリシリコンゲートとポリシリコンエミッタとを同時に形成する方法

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Description

【発明の詳細な説明】 技術分野 本発明は半導体装置に関するものであって、更に詳細
には、同一のシリコン基板上にバイポーラ及び金属−酸
化物−半導体（MOS）装置を同時的に形成する技術に関
するものである。
従来技術 バイポーラ装置及びMOS装置を製造する方法は公知で
ある。通常、バイポーラ装置とMOS装置とは構造的に異
なるので、バイポーラ装置はMOS装置とは別個に製造さ
れる。バイポーラ装置及びMOS装置の両方を使用する回
路は、個別的なチップを使用して構成せねばならないこ
とを意味しており、そのことは製品の寸法を大型化させ
且つコストを上昇させることとなる。
バイポーラ装置とMOS装置とを結合する場合には、装
置を製造する為の一体化したアプローチが考察されねば
ならない。然し乍ら、１つのタイプの装置に使用される
製造技術を適用すると、通常、別のタイプの装置の性能
を劣化させることとなる。例えば、バイポーラトランジ
スタにおけるシリコン基板への電気的コンタクトを形成
する一般的な方法においては、基板の表面上に付着した
ポリシリコン層を使用する。該シリコン基板への電気的
コンタクトは、このポリシリコン層を介して行われる。
その結果得られる構成体は、「埋込コンタクト」と呼称
される。然し乍ら、ポリシリコン／シリコン界面層は、
装置を介しての直列抵抗を増加させる。このことは、バ
イポーラ装置においてはそれほど重要ではない。何故な
らば、バイポーラ装置のベースはそれを介して流れる電
流が小さいからであり、又バイポーラ装置は本来的に高
い抵抗を持っているからである。然し乍ら、MOS装置に
おけるソース及びドレインは、電流の全てを担持し、従
って直列抵抗が増加すると、装置の性能を著しく影響さ
れる。直列抵抗は、コンタクト区域を増加させることに
よって改善させることが可能であるが、その結果歩留は
減少する。最後に、MOS装置において使用される薄いゲ
ート酸化物層は、バイポーラ製造方法に露呈される場合
には、汚染されたり機械的損傷を受けたりすることがあ
る。
目 的 本発明は、以上の点に鑑みなされたものであって、上
述した如き従来技術の欠点を解消し、単一の製造プロセ
スを使用して同時的にバイポーラ装置及びMOS装置を製
造する改良した方法及びその結果得られる半導体装置を
提供することを目的とする。
構 成 本発明による方法においては、MOS装置の性能に著し
い影響を与えることなしに埋込コンタクトを使用するこ
とを可能としており、且つ装置の性能又は一体性を阻害
することなしにMOS装置において非常に薄いゲート酸化
膜層を使用することが可能である。
本発明の１実施例においては、シリコン基板をバイポ
ーラ領域とMOS領域とに分割している。次いで、薄いゲ
ート酸化物層を該シリコン基板上に熱的に成長させる。
薄いポリシリコン層をゲート酸化物層上に付着させて、
爾後の処理の期間中ゲート酸化物層を保護し、次いで薄
いポリシリコン層及びゲート酸化物層の両方を、エミッ
タを形成すべきバイポーラ領域から除去する。ゲート酸
化物層の一体性を維持する為に、ポリシリコンエッチ期
間中に使用されるホトレジストマスクはゲート酸化物エ
ッチの期間中に保持され、且つ該ゲート酸化物は緩衝酸
化物エッチ溶液中でエッチされる。次いで、厚いポリシ
リコン層を該シリコン基板のバイポーラ領域及びMOS領
域上に付着し、且つ該基板を、夫々、バイポーラ装置及
びMOS装置のエミッタ及びゲートを形成する為にマスク
する。エミッタ及びゲート位置をマスクした後に、夫々
のエミッタ及びゲートを形成する為に該ポリシリコンを
該バイポーラ領域及びMOS領域から同時的にエッチす
る。エミッタを形成すべき区域上のポリシリコンはMOS
領域上のポリシリコンよりも一層薄いので、エミッタを
囲繞するシリコン基板はエミッタ島状部を形成する為に
エッチする。所望により、バイポーラ装置のベース及び
コレクタ及びMOS装置のソース及びドレイン用の区域
を、これらの領域への埋込コンタクトを設ける為のポリ
シリコンのエッチングの期間中に選択的にマスクする。
実施例 以下、添付の図面を参考に、本発明の具体的実施の態
様について詳細に説明する。
第１図は、従来の方法に従って予備的な処理を行った
後のシリコン基板４を示している。例えば、シリコン基
板４は処理されて、バイポーラ領域８と、NMOS領域12
と、PMOS領域16とが形成されている。バイポーラ領域８
は、NPNトランジスタを形成する為に使用することが意
図されており、一方NMOS領域12は、ＮチャンネルMOS装
置を形成する為に使用することが意図されており、且つ
PMOS領域16は、ＰチャンネルMOS装置を形成する為に使
用することが意図されている。
シリコン基板４は、Ｐ導電型物質から形成されてい
る。従って、バイポーラ領域８及びPMOS領域16は、その
中に、夫々砒素ドープＮ＋埋込層20及び24が形成されて
いる。Ｎ＋埋込層20及び24は、例えば、米国特許第3,64
8,125号（発明者Douglas L.Peltzer）に開示されている
プロセスによって形成することが可能である。Ｎ＋埋込
層20及び24の上方にはＮウエル28及び32が夫々形成され
ており、それは、公知の技術によって基板４内に例えば
燐等の適宜のＮ型不純物を拡散させることによって形成
される。Ｎ＋埋込層20及び24は、通常、約１×1020原子
数/ccの不純物濃度を有しており、約１ミクロンの厚さ
であり、一方Ｎウエル28及び32は、通常、約１×1016原
子数/ccの不純物濃度を持っており且つ約0.8ミクロンの
厚さを持っている。
基板４の上には、二酸化シリコン層36及び窒化シリコ
ン層40が設けられている。二酸化シリコン層36は、好適
には、30分の間約900℃の温度で好適には蒸気であるが
酸素か又は蒸気の雰囲気中に基板４を位置させることに
よって基板４の表面上に熱的に成長させる。二酸化シリ
コン層36は、約350Å乃至450Å、好適には400Å、の範
囲内の厚さを持っている。窒化シリコン層40は、CVDに
よって二酸化シリコン層36の上に付着させることが可能
である。窒化シリコン層40は、約1500Å乃至1700Å、好
適には1600Å、の範囲内の厚さを有している。
最後に、全面コーティング、好適にはスピニング法に
よって、約1.5ミクロンの厚さへホトレジスト層44を窒
化シリコン層40上に付着させる。ホトレジスト層44をパ
ターン露光に露呈させ、従って該ホトレジストを現像す
ることにより、第２図に示される如きホトレジスト層44
の部分を発生させる。これらのホトレジスト層44の残存
部分は、マスクとして機能し、ホトレジスト層44の残存
部分によって保護されていない区域内の窒化シリコンか
らなる層40のエッチングを行うことを可能としている。
このエッチングは、好適には、例えばSF6等のプラズマ
を使用するドライエッチである。これにより、第２図に
示した構成体が得られる。
窒化シリコン層40をエッチした後に、ホトレジスト層
44の残存部分を、例えば、溶媒又は酸素プラズマによっ
て除去し、且つ半凹設分離酸化物（SROX）領域48、52、
56がドライ酸素又は蒸気の存在下において熱酸化により
形成される。好適には、SROX領域48、52、56は、900℃
の温度で蒸気中において熱酸化によって、約5000Å乃至
約6000Å、好適には5500Åの厚さに形成する。その結
果、バイポーラ領域８は、SROX領域52によってNMOS領域
12から電気的に分離されており、且つNMOS領域12は、SR
OX領域56によってPMOS領域16から電気的に分離されてい
る。SROX領域48は、バイポーラ領域８をコレクタ領域64
とベース／エミッタ領域68とに分離する。
SROX領域48、52、56を形成した後、窒化シリコン層40
及び二酸化シリコン層36の残存部分を除去して第４図に
示した構成体を得る。窒化シリコン層40の部分は、オル
ト燐酸内でのウエットエッチングによって除去すること
が可能であり、且つ二酸化シリコン層36は弗化水素酸内
でのウエットエッチングによって除去することが可能で
ある。
第５図に示した如く、次のステップは基板４の露出し
た表面上に二酸化シリコンの薄い層70を形成することで
ある。二酸化シリコン層70は、好適には、二酸化シリコ
ン層36と同一の態様で成長され、且つそれは約150Å乃
至300Å、好適には170Å、の範囲内の厚さを有してい
る。この範囲は、爾後の処理の期間中に、汚染及び機械
的損傷を回避する為に臨界的なものであることが経験的
に判明した。次に、薄い多結晶シリコン層72を、二酸化
シリコン層70及びSROX領域48、52、56上にブランケット
コーティング即ち全面コーティングとして付着させる。
多結晶シリコン層72はCVDによって付着され、且つそれ
は約500Å乃至1000Å、好適には700Å、の範囲内の厚さ
を有している。この厚さの多結晶シリコン層72は、爾後
の処理において二酸化シリコン70を保護する為には臨界
的なものであることが経験的に判明した。
次に、第６図に示した如く、ホトレジスト層76を、ホ
トレジスト層44と同一の態様で多結晶シリコン層72上に
ブランケットコーティングとして付着させる。ホトレジ
スト層76を付着し且つ現像した後に、開口80をベース／
エミッタ領域68上方及びシリコン基板への埋込コンタク
トを所望する領域の上方に形成する。この様な二つの領
域が示されている。ホトレジスト層76の残存部分がマス
クとして機能し、多結晶シリコン層72の露出部分はドラ
イエッチによって除去される。ドライエッチは、例えば
SF6等のプラズマによって行うことが可能である。次い
で、酸化物層70の露出部分をＰ型不純物、好適にはボロ
ン、でイオン注入し、その場合に40KeVのエネルギを使
用して約１×1018原子数/ccの濃度に注入させる。この
Ｐ型注入物は、バイポーラ領域８のＮウエル28内に初期
的なベース領域84を形成し、且つPMOS領域16内にソース
コンタクト領域85を形成する。一方、Ｐ型注入物は、NM
OS領域12内の露出領域下側のＰ型基板上に与える影響を
無視可能なものである。
次いで、第７図に示した如く、ホトレジスト層76をマ
スクとして維持しながら、ゲート酸化物層70の露出部分
を緩衝酸化物エッチによって除去する。次いで、ホトレ
ジスト層76を除去し、且つ比較的厚い多結晶シリコン層
74を、多結晶シリコン層72の残存部分及びシリコン基板
４の露出区域上にCVDによってブランケットコーティン
グとして付着させる。多結晶シリコン層74は、多結晶シ
リコン層72よりも実質的に一層厚く、且つ好適には約22
00Å乃至2800Å、好適には2500Å、の範囲内の厚さを有
している。次いで、ホトレジスト層77を付着し且つ現像
して、エミッタを形成すべきベース／エミッタ領域68上
方及びNMOS領域12上方に開口88を形成する。次いで、多
結晶シリコン層72及び74をイオン注入によってドープし
てそれらの固有抵抗を低下させる。好適には、例えば砒
素の如きＮ型不純物を使用し、且つ該イオンを80KeVの
エネルギで約１×1015乃至１×1016原子数/ccの濃度へ
注入させる。これは、露出したポリシリコン層の導電度
を導体として機能すべく可及的に高いものとするためで
ある。ホトレジスト層77の残存部分を除去し、且つ次い
で、該構成体を約900℃乃至950℃の温度で窒素雰囲気中
において約30分間アニールさせる。これにより、拡散に
よって初期的ベース領域84及びＰ＋領域85を拡大させ且
つＮ＋領域92を形成する。
次いで、第８図に示した如く、ポリシリコン層74上に
ホトレジスト層96を付着させる。ホトレジスト層96を現
像して、バイポーラ装置のエミッタを形成する領域10
0、NMOS装置のゲートを形成する領域104、PMOS装置のゲ
ートを形成する領域106、及び例えばSROX領域52等のシ
リコン基板への埋込コンタクトを形成すべきポリシリコ
ン層74の領域上方を除いて、ポリシリコン層74の全ての
区域を露出させる。次いで、ポリシリコン層74の露出部
分を、ポリシリコンの露出部分が除去される迄、例えば
SF6等のプラズマによってエッチする。ポリシリコンの
幾つかの区域は、ポリシリコン層72及び74を有してお
り、一方ポリシリコンの他の区域はポリシリコン層74の
みを有しているので、ゲート酸化物層70によって保護さ
れていない基板４の部分は、ポリシリコン層72のものに
略等しい深さへエッチされる。これは、ベース／エミッ
タ領域68において発生し且つエミッタ島状部108を形成
する。従って、NMOS及びPMOSゲートを形成する領域104
及び106内のポリシリコン層72及び74の厚さは、ポリシ
リコン層74及び領域100内のエミッタ島状部108の深さと
同一である。
次いで、第９図に示した如く、ホトレジスト層96を除
去し、且つバイポーラ領域８のコレクタ領域64及びNMOS
領域12を除いて基板４上全てにホトレジスト層110を付
着させる。次いで、軽度にドープしたドレイン（LDD）
注入を、約１×1013乃至１×1014原子数/ccの濃度へ、4
0KeVの注入エネルギで露出領域上に燐イオンを使用して
行う。
次いで、第10図に示した如く、ホトレジスト層110を
除去し且つホトレジスト層114を基板４上に付着させ
る。次いで、ホトレジスト層114を現像して、ベース／
エミッタ領域68及びPMOS領域16上方に開口118を形成す
る。次いで、Ｐ型LDD注入を行うが、好適には、約１×1
013乃至１×1014原子数/cc、好適には５×1013原子数/c
c、の濃度へ50KeVの注入エネルギで二弗化ボロンを使用
して形成する。その後に、ホトレジスト層114を除去す
る。
次いで、第11図に示した如く、約1500Å乃至は4000
Å、好適には2000Å、の範囲内の厚さへ基板４の全表面
上にCVDによって適合性二酸化シリコン層を付着させ
る。次いで、二酸化シリコン層122を、約15分間約900℃
で加熱することによってLTO高密度化操作に露呈させ
る。
次いで、第12図に示した如く、二酸化シリコン層122
を、好適にはHe・C2F6・CHF3を有するプラズマ中で非等
方性エッチへ露呈させて、スペーサ126、128、130、13
2、134、136、137、138、139、140、141、142を形成す
る。
第13図に示した次のステップにおいて、ホトレジスト
マスク110と同様のホトレジストマスク144を付着し且つ
現像してコレクタ領域64及びNMOS領域12を露出させる。
次いで、Ｎ型イオン注入を約５×1015原子数/ccの濃度
へ100KeVの注入エネルギで好適には砒素を使用して行っ
てNMOS装置のソース及びドレイン領域とバイポーラ装置
のコレクタとを形成する。その後に、基板４を約30分間
900℃の温度でアニールしてバイポーラ領域８内にＮ＋
コレクタ145を形成すると共にNMOS領域12内にＮ＋ソー
ス146（これはＮ＋領域92と合流する）及びＮ＋ドレイ
ン147を形成する。
同様に、第14図に示した如く、ホトレジスト層150を
付着し且つ現像してPMOS領域16上方に開口154を形成
し、次いで約３×1015原子数/ccの濃度へ50KeVの注入エ
ネルギで二弗化ボロンを使用してＰ型イオン注入を実施
してPMOS装置のソース及びドレインを形成する。次い
で、第15図に示した如く、ホトレジスト層150を除去
し、且つ、約１×1014原子数/ccの濃度へ50KeVでの注入
エネルギでBF2を使用して最終的なブランケット（全
面）のマスクされることのないＰ型注入を行ってバイポ
ーラ装置の外因的ベースを形成する。次いで、基板４を
約40分間900℃の温度でアニールして、バイポーラ領域
８内にベース155（これは領域84と合流する）を形成す
ると共に、PMOS領域16内にＰ＋ソース156（これはＰ＋
領域85と合流する）及びＰ＋ドレイン157を形成する。
最後に、第16図に示した如く、露出したシリコン及び
ポリシリコン領域は、公知の技術を使用して、シリサイ
ド化させて、シリサイド層173を形成する。基板４を、
例えばLTO等の公知の技術を使用して付着した酸化物か
らなる平坦化層174で被覆する。次いで、平坦化層174を
エッチして、これ又公知の技術を使用して導電性領域へ
メタルコンタクト178を形成する。
以上、本発明の具体的実施の態様に付いて詳細に説明
したが、本発明はこれら具体例にのみ限定されるべきも
のでは無く、本発明の技術的範囲を逸脱すること無しに
種々の変形が可能であることは勿論である。例えば、本
技術を使用してバイポーラ装置のない単一のMOS装置を
製造することが可能であり、且つ形成されるバイポーラ
装置のベース、コレクタ、エミッタ、及び形成されるMO
S装置のソース、ドレイン、ゲートは、所望により、埋
込コンタクトで選択的に電気的にコンタクトさせること
が可能である。
尚、本発明は、その実施上、以下の構成の１つ又はそ
れ以上を有することが可能なものである。
（１） 半導体装置においてポリシリコンゲートとポリ
シリコンエミッタとを同時的に形成する方法において、
シリコン基板のエミッタ領域及びゲート領域上に薄いゲ
ート酸化物層を成長させ、前記ゲート酸化物層上に薄い
ポリシリコン層を付着させ、前記シリコン基板のエミッ
タ領域から薄いポリシリコン層を除去し、前記シリコン
基板のエミッタ領域からゲート酸化物層を除去し、前記
シリコン基板のエミッタ領域及びゲート領域上に厚いポ
リシリコン層を付着し、夫々エミッタ及びゲートを形成
する為に前記エミッタ領域及びゲート領域をマスクし、
夫々エミッタ及びゲートを形成する為に前記エミッタ領
域及びゲート領域から前記ポリシリコンを同時的にエッ
チングする、上記各ステップを有することを特徴とする
方法。
（２） 上記第（１）項において、前記ポリシリコン層
除去ステップが、前記薄いポリシリコン層上にブランケ
ットコーティングとしてホトレジスト層を付着し、前記
エミッタ領域上方のポリシリコン層の一部を露出させる
為に前記ホトレジスト層内に開口を形成する為にホトレ
ジスト層を現像し、前記エミッタ領域上方のゲート酸化
物層の部分を露出させる為に前記ポリシリコン層の露出
部分をエッチングする、各ステップを有することを特徴
とする方法。
（３） 上記第（２）項において、前記ゲート酸化物層
除去ステップが、前記ホトレジスト層を維持し、緩衝酸
化物エッチング溶液中で前記ゲート酸化物層の露出部分
をエッチングする。上記各ステップを有することを特徴
とする方法。
（４） 上記第（３）項において、前記ゲート酸化物層
成長ステップが、前記シリコン基板のエミッタ領域及び
ゲート領域上に二酸化シリコン層を成長させるステップ
を有しており、前記二酸化シリコンが約150Å乃至約300
Åの範囲内の厚さを有していることを特徴とする方法。
（５） 上記第（４）項において、前記ポリシリコン層
付着ステップが、約500Å乃至約1000Åの厚さへポリシ
リコン層を付着させるステップを有していることを特徴
とする方法。
（６） 上記第（５）項において、更に、前記シリコン
基板上にブランケットコーティングとして適合性酸化物
層を付着し、前記バイポーラ層及び前記MOS領域から前
記適合性層を非等方的にエッチングする、各ステップを
有することを特徴とする方法。
（７） 半導体装置においてポリシリコンエミッタとポ
リシリコンゲートとを同時的に形成する方法において、
バイポーラ装置用のシリコン基板内にバイポーラ領域を
形成し、前記バイポーラ領域はコレクタ領域と呼称され
る第１領域と前記第領域から第１フィールド酸化物領域
によって離隔されている第２領域とを有しており、前記
シリコン基板内にMOS装置用のMOS領域を形成し、前記MO
S領域は第２フィールド酸化物領域によって前記バイポ
ーラ領域から離隔されており、前記MOS領域上及び前記
バイポーラ領域上に薄いゲート酸化物層を形成し、前記
バイポーラ領域上及び前記MOS領域上に薄いポリシリコ
ン層を形成し、前記第２領域から前記薄いポリシリコン
層を除去し、前記第２領域から前記薄いゲート酸化物層
を除去し、前記バイポーラ領域上及び前記MOS領域上に
厚いポリシリコン層を付着させ、エミッタ形成用に前記
第２領域の一部をマスクし、前記バイポーラ領域及びMO
S領域のマスクした部分以外のバイポーラ領域及びMOS領
域から前記ポリシリコンを同時的にエッチングし、前記
コレクタ領域から前記薄いゲート酸化物層を除去し、前
記コレクタ領域及び前記MOS領域を第１導電型へドープ
し、前記第２領域を前記コレクタ領域の導電型と反対の
導電型へドープし、前記バイポーラ領域上及び前記MOS
領域上に適合性酸化物層を付着し、前記バイポーラ領域
及び前記MOS領域から前記適合性層を非等方的にエッチ
ングする。上記各ステップを有することを特徴とする方
法。
（８） 上記第（７）項において、前記ポリシリコン層
除去ステップが、前記薄いポリシリコン層上にブランケ
ットコーティングとしてホトレジスト層を付着し、前記
エミッタ領域上方の前記ポリシリコン層の部分を露出す
る為に前記ホトレジスト層内に開口を形成する為に前記
ホトレジスト層を現像し、前記エミッタ領域上方の前記
ゲート酸化物層の部分を露出する為に前記ポリシリコン
層の露出部分をエッチングする。各ステップを有するこ
とを特徴とする方法。
（９） 上記第（８）項において、前記ゲート酸化物層
除去ステップが、前記ホトレジスト層を維持し、緩衝酸
化物エッチング溶液中で前記ゲート酸化物層の露出部分
をエッチングする、各ステップを有することを特徴とす
る方法。
（10） 上記第（９）項において、前記ゲート酸化物成
長ステップが、前記シリコン基板のエミッタ領域及びゲ
ート領域上に二酸化シリコン層を成長させるステップを
有しており、前記二酸化シリコンが約150Å乃至約300Å
の範囲内の厚さを有していることを特徴とする方法。
（11） 上記第（10）項において、前記ポリシリコン層
付着ステップが、約500Å乃至約1000Åの厚さへポリシ
リコン層を付着するステップを有していることを特徴と
する方法。
（12） 単一シリコン基板内に形成された半導体装置に
おいて、バイポーラトランジスタとMOSトランジスタと
が設けられており、前記バイポーラトランジスタは、第
１導電型を持った半導体物質から形成されるコレクタ
と、前記コレクタ領域へ電気的に結合されており且つ前
記コレクタ領域を形成する半導体物質の導電型と反対の
導電型を持った半導体物質から形成されているベース領
域と、エミッタを形成する為に前記ベース領域と電気的
にコンタクトしており且つ前記コレクタ領域を形成する
半導体物質と同一の導電型を持った不純物でドープされ
ている多結晶シリコン層と、を有しており、前記MOSト
ランジスタは、第１導電型を持った半導体物質から形成
されるソース領域と、前記ソース領域を形成する半導体
物質と同一の導電型を持った半導体物質から形成されて
おり且つ前記ソース領域から離隔されているドレイン領
域と、前記ソース領域及びゲート領域との間に前記シリ
コン基板上に付着させた薄いゲート酸化物層と、ゲート
電極を形成する為に前記ゲート酸化物層上に付着されて
おり且つ前記ソース領域及びドレイン領域を形成する半
導体物質の導電型と反対の導電型を持った不純物でドー
プされている多結晶シリコン層と、を有していることを
特徴とする半導体装置。
（13） 上記第（12）項において、前記ゲート酸化物層
は約150Å乃至約300Åの範囲内の厚さを有していること
を特徴とする装置。
（14） 上記第（13）項において、前記エミッタを形成
する前記ポリシリコン層は、約2200Å乃至約2800Åの範
囲内の厚さを有していることを特徴とする装置。
（15） 上記第（14）項において、前記多結晶シリコン
層は約2700Å乃至約3800Åの範囲内の厚さを有している
ことを特徴とする装置。
【図面の簡単な説明】 第１図乃至第16図は、本発明に従って合体したバイポー
ラ/CMOS装置を製造する方法の各ステップにおける状態
を示した各概略断面図、である。 （符号の説明） 4:シリコン基板 8:バイポーラ領域 12:NMOS領域 16:PMOS領域 36:二酸化シリコン層 40:窒化シリコン層 44:ホトレジスト層 48,52,56:凹設分離酸化物領域 64:コレクタ領域 68:ベース／エミッタ領域 70:二酸化シリコン層 72:薄い多結晶シリコン層 76:ホトレジスト層 80:開口 110,114:ホトレジスト層 144:ホトレジストマスク 173:シリサイド層 174:平坦化層
フロントページの続き (72)発明者 モニール エイチ．エル‐ダイワニイ アメリカ合衆国，カリフォルニア 95051，サンタ クララ，ガツダー コ ート 1393 (72)発明者 プラティープ タンタスード アメリカ合衆国，カリフォルニア 95148，サン ノゼ，センターウッド ウエイ 3077 (56)参考文献 特開 昭60−72255（ＪＰ，Ａ) 特開 昭62−98663（ＪＰ，Ａ) 特開 昭62−239563（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/336

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】半導体装置においてポリシリコンゲートと
    ポリシリコンエミッタとを同時的に形成する方法におい
    て、シリコン基板のエミッタ領域及びゲート領域上にゲ
    ート酸化物層を成長させ、前記ゲート酸化物層上に第１
    ポリシリコン層を付着させ、前記シリコン基板のエミッ
    タ領域から前記第１ポリシリコン層を除去し、前記シリ
    コン基板のエミッタ領域からゲート酸化物層を除去し、
    前記シリコン基板のエミッタ領域及びゲート領域上に前
    記第１ポリシリコン層よりも一層厚さが厚い第２ポリシ
    リコン層を付着し、夫々エミッタ及びゲートを形成する
    ために前記エミッタ領域及びゲート領域をマスクし、夫
    々エミッタ及びゲートを形成するために前記エミッタ領
    域及びゲート領域から前記第１及び第２ポリシリコン層
    を同時的にエッチングする、上記各ステップを有するこ
    とを特徴とする方法。
  2. 【請求項２】半導体装置においてポリシリコンエミッタ
    とポリシリコンゲートとを同時的に形成する方法におい
    て、バイポーラ装置用のシリコン基板内にバイポーラ領
    域を形成し、前記バイポーラ領域はコレクタ領域と呼称
    される第１領域と前記第１領域から第１フィールド酸化
    物領域によって離隔されている第２領域とを有してお
    り、前記シリコン基板内にMOS装置用のMOS領域を形成
    し、前記MOS領域は第２フィールド酸化物領域によって
    前記バイポーラ領域から離隔されており、前記MOS領域
    上及び前記バイポーラ領域上にゲート酸化物層を形成
    し、前記バイポーラ領域上及び前記MOS領域上に第１ポ
    リシリコン層を形成し、前記第２領域から前記ゲート酸
    化物層を除去し、前記バイポーラ領域上及び前記MOS領
    域上に前記第１ポリシリコン層よりも一層厚さが厚い第
    ２ポリシリコン層を付着させ、エミッタ形成用に前記第
    ２領域の一部をマスクし、前記バイポーラ領域及びMOS
    領域のマスクした部分以外のバイポーラ領域及びMOS領
    域から前記第１及び第２ポリシリコン層を同時的にエッ
    チングし、前記コレクタ領域及び前記MOS領域を第１導
    電型へドープし、前記第２領域を前記コレクタ領域の導
    電型と反対の導電型へドープし、前記バイポーラ領域上
    及び前記MOS領域上に適合性酸化物層を付着し、前記バ
    イポーラ領域及び前記MOS領域から前記適合性酸化物層
    を非等方的にエッチングする、上記各ステップを有する
    ことを特徴とする方法。
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