JP3031855B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JP3031855B2
JP3031855B2 JP8035136A JP3513696A JP3031855B2 JP 3031855 B2 JP3031855 B2 JP 3031855B2 JP 8035136 A JP8035136 A JP 8035136A JP 3513696 A JP3513696 A JP 3513696A JP 3031855 B2 JP3031855 B2 JP 3031855B2
Authority
JP
Japan
Prior art keywords
layer
substrate
gate
insulating layer
present
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP8035136A
Other languages
English (en)
Other versions
JPH1126597A (ja
Inventor
ウエイ ラム ホン
Original Assignee
テキサス インスツルメンツ インコーポレイテツド
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by テキサス インスツルメンツ インコーポレイテツド filed Critical テキサス インスツルメンツ インコーポレイテツド
Publication of JPH1126597A publication Critical patent/JPH1126597A/ja
Application granted granted Critical
Publication of JP3031855B2 publication Critical patent/JP3031855B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8221—Three dimensional integrated circuits stacked in different levels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H01L21/2251—Diffusion into or out of group IV semiconductors
    • H01L21/2254—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides
    • H01L21/2255—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides the applied layer comprising oxides only, e.g. P2O5, PSG, H3BO3, doped oxides
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/164—Three dimensional processing

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

【発明の詳細な説明】 【０００１】 【産業上の利用分野】本発明は自己整合積層ＣＭＯＳ構
造集積回路、すなわちＮチャンネルおよびＰチャンネル
絶縁ゲート型電界効果デバイスの両者を含む集積回路の
製造方法に関するものである。 【０００２】 【従来の技術】実用型の積層ＣＭＯＳ集積回路、すなわ
ち単一の部位に形成された単一のゲートをＮ型およびＰ
型デバイスの双方に結合して、これらを制御するように
した集積回路を実現することがきわめて望ましいという
ことは、現に広く認識されているところである。これに
ついては、Ｎ型デバイスは基板中に形成されるものであ
り、またＰ型デバイスはポリシリコン中に形成されるも
のであると、通常は想定されているが、これらは厳密に
は必ずしも必要な要件ではない。 【０００３】積層ＣＭＯＳ構造はきわめて集積度の高い
集積回路、とくに集積度のはなはだ高いメモリ回路をも
たらす可能性がある。しかしながら、従来の積層ＣＭＯ
Ｓ構造の製作方法では、上に重なる層に作られる（オー
バーレイド）デバイスに対する自己整合を行なうことが
許されなかった。すなわち、従来の方法では上に重なる
ポリシリコン層のチャンネル領域のパターン化を行なう
マスクは、このチャンネルをアドレスする必要のあるゲ
ートのパターン化工程とは別のマスク工程で使用される
ものであるからである。このことはすなわち、ゲートと
チャンネル領域との間に不整合をきたした場合はデバイ
スの特性にいちじるしいバラツキを生ずることとなるた
め、デバイスの微細化が不可能であるということにほか
ならない。 【０００４】 【発明が解決しようとする課題】積層ＣＭＯＳ構造につ
いては本願の出願人を譲受人とするＳ．マルヒに付与さ
れた米国特許第５０５，１５５号に記載があるが、ここ
に記載されている方法では十分な自己整合が得られず、
整合不良が起こる可能性がある。 【０００５】故に本発明の目的は、上に重なるポリシリ
コン層に作るデバイスのチャンネル領域を、該チャンネ
ル領域下のデバイスのゲート電極に対して完全に自己整
合させるようにした、自己整合積層ＣＭＯＳ構造の製造
方法を提供することにある。 【０００６】 【課題を解決するための手段】本発明においては、基板
上の凸部を有する第１のポリシリコン層上に第１の絶縁
層を形成し、第１の絶縁層上に平坦化層を形成し、第１
のポリシリコン層の凸部表面を露出させるために平坦化
層及び第１の絶縁層をエッチングし、少なくとも露出さ
れた第１のポリシリコン層上に第２の絶縁層を形成し、
第２の絶縁層上に第２のポリシリコン層を形成する。 【０００７】 【実施例】次に図面を参照して本発明の実施例を説明す
るが、以下に述べる実施例は本発明の一実施態様を示す
のみのものであって、本発明による方法はこのような実
施態様に限定されるものでなく、記載の実施例に適宜各
種の追加ないし変更を加えてもよいことはいうまでもな
い。なお、図示の構造における寸法関係は、必ずしも実
際通りの寸法関係と対応するものでなく、当該実施例の
特徴をよりわかりやすくするような寸法関係としてあ
る。 【０００８】図１において、基板１０はまずソースおよ
びドレーン領域１２を有する。この基板１０は、実際に
は集積回路デバイスの一部を構成する基板、もしくは半
導体基板中に形成された不純物導入ウエル部であり、当
該集積回路の他の部分とは通常の方法によって分離され
ているものである。 【０００９】この図１に示す基板１０はこれをＰ型基板
とし、従って前記ソースおよびドレーン領域１２はこれ
をＮ型とするが、本発明においては基板１０をＮ型基板
とし、ソースおよびドレーン領域１２をＰ型としてもよ
い。これら基板１０およびソース・ドレーン領域１２の
表面上には、薄いゲート酸化物層１４が設けてある。さ
らに、好ましくは多結晶シリコンとしたゲート領域１５
が、絶縁層としての酸化物層１６により保護されてい
る。この酸化物層１６は通常の方法により、熱成長また
はデポジション形成されたものである。 【００１０】上記構造の製作プロセスは従来通りであり
それ自体当業者に公知のものであり、基板１０内に電界
効果トランジスタを形成する具体的な方法は本発明の要
旨とするところではない。 【００１１】上記工程に続いてドープ層１８を前記絶縁
層１６上に形成する。このドープ層１８は好ましくはボ
ロンをドープしたシリケートガラスとし、公知の手法を
用いてスピンコーティング法等により集積回路上に形成
する。ただし、シリケートガラスに対するドーパントと
しては燐またはヒ素等を用いてもよく、この場合使用す
るドーパントの導電型は、上部に設けられるＭＯＳデバ
イスの所望の導電型と合致させるようにする。ついでフ
ォトレジストやポリイミド、あるいはＰＭＭＡ（ポリメ
チルメタクリレート）等の有機物質による平坦化層２０
を集積回路上にスピンコートして平坦化表面を得る。 【００１２】次に図２において、異方性エッチ処理を行
なって上記ゲート領域１５の上面を露出させることによ
り、ドープ層１８のうち前記ゲート領域１５の上面より
も低い内部領域、および慨して面積の若干小さな有機物
領域２２を残す。これら有機物領域２２により形成され
るポケットは、適宜の溶剤を用いてこれを除去する。 【００１３】さらに図３において、前記ゲート領域１５
の上面に薄いゲート酸化物層２３を熱成長させた後、デ
バイス全面に不純物濃度の低い多結晶シリコン層２４を
被着する。この多結晶シリコン層２４には不純物を加え
た状態で被着しても、あるいは加えない状態で被着して
もよいが、不純物を加えて被着する場合は注入法により
これを加えることとする。かくて注入された不純物は、
引続く高温処理工程で活性化されることとなる。この場
合不純物レベルは、Ｐチャンネルデバイスに対するスレ
ショルド電圧が適当な値となるように、これを選定す
る。 【００１４】次に図４において、当該デバイスに対する
加熱を行なって、前記ドープ層１８から多結晶シリコン
層へのボロンや燐、あるいはヒ素の拡散を促すことによ
り、不純物濃度の高いソースおよびドレーン領域２６を
形成する。ただし、上記のように多結晶シリコン層２４
に対するイオン注入を行なった場合は、この加熱工程に
より該層がアニール処理されることとなる。また、多結
晶シリコン層にボロンの拡散が生じない領域であるゲー
ト領域１５の真上の領域には、不純物濃度の低いボディ
領域２８が画定される。この後図示のデバイスには、通
常の方法によりパッシベーションやメタライゼーショ
ン、さらには接点部の形成等のプロセス工程が施され
る。 【００１５】上述のような実施態様の変形として、前記
ドープ層１８を前記の場合よりもはるかに厚くして最初
に形成しておき、ボロンをドープしたシリケートガラス
によりそれ自体をある程度平坦化し、側壁部に不純物の
ドープされたドープ層１８が、当該ガラス層をエッチし
て前記ゲート領域１５を露出させたときに、その下部に
残るようにしてもよい。このような方法を用いることに
より、前記したような有機物層２０を形成したり、ゲー
ト酸化物層２３の形成前に有機物層２２のポケットを除
去したりする必要がなくなるのである。 【００１６】以上本発明の実施例につき各種説明してき
たが、本発明による方法はこのような実施例に限定され
るものでなく、記載の実施例に適宜各種の追加ないし変
更を加えてもよいことはいうまでもない。
【図面の簡単な説明】 【図１】本発明による自己整合積層ＣＭＯＳ構造の製造
方法の一実施例。 【図２】本発明による自己整合積層ＣＭＯＳ構造の製造
方法の別の実施例。 【図３】本発明による自己整合積層ＣＭＯＳ構造の製造
方法の別の実施例。 【図４】本発明による自己整合積層ＣＭＯＳ構造の製造
方法の別の実施例。 【符号の説明】 １０ 基板 １２，２６ ソース・ドレーン領域 １４，２３ ゲート酸化物層 １５ ゲート領域 １６ 絶縁酸化物層 １８ ドープ層 ２０ 平坦化層 ２４ 多結晶シリコン層 ２８ ボディ領域
フロントページの続き (56)参考文献 特開 昭59−74673（ＪＰ，Ａ) 特開 昭58−96752（ＪＰ，Ａ) 特開 昭56−33899（ＪＰ，Ａ) 特開 昭58−74069（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/092 H01L 21/8238 H01L 29/786 H01L 21/336 H01L 27/00 301

Claims (1)

  1. (57)【特許請求の範囲】 １．（ａ） 基板上の凸部を有する第１のポリシリコン
    層上に第１の絶縁層を形成し、 （ｂ） 上記第１の絶縁層上に平坦化層を形成し、 （ｃ） 上記第１のポリシリコン層の凸部表面を露出さ
    せるために上記平坦化層及び第１の絶縁層をエッチング
    し、 （ｄ） 少なくとも上記露出された第１のポリシリコン
    層上に第２の絶縁層を形成し、 （ｅ） 上記第２の絶縁層上に第２のポリシリコン層を
    形成することを特徴とする半導体装置の製造方法。 ２．請求項１項において、上記平坦化層は、絶縁層溶液
    を塗布することにより形成されることを特徴とする半導
    体装置の製造方法。 ３．請求項２項において、上記平坦化層は、シリケート
    ガラス物質であることを特徴とする半導体装置の製造方
    法。 ４．請求項２項において、上記平坦化層は、ポリイミド
    であることを特徴とする半導体装置の製造方法。 ５．請求項１項において、上記第１のポリシリコン層
    は、ＭＯＳ型トランジスタのゲートであることを特徴と
    する半導体装置の製造方法。
JP8035136A 1984-09-28 1996-02-22 半導体装置の製造方法 Expired - Lifetime JP3031855B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US06/656,055 US4603468A (en) 1984-09-28 1984-09-28 Method for source/drain self-alignment in stacked CMOS
US656055 2000-09-06

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP60214367A Division JPS61179567A (ja) 1984-09-28 1985-09-27 自己整合積層ｃｍｏｓ構造の製造方法

Publications (2)

Publication Number Publication Date
JPH1126597A JPH1126597A (ja) 1999-01-29
JP3031855B2 true JP3031855B2 (ja) 2000-04-10

Family

ID=24631443

Family Applications (2)

Application Number Title Priority Date Filing Date
JP60214367A Pending JPS61179567A (ja) 1984-09-28 1985-09-27 自己整合積層ｃｍｏｓ構造の製造方法
JP8035136A Expired - Lifetime JP3031855B2 (ja) 1984-09-28 1996-02-22 半導体装置の製造方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP60214367A Pending JPS61179567A (ja) 1984-09-28 1985-09-27 自己整合積層ｃｍｏｓ構造の製造方法

Country Status (2)

Country Link
US (1) US4603468A (ja)
JP (2) JPS61179567A (ja)

Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4713142A (en) * 1985-05-01 1987-12-15 Texas Instruments Incorporated Method for fabricating EPROM array
US4999691A (en) * 1985-08-26 1991-03-12 General Electric Company Integrated circuit with stacked MOS field effect transistors
US4654121A (en) * 1986-02-27 1987-03-31 Ncr Corporation Fabrication process for aligned and stacked CMOS devices
EP0265489B1 (en) * 1986-04-23 1991-01-16 AT&T Corp. Process for manufacturing semiconductor devices
US4692994A (en) * 1986-04-29 1987-09-15 Hitachi, Ltd. Process for manufacturing semiconductor devices containing microbridges
JPS63198323A (ja) * 1987-02-13 1988-08-17 Mitsubishi Electric Corp 半導体装置およびその製造方法
US4772568A (en) * 1987-05-29 1988-09-20 General Electric Company Method of making integrated circuit with pair of MOS field effect transistors sharing a common source/drain region
JPH0824144B2 (ja) * 1987-06-10 1996-03-06 三菱電機株式会社 半導体装置の製造方法
JPH0714009B2 (ja) * 1987-10-15 1995-02-15 日本電気株式会社 Ｍｏｓ型半導体記憶回路装置
US5770892A (en) * 1989-01-18 1998-06-23 Sgs-Thomson Microelectronics, Inc. Field effect device with polycrystalline silicon channel
US5801396A (en) * 1989-01-18 1998-09-01 Stmicroelectronics, Inc. Inverted field-effect device with polycrystalline silicon/germanium channel
US5073519A (en) * 1990-10-31 1991-12-17 Texas Instruments Incorporated Method of fabricating a vertical FET device with low gate to drain overlap capacitance
US5200802A (en) * 1991-05-24 1993-04-06 National Semiconductor Corporation Semiconductor ROM cell programmed using source mask
US5166091A (en) * 1991-05-31 1992-11-24 At&T Bell Laboratories Fabrication method in vertical integration
US5215932A (en) * 1991-09-24 1993-06-01 Micron Technology, Inc. Self-aligned 3-dimensional PMOS devices without selective EPI
US5252849A (en) * 1992-03-02 1993-10-12 Motorola, Inc. Transistor useful for further vertical integration and method of formation
JP3144056B2 (ja) * 1992-05-08 2001-03-07 ヤマハ株式会社 薄膜トランジスタの製法
US5241193A (en) * 1992-05-19 1993-08-31 Motorola, Inc. Semiconductor device having a thin-film transistor and process
US5432103A (en) * 1992-06-22 1995-07-11 National Semiconductor Corporation Method of making semiconductor ROM cell programmed using source mask
US5322805A (en) * 1992-10-16 1994-06-21 Ncr Corporation Method for forming a bipolar emitter using doped SOG
US5308790A (en) * 1992-10-16 1994-05-03 Ncr Corporation Selective sidewall diffusion process using doped SOG
US5312512A (en) * 1992-10-23 1994-05-17 Ncr Corporation Global planarization using SOG and CMP
US5340770A (en) * 1992-10-23 1994-08-23 Ncr Corporation Method of making a shallow junction by using first and second SOG layers
US5340752A (en) * 1992-10-23 1994-08-23 Ncr Corporation Method for forming a bipolar transistor using doped SOG
US5411909A (en) * 1993-02-22 1995-05-02 Micron Technology, Inc. Method of forming a planar thin film transistor
US5518945A (en) * 1995-05-05 1996-05-21 International Business Machines Corporation Method of making a diffused lightly doped drain device with built in etch stop
KR100214075B1 (ko) * 1995-11-03 1999-08-02 김영환 박막트랜지스터 제조 방법
US5573964A (en) * 1995-11-17 1996-11-12 International Business Machines Corporation Method of making thin film transistor with a self-aligned bottom gate using diffusion from a dopant source layer
US5863818A (en) * 1996-10-08 1999-01-26 Advanced Micro Devices, Inc. Multilevel transistor fabrication method having an inverted, upper level transistor
US5872029A (en) * 1996-11-07 1999-02-16 Advanced Micro Devices, Inc. Method for forming an ultra high density inverter using a stacked transistor arrangement
US5926700A (en) 1997-05-02 1999-07-20 Advanced Micro Devices, Inc. Semiconductor fabrication having multi-level transistors and high density interconnect therebetween
US5888872A (en) 1997-06-20 1999-03-30 Advanced Micro Devices, Inc. Method for forming source drain junction areas self-aligned between a sidewall spacer and an etched lateral sidewall
US5818069A (en) 1997-06-20 1998-10-06 Advanced Micro Devices, Inc. Ultra high density series-connected transistors formed on separate elevational levels
US6140684A (en) * 1997-06-24 2000-10-31 Stmicroelectronic, Inc. SRAM cell structure with dielectric sidewall spacers and drain and channel regions defined along sidewall spacers
JP3381252B2 (ja) * 1999-06-30 2003-02-24 日本電気株式会社 半導体装置及びその製造方法
KR100687431B1 (ko) * 2004-12-30 2007-02-27 동부일렉트로닉스 주식회사 반도체 소자의 제조 방법
KR100809328B1 (ko) 2006-07-19 2008-03-05 삼성전자주식회사 비휘발성 메모리 집적 회로 장치의 제조 방법 및 이를통해서 제조된 비휘발성 메모리 집적 회로 장치
KR101274036B1 (ko) * 2006-09-08 2013-06-12 고쿠리츠다이가쿠호진 토쿄고교 다이가꾸 유기반도체 박막트랜지스터 및 그의 제조방법
JP5167465B2 (ja) * 2006-09-08 2013-03-21 エルジー ディスプレイ カンパニー リミテッド 有機半導体薄膜トランジスタの製造方法
US8492220B2 (en) * 2010-08-09 2013-07-23 International Business Machines Corporation Vertically stacked FETs with series bipolar junction transistor

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4272880A (en) * 1979-04-20 1981-06-16 Intel Corporation MOS/SOS Process
US4467518A (en) * 1981-05-19 1984-08-28 Ibm Corporation Process for fabrication of stacked, complementary MOS field effect transistor circuits
JPS58202545A (ja) * 1982-05-21 1983-11-25 Toshiba Corp 半導体装置の製造方法
JPS5974673A (ja) * 1982-10-21 1984-04-27 Agency Of Ind Science & Technol 半導体装置の製造方法
US4476475A (en) * 1982-11-19 1984-10-09 Northern Telecom Limited Stacked MOS transistor
US4488348A (en) * 1983-06-15 1984-12-18 Hewlett-Packard Company Method for making a self-aligned vertically stacked gate MOS device
US4502202A (en) * 1983-06-17 1985-03-05 Texas Instruments Incorporated Method for fabricating overlaid device in stacked CMOS

Also Published As

Publication number Publication date
JPH1126597A (ja) 1999-01-29
JPS61179567A (ja) 1986-08-12
US4603468A (en) 1986-08-05

Similar Documents

Publication Publication Date Title
JP3031855B2 (ja) 半導体装置の製造方法
US4523213A (en) MOS Semiconductor device and method of manufacturing the same
US5757045A (en) CMOS device structure with reduced risk of salicide bridging and reduced resistance via use of a ultra shallow, junction extension, ion implantation
US6049113A (en) Semiconductor device and semiconductor device manufacturing method
KR930008018B1 (ko) 바이씨모스장치 및 그 제조방법
KR100233832B1 (ko) 반도체 소자의 트랜지스터 및 그 제조방법
JPH0226063A (ja) トレンチ・トランジスタ構造体及びその製造方法
JPH0846201A (ja) 半導体素子及びその製造方法
US5086006A (en) Semiconductor device and method of production
US5494843A (en) Method for forming MOSFET devices
JP3128323B2 (ja) 半導体集積回路装置およびその製造方法
JPH03270068A (ja) 集積回路の製造方法
US5723352A (en) Process to optimize performance and reliability of MOSFET devices
JP2895845B2 (ja) 半導体装置においてポリシリコンゲートとポリシリコンエミッタとを同時に形成する方法
JPH09172062A (ja) 半導体装置及びその製造方法
JPH1064898A (ja) 半導体装置の製造方法
JPH07176639A (ja) 半導体集積回路装置及びその製造方法
US6255147B1 (en) Silicon on insulator circuit structure with extra narrow field transistors and method of forming same
JP3247498B2 (ja) 半導体装置の製造方法
JPH0481336B2 (ja)
JPS61194764A (ja) 半導体装置の製造方法
JPH07254645A (ja) 半導体装置の製造方法
JP2808620B2 (ja) 半導体装置の製造方法
JPS6156448A (ja) 相補型半導体装置の製造方法
JPH06224379A (ja) 半導体装置の製造方法