JPH07254645A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH07254645A JPH07254645A JP6043524A JP4352494A JPH07254645A JP H07254645 A JPH07254645 A JP H07254645A JP 6043524 A JP6043524 A JP 6043524A JP 4352494 A JP4352494 A JP 4352494A JP H07254645 A JPH07254645 A JP H07254645A
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- JP
- Japan
- Prior art keywords
- gate electrode
- conductivity type
- misfet
- insulating film
- well
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Abstract
(57)【要約】
【構成】ＣＭＯＳの製造プロセスであって、素子分離用
フィールド絶縁膜200とゲート電極３００を形成した
後、両者を透過する程度のエネルギでイオン打ち込みを
し、ｎチャネルＭＩＳＦＥＴ：Ｑｎ形成領域にｐウエル
１１０を、ｐチャネルＭＩＳＦＥＴ：Ｑｐ形成領域にｎ
ウエル１２０を形成する。 【効果】高濃度のウエルがゲートおよびフィールド絶縁
膜に対し自己整合に形成され、ゲート下ではパンチスル
ー防止層、フィールド絶縁膜下では寄生チャネル防止層
として機能し、微細化に有効であり、低しきい値電圧，
高電流駆動能力特性をもつ。
フィールド絶縁膜200とゲート電極３００を形成した
後、両者を透過する程度のエネルギでイオン打ち込みを
し、ｎチャネルＭＩＳＦＥＴ：Ｑｎ形成領域にｐウエル
１１０を、ｐチャネルＭＩＳＦＥＴ：Ｑｐ形成領域にｎ
ウエル１２０を形成する。 【効果】高濃度のウエルがゲートおよびフィールド絶縁
膜に対し自己整合に形成され、ゲート下ではパンチスル
ー防止層、フィールド絶縁膜下では寄生チャネル防止層
として機能し、微細化に有効であり、低しきい値電圧，
高電流駆動能力特性をもつ。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置の
製造方法に係り、簡便なプロセスでIGFET の微細化と低
接合容量化および低しきい値化を実現し、ＣＭＯＳＦＥ
Ｔの高集積化，高性能化に好適な製造方法に関する。
製造方法に係り、簡便なプロセスでIGFET の微細化と低
接合容量化および低しきい値化を実現し、ＣＭＯＳＦＥ
Ｔの高集積化，高性能化に好適な製造方法に関する。
【０００２】
【従来の技術】ＣＭＯＳ集積回路は低消費電力性を最大
の特徴とし、高集積性と高速性に優れ、現在では大規模
集積回路の主流デバイスになっている。
の特徴とし、高集積性と高速性に優れ、現在では大規模
集積回路の主流デバイスになっている。
【０００３】図１９は、典型的なＣＭＯＳＦＥＴの製造
プロセスを示したものである。まず、比較的低い不純物
濃度のＮもしくはＰ型シリコン基板を用い、ホトレジ，
イオン打ち込み，酸化，拡散工程を組合せ、深さ約１μ
ｍから数μｍのＮウエルおよびＰウエル領域を形成す
る。Ｐウエル上にはＮチャネルＭＯＳＦＥＴを、Ｎウエ
ル上にはＰチャネルＭＯＳＦＥＴをそれぞれ形成する。
プロセスを示したものである。まず、比較的低い不純物
濃度のＮもしくはＰ型シリコン基板を用い、ホトレジ，
イオン打ち込み，酸化，拡散工程を組合せ、深さ約１μ
ｍから数μｍのＮウエルおよびＰウエル領域を形成す
る。Ｐウエル上にはＮチャネルＭＯＳＦＥＴを、Ｎウエ
ル上にはＰチャネルＭＯＳＦＥＴをそれぞれ形成する。
【０００４】次に、選択酸化法を用い素子分離用酸化膜
を形成した後、Ｐウエル領域に選択的にボロンイオンを
注入し、高濃度のＰ型領域を、Ｎウエル領域に選択的に
リンイオンを注入し、高濃度のＮ型領域をそれぞれ形成
する。
を形成した後、Ｐウエル領域に選択的にボロンイオンを
注入し、高濃度のＰ型領域を、Ｎウエル領域に選択的に
リンイオンを注入し、高濃度のＮ型領域をそれぞれ形成
する。
【０００５】これらの高濃度不純物層は、フィールド酸
化膜下では、寄生チャネル防止層として機能し、それ以
外の能動領域では、この後に形成する能動ＦＥＴのソー
ス，ドレイン間のパンチスルー防止層として機能する。
このパンチスルー防止層は、ＦＥＴを微細化する上で不
可欠のものである。
化膜下では、寄生チャネル防止層として機能し、それ以
外の能動領域では、この後に形成する能動ＦＥＴのソー
ス，ドレイン間のパンチスルー防止層として機能する。
このパンチスルー防止層は、ＦＥＴを微細化する上で不
可欠のものである。
【０００６】次に、しきい値電圧調整のためのイオン打
ち込みをＰウエル，Ｎウエル領域にそれぞれ行う。次
に、ゲート絶縁膜を形成し、ゲート電極を選択的に形成
する。引き続き、Ｎ型拡散層，Ｐ型拡散層をそれぞれ形
成し、配線工程，パシベーション工程を経てＣＭＯＳチ
ップを完成する。
ち込みをＰウエル，Ｎウエル領域にそれぞれ行う。次
に、ゲート絶縁膜を形成し、ゲート電極を選択的に形成
する。引き続き、Ｎ型拡散層，Ｐ型拡散層をそれぞれ形
成し、配線工程，パシベーション工程を経てＣＭＯＳチ
ップを完成する。
【０００７】
【発明が解決しようとする課題】上記従来技術では、プ
ロセスが複雑であり、製造に長時間を要し、コスト増に
なる。また、少なくともチャネル長が０.５μｍ 以下の
ＭＩＳＦＥＴでは、ホットキャリアによる特性劣化や、
ゲート絶縁膜の経時破壊を防止し、信頼性を確保するこ
とや、低消費電力化の要求に応えるため、電源電圧の低
減が不可避である。この場合、ＭＩＳＦＥＴのしきい値
電圧も比例して縮小しなければ性能が劣化する。一方、
ＭＩＳＦＥＴを微細化するためには、一般的に基板不純
物濃度を高く設定し、ソース，ドレイン間のパンチスル
ーを抑制することが必須である。これは低しきい値電圧
化を阻み、導電キャリアの不純物散乱を大きくし、電流
駆動能力を低下させ、ソース／ドレインと基板間の接合
容量を増大し、回路動作の高速性に対する著しい阻害要
因になる。このように、微細化と高性能化を両立させる
ことは非常に困難になりつつある。
ロセスが複雑であり、製造に長時間を要し、コスト増に
なる。また、少なくともチャネル長が０.５μｍ 以下の
ＭＩＳＦＥＴでは、ホットキャリアによる特性劣化や、
ゲート絶縁膜の経時破壊を防止し、信頼性を確保するこ
とや、低消費電力化の要求に応えるため、電源電圧の低
減が不可避である。この場合、ＭＩＳＦＥＴのしきい値
電圧も比例して縮小しなければ性能が劣化する。一方、
ＭＩＳＦＥＴを微細化するためには、一般的に基板不純
物濃度を高く設定し、ソース，ドレイン間のパンチスル
ーを抑制することが必須である。これは低しきい値電圧
化を阻み、導電キャリアの不純物散乱を大きくし、電流
駆動能力を低下させ、ソース／ドレインと基板間の接合
容量を増大し、回路動作の高速性に対する著しい阻害要
因になる。このように、微細化と高性能化を両立させる
ことは非常に困難になりつつある。
【０００８】本発明の目的は、低しきい値電圧特性を有
し、電流駆動能力が高く、接合容量を低減した微細ＣＭ
ＯＳを簡略化した製造プロセスで実現することのできる
技術を提供することにある。
し、電流駆動能力が高く、接合容量を低減した微細ＣＭ
ＯＳを簡略化した製造プロセスで実現することのできる
技術を提供することにある。
【０００９】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、事前にＮウエル／Ｐウエルを形成する従
来技術とは異なり、半導体基板表面に素子分離のための
フィールド絶縁膜を形成し、ゲート電極を形成した後
に、前記フィールド絶縁膜およびゲート電極を貫通し、
半導体基板に達するようなイオン打ち込み法を用い、Ｎ
チャネルMISFET形成領域に選択的にＰ型イオンを注入
し、高濃度のＰウエルを形成し、ＰチャネルMISFET形成
領域に選択的にＮ型イオンを注入し、高濃度のＮウエル
を形成する。
め、本発明は、事前にＮウエル／Ｐウエルを形成する従
来技術とは異なり、半導体基板表面に素子分離のための
フィールド絶縁膜を形成し、ゲート電極を形成した後
に、前記フィールド絶縁膜およびゲート電極を貫通し、
半導体基板に達するようなイオン打ち込み法を用い、Ｎ
チャネルMISFET形成領域に選択的にＰ型イオンを注入
し、高濃度のＰウエルを形成し、ＰチャネルMISFET形成
領域に選択的にＮ型イオンを注入し、高濃度のＮウエル
を形成する。
【００１０】
【作用】前記イオン打ち込みのエネルギおよびゲート電
極とフィールド絶縁膜の膜厚を適切に設定することによ
り、高濃度ウエル層は、ゲート電極およびフィールド絶
縁膜直下では浅い領域に、ソース，ドレイン拡散層下で
は深い領域に形成することができる。この結果、ゲート
電極およびフィールド絶縁膜に対し自己整合に高濃度ウ
エル層を分布させることが可能である。即ち、このよう
にして形成した高濃度ウエル領域は、ＭＩＳＦＥＴのゲ
ート電極下では、パンチスルー防止層として機能し、フ
ィールド絶縁膜下では、寄生チャネル防止層として素子
分離の機能を果たすことができ、ＭＩＳＦＥＴの微細化
に有効であり、素子分離領域を増加させることなく、高
集積化に適す。
極とフィールド絶縁膜の膜厚を適切に設定することによ
り、高濃度ウエル層は、ゲート電極およびフィールド絶
縁膜直下では浅い領域に、ソース，ドレイン拡散層下で
は深い領域に形成することができる。この結果、ゲート
電極およびフィールド絶縁膜に対し自己整合に高濃度ウ
エル層を分布させることが可能である。即ち、このよう
にして形成した高濃度ウエル領域は、ＭＩＳＦＥＴのゲ
ート電極下では、パンチスルー防止層として機能し、フ
ィールド絶縁膜下では、寄生チャネル防止層として素子
分離の機能を果たすことができ、ＭＩＳＦＥＴの微細化
に有効であり、素子分離領域を増加させることなく、高
集積化に適す。
【００１１】また能動ＭＩＳＦＥＴのゲート電極下のパ
ンチスルー防止層の濃度分布を適切に定め、チャネル表
面の不純物濃度を低く保つことにより、低しきい値電圧
と高電流駆動能力を実現できる。また、ソース，ドレイ
ン拡散層下の高濃度ウエル領域は深く分布し、接合面近
傍は低濃度領域が分布しているため、ＰＮ接合部の空乏
層の伸びが大きく接合容量を低減することができる。こ
のような低しきい値電圧，高電流駆動能力，低接合容量
の高性能，微細ＣＭＯＳを、従来のＣＭＯＳプロセスに
比較し、格段に簡単なプロセスで実現できる。
ンチスルー防止層の濃度分布を適切に定め、チャネル表
面の不純物濃度を低く保つことにより、低しきい値電圧
と高電流駆動能力を実現できる。また、ソース，ドレイ
ン拡散層下の高濃度ウエル領域は深く分布し、接合面近
傍は低濃度領域が分布しているため、ＰＮ接合部の空乏
層の伸びが大きく接合容量を低減することができる。こ
のような低しきい値電圧，高電流駆動能力，低接合容量
の高性能，微細ＣＭＯＳを、従来のＣＭＯＳプロセスに
比較し、格段に簡単なプロセスで実現できる。
【００１２】
【実施例】図１は、本発明の一実施例であるＣＭＯＳＦ
ＥＴの断面図を示す。
ＥＴの断面図を示す。
【００１３】１００は低不純物濃度の単結晶シリコン基
板、１１０はＰ型の不純物が高濃度にドーピングされた
Ｐウエル層、１２０はＮ型の不純物が高濃度にドーピン
グされたＮウエル層、２００は素子分離領域を形成する
フィールド酸化膜、３００はゲート電極、１３０はＮ+
不純物拡散層電極、１４０はＰ+ 不純物拡散層電極、４
００はゲート酸化膜である。
板、１１０はＰ型の不純物が高濃度にドーピングされた
Ｐウエル層、１２０はＮ型の不純物が高濃度にドーピン
グされたＮウエル層、２００は素子分離領域を形成する
フィールド酸化膜、３００はゲート電極、１３０はＮ+
不純物拡散層電極、１４０はＰ+ 不純物拡散層電極、４
００はゲート酸化膜である。
【００１４】Ｐウエル１１０内のフィールド酸化膜２０
０で囲まれた活性領域には、ＮチャネルＭＩＳＦＥＴ：
Ｑｎが形成されており、同様にＮウエル１２０内の活性
領域には、ＰチャネルＭＩＳＦＥＴ：Ｑｐが形成されて
いる。
０で囲まれた活性領域には、ＮチャネルＭＩＳＦＥＴ：
Ｑｎが形成されており、同様にＮウエル１２０内の活性
領域には、ＰチャネルＭＩＳＦＥＴ：Ｑｐが形成されて
いる。
【００１５】Ｐウエル１１０およびＮウエル１２０は、
フィールド酸化膜２００およびゲート電極３００に対し
自己整合に形成されている。即ち、フィールド絶縁膜下
では、絶縁膜／シリコン界面に接するように形成され、
寄生チャネル防止層として機能し、素子分離が完全に行
われている。
フィールド酸化膜２００およびゲート電極３００に対し
自己整合に形成されている。即ち、フィールド絶縁膜下
では、絶縁膜／シリコン界面に接するように形成され、
寄生チャネル防止層として機能し、素子分離が完全に行
われている。
【００１６】一方、ゲート電極下では浅く分布し、ソー
ス，ドレイン間のパンチスルー防止層として機能する。
また、ゲート絶縁膜／シリコン界面から約０.１μｍ ま
での表面近傍は低濃度のままに保っており、しきい値電
圧を低くすることに有効である。さらに、ソース，ドレ
イン拡散層下では、ゲート電極下より深くウエルが形成
されており、Ｎ+ ／Ｐウエル接合，Ｐ+ ／Ｎウエル接合
部とも空乏層の伸びが大きく接合容量を低減できる。
ス，ドレイン間のパンチスルー防止層として機能する。
また、ゲート絶縁膜／シリコン界面から約０.１μｍ ま
での表面近傍は低濃度のままに保っており、しきい値電
圧を低くすることに有効である。さらに、ソース，ドレ
イン拡散層下では、ゲート電極下より深くウエルが形成
されており、Ｎ+ ／Ｐウエル接合，Ｐ+ ／Ｎウエル接合
部とも空乏層の伸びが大きく接合容量を低減できる。
【００１７】このようなウエル不純物分布は、フィール
ド絶縁膜，ゲート電極を形成した後のイオン打ち込みに
より不純物を導入することにより可能となる。つまり、
フィールド絶縁膜，ゲート電極の段差を反映した自己整
合的な分布である。
ド絶縁膜，ゲート電極を形成した後のイオン打ち込みに
より不純物を導入することにより可能となる。つまり、
フィールド絶縁膜，ゲート電極の段差を反映した自己整
合的な分布である。
【００１８】次に、このように構成される半導体装置の
製造方法の一例を、図２ないし図１５を用いて説明す
る。
製造方法の一例を、図２ないし図１５を用いて説明す
る。
【００１９】まず、図２のように１０Ω・cm程度の比抵
抗を有するＰ- 型シリコン単結晶からなる半導体基板１
００を熱酸化して、表面に厚さ１０ｎｍ程度のシリコン
酸化膜２０１を形成した後、ＣＶＤ法を用いてシリコン
酸化膜２０１の上に厚さ１００ｎｍ程度のシリコン窒化
膜５００を堆積する。続いて、素子分離領域となる部分
を開孔したフォトレジスト膜６０１を形成し、これをマ
スクにしたエッチングによりシリコン窒化膜５００を除
去する。
抗を有するＰ- 型シリコン単結晶からなる半導体基板１
００を熱酸化して、表面に厚さ１０ｎｍ程度のシリコン
酸化膜２０１を形成した後、ＣＶＤ法を用いてシリコン
酸化膜２０１の上に厚さ１００ｎｍ程度のシリコン窒化
膜５００を堆積する。続いて、素子分離領域となる部分
を開孔したフォトレジスト膜６０１を形成し、これをマ
スクにしたエッチングによりシリコン窒化膜５００を除
去する。
【００２０】次に、図３のようにフォトレジスト膜６０
１を除去した後、１０００℃のスチーム雰囲気中で基板
表面を熱酸化して厚さ３００ｎｍ程度のシリコン酸化膜
からなるフィールド絶縁膜２００を形成する。
１を除去した後、１０００℃のスチーム雰囲気中で基板
表面を熱酸化して厚さ３００ｎｍ程度のシリコン酸化膜
からなるフィールド絶縁膜２００を形成する。
【００２１】続いて、シリコン窒化膜５００の表面に形
成された厚さ１０ｎｍ程度のシリコン酸化膜を希フッ酸
水溶液でエッチング除去した後、シリコン窒化膜５００
を熱リン酸により除去し、さらに８５０℃のスチーム雰
囲気中で基板表面を熱酸化して能動領域に厚さ２０ｎｍ
程度のシリコン酸化膜２０２（図示せず）を形成する。
成された厚さ１０ｎｍ程度のシリコン酸化膜を希フッ酸
水溶液でエッチング除去した後、シリコン窒化膜５００
を熱リン酸により除去し、さらに８５０℃のスチーム雰
囲気中で基板表面を熱酸化して能動領域に厚さ２０ｎｍ
程度のシリコン酸化膜２０２（図示せず）を形成する。
【００２２】次に、図４のようにシリコン酸化膜２０２
を希フッ酸水溶液でエッチング除去した後、再び８００
℃のスチーム雰囲気中で熱酸化して能動領域に厚さ５ｎ
ｍ程度のシリコン酸化膜を成長させ、これをゲート絶縁
膜４００とする。
を希フッ酸水溶液でエッチング除去した後、再び８００
℃のスチーム雰囲気中で熱酸化して能動領域に厚さ５ｎ
ｍ程度のシリコン酸化膜を成長させ、これをゲート絶縁
膜４００とする。
【００２３】次に、図５のようにＣＶＤ法により基板全
面に厚さ２００ｎｍ程度の多結晶シリコン膜３１０を堆
積し、続いて同じくＣＶＤ法により厚さ５０ｎｍ程度の
シリコン酸化膜２１０を堆積する。さらに、Ｎチャネル
ＭＩＳＦＥＴ形成領域を開孔したフォトレジスト膜６０
２を形成した後、これをマスクにして多結晶シリコン膜
３１０に、リンをエネルギ８０ｋｅＶ，ドーズ量５×１
０１５／cm2 の条件でイオン注入７０１し、Ｎ+ 導電型
にする。
面に厚さ２００ｎｍ程度の多結晶シリコン膜３１０を堆
積し、続いて同じくＣＶＤ法により厚さ５０ｎｍ程度の
シリコン酸化膜２１０を堆積する。さらに、Ｎチャネル
ＭＩＳＦＥＴ形成領域を開孔したフォトレジスト膜６０
２を形成した後、これをマスクにして多結晶シリコン膜
３１０に、リンをエネルギ８０ｋｅＶ，ドーズ量５×１
０１５／cm2 の条件でイオン注入７０１し、Ｎ+ 導電型
にする。
【００２４】次に、図６のようにフォトレジスト膜６０
２をアッシングにより除去した後、ＰチャネルＭＩＳＦ
ＥＴ形成領域を開孔したフォトレジスト膜６０３を形成
した後、これをマスクにして多結晶シリコン膜３１０
に、ボロンをエネルギ２０keV,ドーズ量５×１０15／cm
2の条件でイオン注入７０２し、Ｐ+ 導電型にする。
２をアッシングにより除去した後、ＰチャネルＭＩＳＦ
ＥＴ形成領域を開孔したフォトレジスト膜６０３を形成
した後、これをマスクにして多結晶シリコン膜３１０
に、ボロンをエネルギ２０keV,ドーズ量５×１０15／cm
2の条件でイオン注入７０２し、Ｐ+ 導電型にする。
【００２５】次に、図７のようにフォトレジスト膜６０
３をアッシングにより除去した後、ゲート電極形成領域
の上部に選択的にフォトレジスト膜６０４（図示せず）
を形成し、これをマスクにシリコン酸化膜２１０，多結
晶シリコン膜３１０をエッチングし、ゲート電極３００
ｎ、および３００ｐを形成する。その後、フォトレジス
ト膜６０４をアッシングし除去する。
３をアッシングにより除去した後、ゲート電極形成領域
の上部に選択的にフォトレジスト膜６０４（図示せず）
を形成し、これをマスクにシリコン酸化膜２１０，多結
晶シリコン膜３１０をエッチングし、ゲート電極３００
ｎ、および３００ｐを形成する。その後、フォトレジス
ト膜６０４をアッシングし除去する。
【００２６】次に、図８のようにＮチャネルＭＩＳＦＥ
Ｔ形成領域を開孔したフォトレジスト膜６０５を形成し
た後、このフォトレジスト膜をマスクに、ボロンをエネ
ルギ３００ｋｅＶ，ドーズ量５×１０13／cm2 の条件で
イオン注入７０３し、Ｐウエル１１０を形成する。
Ｔ形成領域を開孔したフォトレジスト膜６０５を形成し
た後、このフォトレジスト膜をマスクに、ボロンをエネ
ルギ３００ｋｅＶ，ドーズ量５×１０13／cm2 の条件で
イオン注入７０３し、Ｐウエル１１０を形成する。
【００２７】続いて、図９のようにフォトレジスト膜６
０５とゲート電極３００ｎをマスクに、基板表面にリン
をエネルギ２５ｋｅＶ，ドーズ量３×１０13／cm2 の条
件でイオン注入７０４し、Ｎ- 拡散層１３１を形成す
る。その後、フォトレジスト膜６０５をアッシングし除
去する。
０５とゲート電極３００ｎをマスクに、基板表面にリン
をエネルギ２５ｋｅＶ，ドーズ量３×１０13／cm2 の条
件でイオン注入７０４し、Ｎ- 拡散層１３１を形成す
る。その後、フォトレジスト膜６０５をアッシングし除
去する。
【００２８】次に、図１０のようにＰチャネルＭＩＳＦ
ＥＴ形成領域を開孔したフォトレジスト膜６０６を形成
した後、このフォトレジスト膜をマスクに、リンをエネ
ルギ４００ｋｅＶ，ドーズ量５×１０13／cm2 の条件で
イオン注入７０５し、Ｎウエル１２０を形成する。
ＥＴ形成領域を開孔したフォトレジスト膜６０６を形成
した後、このフォトレジスト膜をマスクに、リンをエネ
ルギ４００ｋｅＶ，ドーズ量５×１０13／cm2 の条件で
イオン注入７０５し、Ｎウエル１２０を形成する。
【００２９】続いて、図１１のようにフォトレジスト膜
６０６とゲート電極３００ｐをマスクに、基板表面にＢ
Ｆ2をエネルギ２５ｋｅＶ，ドーズ量３×１０13／cm2の
条件でイオン注入７０６し、Ｐ- 拡散層１４１を形成す
る。その後、フォトレジスト膜６０６をアッシングし除
去する。
６０６とゲート電極３００ｐをマスクに、基板表面にＢ
Ｆ2をエネルギ２５ｋｅＶ，ドーズ量３×１０13／cm2の
条件でイオン注入７０６し、Ｐ- 拡散層１４１を形成す
る。その後、フォトレジスト膜６０６をアッシングし除
去する。
【００３０】次に、図１２のようにＣＶＤ法を用いて基
板全面に厚さ１００ｎｍ程度のシリコン酸化膜を堆積し
た後、異方性エッチングを行い、ゲート電極３００ｎ，
３００ｐの側壁にシリコン酸化膜を残存させサイドウォ
ールスペーサ２２０を形成する。
板全面に厚さ１００ｎｍ程度のシリコン酸化膜を堆積し
た後、異方性エッチングを行い、ゲート電極３００ｎ，
３００ｐの側壁にシリコン酸化膜を残存させサイドウォ
ールスペーサ２２０を形成する。
【００３１】次に、図１３のようにＣＶＤ法を用いて基
板全面に厚さ５ｎｍ程度のシリコン酸化膜を堆積した
後、ＮチャネルＭＩＳＦＥＴ形成領域を開孔したフォト
レジスト膜６０７を形成した後、このフォトレジスト膜
とゲート電極３００ｎおよびサイドウォールスペーサ２
２０をマスクに、基板表面にヒ素をエネルギ２５ｋｅ
Ｖ，ドーズ量２×１０１５／cm2 の条件でイオン注入７
０７し、Ｎ+ 拡散層１３０を形成する。その後、フォト
レジスト膜６０７をアッシングし除去する。
板全面に厚さ５ｎｍ程度のシリコン酸化膜を堆積した
後、ＮチャネルＭＩＳＦＥＴ形成領域を開孔したフォト
レジスト膜６０７を形成した後、このフォトレジスト膜
とゲート電極３００ｎおよびサイドウォールスペーサ２
２０をマスクに、基板表面にヒ素をエネルギ２５ｋｅ
Ｖ，ドーズ量２×１０１５／cm2 の条件でイオン注入７
０７し、Ｎ+ 拡散層１３０を形成する。その後、フォト
レジスト膜６０７をアッシングし除去する。
【００３２】次に、図１４のようにＰチャネルＭＩＳＦ
ＥＴ形成領域を開孔したフォトレジスト膜６０８を形成
した後、このフォトレジスト膜とゲート電極３００ｐお
よびサイドウォールスペーサ２２０をマスクに、基板表
面にＢＦ2をエネルギ２５keV，ドーズ量２×１０15／cm
2 の条件でイオン注入７０８し、Ｐ+ 拡散層１４０を形
成する。その後、フォトレジスト膜６０８をアッシング
し除去する。
ＥＴ形成領域を開孔したフォトレジスト膜６０８を形成
した後、このフォトレジスト膜とゲート電極３００ｐお
よびサイドウォールスペーサ２２０をマスクに、基板表
面にＢＦ2をエネルギ２５keV，ドーズ量２×１０15／cm
2 の条件でイオン注入７０８し、Ｐ+ 拡散層１４０を形
成する。その後、フォトレジスト膜６０８をアッシング
し除去する。
【００３３】次に、図１５のようにＣＶＤ法を用いて基
板全面に厚さ１００ｎｍ程度のシリコン酸化膜２５０を
堆積し、引き続きＣＶＤ法を用いて基板全面に厚さ５０
０nm程度のＢＰＳＧ膜２６０を堆積する。その後、高温
熱処理によりＢＰＳＧ膜260をリフローするとともに、
イオン打ち込みにより導入された不純物を活性化する。
板全面に厚さ１００ｎｍ程度のシリコン酸化膜２５０を
堆積し、引き続きＣＶＤ法を用いて基板全面に厚さ５０
０nm程度のＢＰＳＧ膜２６０を堆積する。その後、高温
熱処理によりＢＰＳＧ膜260をリフローするとともに、
イオン打ち込みにより導入された不純物を活性化する。
【００３４】以上の工程を経て、ＮチャネルＭＩＳＦＥ
Ｔ：ＱｎおよびＰチャネルMISFET：Ｑｐが得られる。こ
の後、公知の技術を用い、ゲート電極あるいはソース，
ドレイン拡散層電極への接続孔の形成，金属配線の形
成，パシベーション膜の形成等の工程を経てＣＭＯＳ集
積回路チップが完成する。
Ｔ：ＱｎおよびＰチャネルMISFET：Ｑｐが得られる。こ
の後、公知の技術を用い、ゲート電極あるいはソース，
ドレイン拡散層電極への接続孔の形成，金属配線の形
成，パシベーション膜の形成等の工程を経てＣＭＯＳ集
積回路チップが完成する。
【００３５】図１６は、本発明により作成したＰウエル
内に形成されるＮチャネルMISFETのゲート電極下および
ソース・ドレイン拡散層下におけるシリコン基板中の不
純物プロファイルの一例であり、従来構造と比較して示
してある。本発明では、不純物はゲート下では浅く、拡
散層下では深く形成されている。
内に形成されるＮチャネルMISFETのゲート電極下および
ソース・ドレイン拡散層下におけるシリコン基板中の不
純物プロファイルの一例であり、従来構造と比較して示
してある。本発明では、不純物はゲート下では浅く、拡
散層下では深く形成されている。
【００３６】
【発明の効果】図１７はしきい値電圧のチャネル長依存
性を示したものである。本図からも明らかなように、ゲ
ート下の不純物層はソース・ドレイン間のパンチスルー
防止層として機能し、短チャネル化したときにしきい値
電圧が低下し正常動作を阻害するいわゆる短チャネル効
果を抑制し、微細化に適していることを示している。本
発明によれば、ゲート直下のチャネル形成領域における
不純物濃度は低く保ってあるので、低いしきい値電圧を
得ることができる。従来構造では、同程度のしきい値電
圧特性を実現するには、不純物濃度を低下させることが
必要であるため、短チャネル効果を劣化させ、微細化に
不利である。
性を示したものである。本図からも明らかなように、ゲ
ート下の不純物層はソース・ドレイン間のパンチスルー
防止層として機能し、短チャネル化したときにしきい値
電圧が低下し正常動作を阻害するいわゆる短チャネル効
果を抑制し、微細化に適していることを示している。本
発明によれば、ゲート直下のチャネル形成領域における
不純物濃度は低く保ってあるので、低いしきい値電圧を
得ることができる。従来構造では、同程度のしきい値電
圧特性を実現するには、不純物濃度を低下させることが
必要であるため、短チャネル効果を劣化させ、微細化に
不利である。
【００３７】図１８は電流駆動能力を示したものであ
る。本発明によれば、チャネル形成領域の不純物濃度が
低いため、不純物散乱が軽微で導電キャリアの移動度が
高く、電流駆動能力の大きいＦＥＴが得られる。
る。本発明によれば、チャネル形成領域の不純物濃度が
低いため、不純物散乱が軽微で導電キャリアの移動度が
高く、電流駆動能力の大きいＦＥＴが得られる。
【００３８】一方、ソース・ドレイン拡散層下では、基
板中の高濃度不純物層が拡散層から距離をおいて配置さ
れており、接合面には低濃度層が接している。したがっ
て、その接合部での空乏層の伸びは大きく、接合容量は
小さくなり、図１６（ｂ）に示すように従来構造に比較
し半分以下にできる。
板中の高濃度不純物層が拡散層から距離をおいて配置さ
れており、接合面には低濃度層が接している。したがっ
て、その接合部での空乏層の伸びは大きく、接合容量は
小さくなり、図１６（ｂ）に示すように従来構造に比較
し半分以下にできる。
【００３９】また、Ｐウエル内のフィールド絶縁膜下で
は、不純物濃度を高くできるため、フィールド絶縁膜下
における寄生チャネルのしきい値電圧は充分大きくで
き、完全な素子分離が可能である。
は、不純物濃度を高くできるため、フィールド絶縁膜下
における寄生チャネルのしきい値電圧は充分大きくで
き、完全な素子分離が可能である。
【００４０】以上の効果はＰチャネルＭＩＳＦＥＴでも
同様に得られる。
同様に得られる。
【００４１】さらに、本発明によれば、従来に比較して
少なくとも１回のホトレジスト，高温熱処理，イオン打
ち込み等の工程を省略した簡略プロセスでＣＭＯＳＦＥ
Ｔを製造することが可能である。
少なくとも１回のホトレジスト，高温熱処理，イオン打
ち込み等の工程を省略した簡略プロセスでＣＭＯＳＦＥ
Ｔを製造することが可能である。
【図１】本発明の一実施例のＣＭＯＳＦＥＴを示す半導
体基板の要部の断面図。
体基板の要部の断面図。
【図２】図１のＣＭＯＳＦＥＴの製造の第１工程を示す
要部の断面図。
要部の断面図。
【図３】図１のＣＭＯＳＦＥＴの製造の第２工程を示す
要部の断面図。
要部の断面図。
【図４】図１のＣＭＯＳＦＥＴの製造の第３工程を示す
要部の断面図。
要部の断面図。
【図５】図１のＣＭＯＳＦＥＴの製造の第４工程を示す
要部の断面図。
要部の断面図。
【図６】図１のＣＭＯＳＦＥＴの製造の第５工程を示す
要部の断面図。
要部の断面図。
【図７】図１のＣＭＯＳＦＥＴの製造の第６工程を示す
要部の断面図。
要部の断面図。
【図８】図１のＣＭＯＳＦＥＴの製造の第７工程を示す
要部の断面図。
要部の断面図。
【図９】図１のＣＭＯＳＦＥＴの製造の第８工程を示す
要部の断面図。
要部の断面図。
【図１０】図１のＣＭＯＳＦＥＴの製造の第９工程を示
す要部の断面図。
す要部の断面図。
【図１１】図１のＣＭＯＳＦＥＴの製造の第１０工程を
示す要部の断面図。
示す要部の断面図。
【図１２】図１のＣＭＯＳＦＥＴの製造の第１１工程を
示す要部の断面図。
示す要部の断面図。
【図１３】図１のＣＭＯＳＦＥＴの製造の第１２工程を
示す要部の断面図。
示す要部の断面図。
【図１４】図１のＣＭＯＳＦＥＴの製造の第１３工程を
示す要部の断面図。
示す要部の断面図。
【図１５】図１のＣＭＯＳＦＥＴの製造の第１４工程を
示す要部の断面図。
示す要部の断面図。
【図１６】本発明によるＮＭＩＳＦＥＴのゲート電極お
よび拡散層下における不純物の分布図。
よび拡散層下における不純物の分布図。
【図１７】本発明によるＮＭＩＳＦＥＴのしきい値電圧
のチャネル長依存性の説明図。
のチャネル長依存性の説明図。
【図１８】本発明によるＮＭＩＳＦＥＴのドレイン電流
のチャネル長依存性の説明図。
のチャネル長依存性の説明図。
【図１９】従来のＣＭＯＳ製造プロセスの説明図。
１００…シリコン基板、１１０…Ｐウエル、１２０…Ｎ
ウエル、１３０…Ｎ+拡散層、１４０…Ｐ+ 拡散層、２
００…フィールド酸化膜、４００…ゲート絶縁膜。
ウエル、１３０…Ｎ+拡散層、１４０…Ｐ+ 拡散層、２
００…フィールド酸化膜、４００…ゲート絶縁膜。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/336 Ｈ０１Ｌ 29/78 ３０１ Ｇ ３０１ Ｐ
Claims (5)
- 【請求項１】第１導電型の半導体基板の表面上に絶縁膜
を介しゲート電極を設け、第２導電型のソース，ドレイ
ン拡散層を具備した第２導電型のＭＩＳＦＥＴ，前記MI
SFETと逆導電型のＭＩＳＦＥＴとを同一半導体基板上に
形成するＣＭＯＳＦＥＴを有する半導体集積回路の製法
方法において、前記半導体基板の表面に素子分離用のフ
ィールド絶縁膜を形成し、ゲート絶縁膜を形成し、ゲー
ト電極層を含む被膜を選択的に形成した後、前記フィー
ルド絶縁膜，前記ゲート電極を貫通し、前記半導体基板
に達するに足るエネルギを有するイオン打ち込み法によ
り、第２導電型のＭＩＳＦＥＴの形成領域に選択的に第
１導電型イオンを注入し、高濃度の第１導電型のウエル
を形成する工程、第１導電型のＭＩＳＦＥＴの形成領域
に選択的に第２導電型イオンを注入し、高濃度の第２導
電型ウエルを形成する工程の少なくとも一つを含むこと
を特徴とする半導体装置の製造方法。 - 【請求項２】請求項１において、前記ＭＩＳＦＥＴのゲ
ート電極下の前記ウエルは、前記半導体基板の表面から
概ね０.１μｍ より深い領域に分布し、チャネルとなる
表面近傍の不純物濃度は低く、前記ＭＩＳＦＥＴのしき
い値電圧が回路動作に適するようにＮチャネルＭＩＳＦ
ＥＴでは約０.３Ｖ 、ＰチャネルＭＩＳＦＥＴでは約−
０.３Ｖ と低く設定されるようにイオン打ち込みを行う
半導体装置の製造方法。 - 【請求項３】請求項１または２において、前記ウエル上
の前記フィールド絶縁膜下の前記半導体基板の表面近傍
の不純物濃度は高く、この部分での寄生チャネルのしき
い値は、前記ＭＩＳＦＥＴのしきい値電圧よりも十分高
く、使用電源電圧に対し余裕を有するように前記イオン
打ち込みを行う半導体装置の製造方法。 - 【請求項４】請求項１，２または３において、前記ＭＩ
ＳＦＥＴの前記ソース，前記ドレイン拡散層下の前記ウ
エル領域は、前記ゲート電極層下のウエル領域よりも概
ね前記ゲート電極層を含む被膜の厚さだけ深く形成され
る半導体装置の製造方法。 - 【請求項５】請求項１，２，３または４において、前記
ＭＩＳＦＥＴの前記ゲート電極層下のウエル領域を、前
記ソース，前記ドレイン拡散層間のパンチスルー防止層
として機能するように分布させた半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6043524A JPH07254645A (ja) | 1994-03-15 | 1994-03-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6043524A JPH07254645A (ja) | 1994-03-15 | 1994-03-15 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07254645A true JPH07254645A (ja) | 1995-10-03 |
Family
ID=12666142
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6043524A Pending JPH07254645A (ja) | 1994-03-15 | 1994-03-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07254645A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011049500A (ja) * | 2009-08-28 | 2011-03-10 | Sharp Corp | 半導体装置の製造方法 |
| JP2011096862A (ja) * | 2009-10-30 | 2011-05-12 | Hitachi Ltd | 半導体装置及びその製造方法 |
| US8604522B2 (en) | 2010-01-20 | 2013-12-10 | Kabushiki Kaisha Toshiba | Field effect type semiconductor device and method for manufacturing the same |
| CN105762103A (zh) * | 2016-03-08 | 2016-07-13 | 上海华虹宏力半导体制造有限公司 | 半导体结构及其形成方法 |
-
1994
- 1994-03-15 JP JP6043524A patent/JPH07254645A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011049500A (ja) * | 2009-08-28 | 2011-03-10 | Sharp Corp | 半導体装置の製造方法 |
| CN102005371A (zh) * | 2009-08-28 | 2011-04-06 | 夏普株式会社 | 半导体装置的制造方法 |
| US8053305B2 (en) | 2009-08-28 | 2011-11-08 | Sharp Kabushiki Kaisha | Method for producing semiconductor device |
| JP2011096862A (ja) * | 2009-10-30 | 2011-05-12 | Hitachi Ltd | 半導体装置及びその製造方法 |
| US8604522B2 (en) | 2010-01-20 | 2013-12-10 | Kabushiki Kaisha Toshiba | Field effect type semiconductor device and method for manufacturing the same |
| CN105762103A (zh) * | 2016-03-08 | 2016-07-13 | 上海华虹宏力半导体制造有限公司 | 半导体结构及其形成方法 |
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