JP2002176173A - 半導体装置とその製造方法 - Google Patents
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Abstract
(57)【要約】
【課題】 一導電型ボディー領域の端部と第１のゲート
絶縁膜の端部との間で発生する局部電流密集を低減す
る。 【解決手段】 Ｐ型の半導体基板１内のＮ型ウエル領域
２上にパターニング形成された第１のゲート絶縁膜７Ａ
と、この第１のゲート絶縁膜７Ａ以外の基板上に形成さ
れた第２のゲート絶縁膜８と、前記第１，第２のゲート
絶縁膜７Ａ，８上に跨るように形成されたゲート電極９
と、このゲート電極９に隣接するように形成されたＰ型
ボディー領域４と、このＰ型ボディー領域４内に形成さ
れたＮ型のソース領域１１並びにチャネル領域１３と、
当該Ｐ型ボディー領域４と離間された位置に形成された
Ｎ型のドレイン領域１２とを具備したことを特徴とする
半導体装置。
絶縁膜の端部との間で発生する局部電流密集を低減す
る。 【解決手段】 Ｐ型の半導体基板１内のＮ型ウエル領域
２上にパターニング形成された第１のゲート絶縁膜７Ａ
と、この第１のゲート絶縁膜７Ａ以外の基板上に形成さ
れた第２のゲート絶縁膜８と、前記第１，第２のゲート
絶縁膜７Ａ，８上に跨るように形成されたゲート電極９
と、このゲート電極９に隣接するように形成されたＰ型
ボディー領域４と、このＰ型ボディー領域４内に形成さ
れたＮ型のソース領域１１並びにチャネル領域１３と、
当該Ｐ型ボディー領域４と離間された位置に形成された
Ｎ型のドレイン領域１２とを具備したことを特徴とする
半導体装置。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置とその
製造方法に関し、更に言えば、例えば液晶駆動用ＩＣ等
に利用される高電圧素子としてのＬＤ（Lateral Double
Diffused）ＭＯＳトランジスタ技術に関する。
製造方法に関し、更に言えば、例えば液晶駆動用ＩＣ等
に利用される高電圧素子としてのＬＤ（Lateral Double
Diffused）ＭＯＳトランジスタ技術に関する。
【０００２】
【従来の技術】ここで、ＬＤＭＯＳトランジスタ構造と
は、半導体基板表面側に形成した領域に対して、導電型
の異なる不純物を拡散させて、新たな領域を形成し、こ
れらの領域の横方向拡散の差を実効チャネル長として利
用するものであり、短いチャネルが形成されることで、
低オン抵抗化に適した素子となる。
は、半導体基板表面側に形成した領域に対して、導電型
の異なる不純物を拡散させて、新たな領域を形成し、こ
れらの領域の横方向拡散の差を実効チャネル長として利
用するものであり、短いチャネルが形成されることで、
低オン抵抗化に適した素子となる。
【０００３】図９は、従来のＬＤＭＯＳトランジスタを
説明するための断面図であり、一例としてＮチャネル型
のＬＤＭＯＳトランジスタ構造について図示してある。
尚、Ｐチャネル型のＬＤＭＯＳトランジスタ構造につい
ての説明は省略するが、導電型が異なるだけで、同様な
構造となっているのは周知の通りである。
説明するための断面図であり、一例としてＮチャネル型
のＬＤＭＯＳトランジスタ構造について図示してある。
尚、Ｐチャネル型のＬＤＭＯＳトランジスタ構造につい
ての説明は省略するが、導電型が異なるだけで、同様な
構造となっているのは周知の通りである。
【０００４】図９において、５１は一導電型、例えばＰ
型の半導体基板（Ｐ−Ｓｕｂ）で、５２はＮ型ウエル領
域で、このＮ型ウエル領域（Ｎウエル）５２内にＰ型ボ
ディー領域（ＰＢ）５３が形成されると共に、このＰ型
ボディー領域５３内にはＮ型（Ｎ＋）領域５４が形成さ
れ、また前記Ｎ型ウエル領域５２内にＮ型（Ｎ＋）領域
５５が形成されている。基板表面には第１のゲート絶縁
膜５６と当該第１のゲート絶縁膜５６よりも膜厚の薄い
第２のゲート絶縁膜５７とに跨るようにゲート電極５８
が形成されており、このゲート電極５８直下のＰ型ボデ
ィー領域５３の表面領域にはチャネル領域５９が形成さ
れている。
型の半導体基板（Ｐ−Ｓｕｂ）で、５２はＮ型ウエル領
域で、このＮ型ウエル領域（Ｎウエル）５２内にＰ型ボ
ディー領域（ＰＢ）５３が形成されると共に、このＰ型
ボディー領域５３内にはＮ型（Ｎ＋）領域５４が形成さ
れ、また前記Ｎ型ウエル領域５２内にＮ型（Ｎ＋）領域
５５が形成されている。基板表面には第１のゲート絶縁
膜５６と当該第１のゲート絶縁膜５６よりも膜厚の薄い
第２のゲート絶縁膜５７とに跨るようにゲート電極５８
が形成されており、このゲート電極５８直下のＰ型ボデ
ィー領域５３の表面領域にはチャネル領域５９が形成さ
れている。
【０００５】そして、前記Ｎ＋領域５４をソース領域、
Ｎ＋領域５５をドレイン領域とし、Ｎ型ウエル領域５２
をドリフト領域としている。また、６０は素子分離膜、
Ｓはソース電極、Ｇはゲート電極、Ｄはドレイン電極で
あり、６１はＰ型ボディー領域５３の電位を取るための
Ｐ型（Ｐ＋）領域で、６２は層間絶縁膜である。
Ｎ＋領域５５をドレイン領域とし、Ｎ型ウエル領域５２
をドリフト領域としている。また、６０は素子分離膜、
Ｓはソース電極、Ｇはゲート電極、Ｄはドレイン電極で
あり、６１はＰ型ボディー領域５３の電位を取るための
Ｐ型（Ｐ＋）領域で、６２は層間絶縁膜である。
【０００６】上記ＬＤＭＯＳトランジスタにおいては、
Ｎ型ウエル領域５２を拡散形成することで、Ｎ型ウエル
領域５２表面での濃度が高くなり、Ｎ型ウエル領域５２
表面での電流が流れ易くなると共に、高耐圧化を図るこ
とができる。
Ｎ型ウエル領域５２を拡散形成することで、Ｎ型ウエル
領域５２表面での濃度が高くなり、Ｎ型ウエル領域５２
表面での電流が流れ易くなると共に、高耐圧化を図るこ
とができる。
【０００７】
【発明が解決しようとする課題】上述したようなＬＤＭ
ＯＳトランジスタにおいて、前記Ｐ型ボディー領域５３
の端部と、第１のゲート絶縁膜５６の端部との間で局部
電流密集（図９に示すＡ領域）が発生し、ドレイン−ソ
ース間で電流が非常に流れ難くなっていることがシミュ
レーションの結果からわかった。
ＯＳトランジスタにおいて、前記Ｐ型ボディー領域５３
の端部と、第１のゲート絶縁膜５６の端部との間で局部
電流密集（図９に示すＡ領域）が発生し、ドレイン−ソ
ース間で電流が非常に流れ難くなっていることがシミュ
レーションの結果からわかった。
【０００８】そのため、特にドレイン電圧が低いときに
駆動能力が足りず、オン動作しづらかった。
駆動能力が足りず、オン動作しづらかった。
【０００９】これは、前記第１のゲート絶縁膜５６の端
部（壁）とＰ型ボディー領域５３の端部（壁）に囲まれ
た空間で、等電位線が密集することが局部電流密集の原
因である。更に言えば、前記第１のゲート絶縁膜５６の
端部（壁）とＰ型ボディー領域５３の端部（壁）に囲ま
れた空間を広げることで等電位線を分散させることはで
きるが、微細化の妨げとなる。
部（壁）とＰ型ボディー領域５３の端部（壁）に囲まれ
た空間で、等電位線が密集することが局部電流密集の原
因である。更に言えば、前記第１のゲート絶縁膜５６の
端部（壁）とＰ型ボディー領域５３の端部（壁）に囲ま
れた空間を広げることで等電位線を分散させることはで
きるが、微細化の妨げとなる。
【００１０】従って、本発明では、半導体基板（Ｓｉ）
とゲート絶縁膜（ＳｉＯ2膜）界面での凹凸領域をなく
すことで等電位線を分散させ、局部電流密集を低減させ
ることを目的とする。
とゲート絶縁膜（ＳｉＯ2膜）界面での凹凸領域をなく
すことで等電位線を分散させ、局部電流密集を低減させ
ることを目的とする。
【００１１】
【課題を解決するための手段】そこで、上記課題に鑑み
て本発明の半導体装置は、例えば、第１導電型の半導体
基板内の第２導電型ウエル領域上にその側壁部がテーパ
ー形状となるようにパターニング形成された第１のゲー
ト絶縁膜と、この第１のゲート絶縁膜以外の基板上に形
成された第２のゲート絶縁膜と、この第１，第２のゲー
ト絶縁膜上に跨るように形成されたゲート電極と、この
ゲート電極に隣接するように形成された第１導電型ボデ
ィー領域と、この第１導電型ボディー領域内に形成され
た第２導電型のソース領域並びにチャネル領域と、当該
第１導電型ボディー領域と離間された位置に形成された
第２導電型のドレイン領域とを具備したことを特徴とす
る。
て本発明の半導体装置は、例えば、第１導電型の半導体
基板内の第２導電型ウエル領域上にその側壁部がテーパ
ー形状となるようにパターニング形成された第１のゲー
ト絶縁膜と、この第１のゲート絶縁膜以外の基板上に形
成された第２のゲート絶縁膜と、この第１，第２のゲー
ト絶縁膜上に跨るように形成されたゲート電極と、この
ゲート電極に隣接するように形成された第１導電型ボデ
ィー領域と、この第１導電型ボディー領域内に形成され
た第２導電型のソース領域並びにチャネル領域と、当該
第１導電型ボディー領域と離間された位置に形成された
第２導電型のドレイン領域とを具備したことを特徴とす
る。
【００１２】また、上記半導体装置の第１のゲート絶縁
膜は、少なくとも前記基板表面位置よりも下には形成さ
れていないことを特徴とする。
膜は、少なくとも前記基板表面位置よりも下には形成さ
れていないことを特徴とする。
【００１３】これにより、前記第１導電型ボディー領域
の端部と第１のゲート絶縁膜の端部との間で局部電流密
集が発生しなくなる。
の端部と第１のゲート絶縁膜の端部との間で局部電流密
集が発生しなくなる。
【００１４】また、その製造方法は、第１導電型の半導
体基板内に第２導電型不純物をイオン注入し拡散するこ
とで第２導電型ウエル領域を形成し、この第２導電型ウ
エル領域の所定領域上に形成したレジスト膜をマスクに
して第１導電型不純物を注入し拡散することで第１導電
型ボディー領域を形成する。次に、前記基板上をＬＯＣ
ＯＳ法によりフィールド酸化して絶縁膜を形成した後
に、当該絶縁膜上の所定領域に形成したレジスト膜をマ
スクにし当該絶縁膜をパターニングして第１のゲート絶
縁膜を形成する。続いて、前記第１のゲート絶縁膜以外
の基板上に第２のゲート絶縁膜を形成し、この第１，第
２のゲート絶縁膜上に跨るようにゲート電極を形成す
る。更に、前記第１導電型ボディー領域内に形成するソ
ース形成領域上及び前記第２導電型ウエル領域内に形成
するドレイン形成領域上に開口を有するレジスト膜をマ
スクにして第２導電型不純物を注入してソース・ドレイ
ン領域を形成する工程とを有することを特徴とする。
体基板内に第２導電型不純物をイオン注入し拡散するこ
とで第２導電型ウエル領域を形成し、この第２導電型ウ
エル領域の所定領域上に形成したレジスト膜をマスクに
して第１導電型不純物を注入し拡散することで第１導電
型ボディー領域を形成する。次に、前記基板上をＬＯＣ
ＯＳ法によりフィールド酸化して絶縁膜を形成した後
に、当該絶縁膜上の所定領域に形成したレジスト膜をマ
スクにし当該絶縁膜をパターニングして第１のゲート絶
縁膜を形成する。続いて、前記第１のゲート絶縁膜以外
の基板上に第２のゲート絶縁膜を形成し、この第１，第
２のゲート絶縁膜上に跨るようにゲート電極を形成す
る。更に、前記第１導電型ボディー領域内に形成するソ
ース形成領域上及び前記第２導電型ウエル領域内に形成
するドレイン形成領域上に開口を有するレジスト膜をマ
スクにして第２導電型不純物を注入してソース・ドレイ
ン領域を形成する工程とを有することを特徴とする。
【００１５】更に、上記半導体装置の製造方法による第
１のゲート絶縁膜を形成する工程が、素子分離膜を形成
する工程と同一工程であることを特徴とする。
１のゲート絶縁膜を形成する工程が、素子分離膜を形成
する工程と同一工程であることを特徴とする。
【００１６】また、上記半導体装置の製造方法による第
１のゲート絶縁膜を形成する工程が、少なくとも前記基
板表面位置よりも下には形成しないことを特徴とする。
１のゲート絶縁膜を形成する工程が、少なくとも前記基
板表面位置よりも下には形成しないことを特徴とする。
【００１７】
【発明の実施の形態】以下、本発明の半導体装置とその
製造方法に係る一実施形態について図面を参照しながら
説明する。
製造方法に係る一実施形態について図面を参照しながら
説明する。
【００１８】図８は本発明の半導体装置、特にＬＤＭＯ
Ｓトランジスタを説明するための断面図であり、一例と
してＮチャネル型のＬＤＭＯＳトランジスタ構造につい
て図示してある。尚、Ｐチャネル型のＬＤＭＯＳトラン
ジスタ構造についての説明は省略するが、導電型が異な
るだけで、同様な構造となっているのは周知の通りであ
る。
Ｓトランジスタを説明するための断面図であり、一例と
してＮチャネル型のＬＤＭＯＳトランジスタ構造につい
て図示してある。尚、Ｐチャネル型のＬＤＭＯＳトラン
ジスタ構造についての説明は省略するが、導電型が異な
るだけで、同様な構造となっているのは周知の通りであ
る。
【００１９】図８において、１は一導電型、例えばＰ型
の半導体基板（Ｐ−Ｓｕｂ）で、２はＮ型ウエル領域
（Ｎウエル）で、このＮ型ウエル領域２内にＰ型ボディ
ー領域（ＰＢ）４が形成されると共に、このＰ型ボディ
ー領域４内にはＮ型（Ｎ＋）領域１１が形成され、また
前記Ｎ型ウエル領域２内にＮ型（Ｎ−）領域３が形成さ
れると共に、このＮ−領域３内にはＮ型（Ｎ＋）領域１
２が形成されている。
の半導体基板（Ｐ−Ｓｕｂ）で、２はＮ型ウエル領域
（Ｎウエル）で、このＮ型ウエル領域２内にＰ型ボディ
ー領域（ＰＢ）４が形成されると共に、このＰ型ボディ
ー領域４内にはＮ型（Ｎ＋）領域１１が形成され、また
前記Ｎ型ウエル領域２内にＮ型（Ｎ−）領域３が形成さ
れると共に、このＮ−領域３内にはＮ型（Ｎ＋）領域１
２が形成されている。
【００２０】また、基板表面には第１のゲート絶縁膜７
Ａと当該ゲート絶縁膜７Ａよりも膜厚の薄い第２のゲー
ト絶縁膜８とに跨るようにゲート電極９が形成されてお
り、このゲート電極９直下のＰ型ボディー領域４の表面
領域にはチャネル領域１３が形成されている。
Ａと当該ゲート絶縁膜７Ａよりも膜厚の薄い第２のゲー
ト絶縁膜８とに跨るようにゲート電極９が形成されてお
り、このゲート電極９直下のＰ型ボディー領域４の表面
領域にはチャネル領域１３が形成されている。
【００２１】そして、前記Ｎ＋領域１１をソース領域、
Ｎ−領域３及びＮ＋領域１２をドレイン領域とし、Ｎ型
ウエル領域２をドリフト領域としている。また、７Ｂは
素子分離膜、Ｓはソース電極、Ｇはゲート電極、Ｄはド
レイン電極であり、１４はＰ型ボディー領域４の電位を
取るためのＰ型（Ｐ＋）領域で、１５は層間絶縁膜であ
る。
Ｎ−領域３及びＮ＋領域１２をドレイン領域とし、Ｎ型
ウエル領域２をドリフト領域としている。また、７Ｂは
素子分離膜、Ｓはソース電極、Ｇはゲート電極、Ｄはド
レイン電極であり、１４はＰ型ボディー領域４の電位を
取るためのＰ型（Ｐ＋）領域で、１５は層間絶縁膜であ
る。
【００２２】ここで、本発明の半導体装置の特徴は、図
８に示すように第１のゲート絶縁膜７Ａが、少なくとも
半導体基板１の表面位置よりも下には形成されていない
ことである。
８に示すように第１のゲート絶縁膜７Ａが、少なくとも
半導体基板１の表面位置よりも下には形成されていない
ことである。
【００２３】これにより、従来（図９）のような第１の
ゲート絶縁膜５６が基板表面下にも形成される構造のも
のに比して、本発明ではＰ型ボディー領域の端部と第１
のゲート絶縁膜の端部との間で局部電流密集が発生しな
い構造となっている。
ゲート絶縁膜５６が基板表面下にも形成される構造のも
のに比して、本発明ではＰ型ボディー領域の端部と第１
のゲート絶縁膜の端部との間で局部電流密集が発生しな
い構造となっている。
【００２４】以下、上記半導体装置の製造方法について
図面を参照しながら説明する。
図面を参照しながら説明する。
【００２５】先ず、図１において、例えばＰ型の半導体
基板１上に形成したレジスト膜（図示省略）をマスクに
して前記基板１の所望領域にＮ型不純物をイオン注入
し、当該不純物を拡散させることで、Ｎ型ウエル領域２
を形成する。ここで、前記Ｎ型ウエル領域２は、ドリフ
ト領域を構成することになる。尚、本工程では、Ｎ型不
純物として、例えばリンイオンをおよそ１６０ＫｅＶの
加速電圧で、およそ５．０×１０12／ｃｍ2の注入条件
で行い、このリンイオンをおよそ１２００℃、１３時間
で熱拡散させている。
基板１上に形成したレジスト膜（図示省略）をマスクに
して前記基板１の所望領域にＮ型不純物をイオン注入
し、当該不純物を拡散させることで、Ｎ型ウエル領域２
を形成する。ここで、前記Ｎ型ウエル領域２は、ドリフ
ト領域を構成することになる。尚、本工程では、Ｎ型不
純物として、例えばリンイオンをおよそ１６０ＫｅＶの
加速電圧で、およそ５．０×１０12／ｃｍ2の注入条件
で行い、このリンイオンをおよそ１２００℃、１３時間
で熱拡散させている。
【００２６】また、前記基板１上に形成した第１のレジ
スト膜（図示省略）をマスクにしてＮ型不純物（例え
ば、リンイオン）を注入し、当該第１のレジスト膜を除
去した後に前記基板１上に形成した第２のレジスト膜
（図示省略）をマスクにしてＰ型不純物（例えば、ボロ
ンイオン）を注入し拡散することで、前記Ｎ型ウエル領
域２内にそれぞれＮ−領域３及びＰ型ボディー領域４を
形成する。尚、本工程では、例えば、リンイオンをおよ
そ１００ＫｅＶの加速電圧で、およそ４．０×１０ 12／
ｃｍ2の注入量で注入し、また、例えばボロンイオンを
およそ８０ＫｅＶの加速電圧で、およそ１．５×１０13
／ｃｍ2の注入量で注入した後に、およそ１０５０℃で
２時間熱拡散させている。
スト膜（図示省略）をマスクにしてＮ型不純物（例え
ば、リンイオン）を注入し、当該第１のレジスト膜を除
去した後に前記基板１上に形成した第２のレジスト膜
（図示省略）をマスクにしてＰ型不純物（例えば、ボロ
ンイオン）を注入し拡散することで、前記Ｎ型ウエル領
域２内にそれぞれＮ−領域３及びＰ型ボディー領域４を
形成する。尚、本工程では、例えば、リンイオンをおよ
そ１００ＫｅＶの加速電圧で、およそ４．０×１０ 12／
ｃｍ2の注入量で注入し、また、例えばボロンイオンを
およそ８０ＫｅＶの加速電圧で、およそ１．５×１０13
／ｃｍ2の注入量で注入した後に、およそ１０５０℃で
２時間熱拡散させている。
【００２７】続いて、図３において、前記基板１上に形
成したパッド酸化膜及び所定領域に開口を有する耐酸化
性膜（例えば、シリコン窒化膜）を形成し（共に図示省
略）、当該耐酸化性膜及びパッド酸化膜をマスクにＬＯ
ＣＯＳ法によりフィールド酸化することで、およそ１１
００ｎｍの膜厚の絶縁膜５を形成する。
成したパッド酸化膜及び所定領域に開口を有する耐酸化
性膜（例えば、シリコン窒化膜）を形成し（共に図示省
略）、当該耐酸化性膜及びパッド酸化膜をマスクにＬＯ
ＣＯＳ法によりフィールド酸化することで、およそ１１
００ｎｍの膜厚の絶縁膜５を形成する。
【００２８】次に、図４において、前記絶縁膜５上の所
定領域に形成した第３のレジスト膜６をマスクにして当
該絶縁膜５をパターニングして第１のゲート絶縁膜７Ａ
及び素子分離膜７Ｂを形成する。尚、本工程では、前記
絶縁膜５をフッ酸等を用いて等方性エッチングすること
で、その側壁部がテーパ−形状となるようにパターニン
グしている。また、等方性ガスを用いたドライエッチン
グや、ウェットとドライとを組み合わせた等方性エッチ
ング処理でも良い。
定領域に形成した第３のレジスト膜６をマスクにして当
該絶縁膜５をパターニングして第１のゲート絶縁膜７Ａ
及び素子分離膜７Ｂを形成する。尚、本工程では、前記
絶縁膜５をフッ酸等を用いて等方性エッチングすること
で、その側壁部がテーパ−形状となるようにパターニン
グしている。また、等方性ガスを用いたドライエッチン
グや、ウェットとドライとを組み合わせた等方性エッチ
ング処理でも良い。
【００２９】続いて、図５において、前記第１のゲート
絶縁膜７Ａ及び前記素子分離膜７Ｂ以外の基板上を熱酸
化しておよそ４５ｎｍの膜厚の第２のゲート絶縁膜８を
形成し、この第２のゲート絶縁膜８から前記第１のゲー
ト絶縁膜７Ａ上に跨るようにゲート電極９をおよそ４０
０ｎｍ程度の膜厚で形成する。尚、本実施形態のゲート
電極９は、ＰＯＣｌ3を熱拡散源にしてリンドープし導
電化を図ったポリシリコン膜から構成されている。更に
言えば、このポリシリコン膜の上にタングステンシリサ
イド（ＷＳｉｘ）膜等が積層されて成るポリサイド電極
としても良い。
絶縁膜７Ａ及び前記素子分離膜７Ｂ以外の基板上を熱酸
化しておよそ４５ｎｍの膜厚の第２のゲート絶縁膜８を
形成し、この第２のゲート絶縁膜８から前記第１のゲー
ト絶縁膜７Ａ上に跨るようにゲート電極９をおよそ４０
０ｎｍ程度の膜厚で形成する。尚、本実施形態のゲート
電極９は、ＰＯＣｌ3を熱拡散源にしてリンドープし導
電化を図ったポリシリコン膜から構成されている。更に
言えば、このポリシリコン膜の上にタングステンシリサ
イド（ＷＳｉｘ）膜等が積層されて成るポリサイド電極
としても良い。
【００３０】また、図６において、前記Ｐ型ボディー領
域４内に形成するソース形成領域上及び前記Ｎ−領域３
内に形成するドレイン形成領域上に開口部を有する第４
のレジスト膜１０をマスクにしてＮ型不純物を注入して
ソース・ドレイン領域となるＮ型（Ｎ＋）領域１１，１
２を形成する。尚、本工程において、例えば、いわゆる
ＬＤＤ構造のソース・ドレイン領域を形成する場合に
は、先ず、図６に示すレジスト膜１０をマスクにして、
例えば、リンイオンをおよそ７０ＫｅＶの加速電圧で、
およそ１．０×１０14／ｃｍ2の注入量で注入した後
に、図示した説明は省略するが、前記ゲート電極９の側
壁部にサイドウォールスペーサ膜を形成し、再度、第４
のレジスト膜を形成した状態で、例えば、ヒ素イオンを
およそ８０ＫｅＶの加速電圧で、およそ６．０×１０15
／ｃｍ2の注入量で注入する。尚、本実施形態におい
て、ソース・ドレイン領域はＬＤＤ構造に限定されるも
のではないことは言うまでもないことである。
域４内に形成するソース形成領域上及び前記Ｎ−領域３
内に形成するドレイン形成領域上に開口部を有する第４
のレジスト膜１０をマスクにしてＮ型不純物を注入して
ソース・ドレイン領域となるＮ型（Ｎ＋）領域１１，１
２を形成する。尚、本工程において、例えば、いわゆる
ＬＤＤ構造のソース・ドレイン領域を形成する場合に
は、先ず、図６に示すレジスト膜１０をマスクにして、
例えば、リンイオンをおよそ７０ＫｅＶの加速電圧で、
およそ１．０×１０14／ｃｍ2の注入量で注入した後
に、図示した説明は省略するが、前記ゲート電極９の側
壁部にサイドウォールスペーサ膜を形成し、再度、第４
のレジスト膜を形成した状態で、例えば、ヒ素イオンを
およそ８０ＫｅＶの加速電圧で、およそ６．０×１０15
／ｃｍ2の注入量で注入する。尚、本実施形態におい
て、ソース・ドレイン領域はＬＤＤ構造に限定されるも
のではないことは言うまでもないことである。
【００３１】また、図７において、前記Ｐ型ボディー領
域４の電位を取るために、第５のレジスト膜１３をマス
クにして前記Ｎ＋領域１１に隣接する位置にＰ型不純物
（例えば、二フッ化ボロンイオン）を注入してＰ型（Ｐ
＋）領域１４を形成する。尚、本工程では、例えば、二
フッ化ボロンイオンをおよそ６０ＫｅＶの加速電圧で、
４×１０15／ｃｍ2の注入量で注入する。
域４の電位を取るために、第５のレジスト膜１３をマス
クにして前記Ｎ＋領域１１に隣接する位置にＰ型不純物
（例えば、二フッ化ボロンイオン）を注入してＰ型（Ｐ
＋）領域１４を形成する。尚、本工程では、例えば、二
フッ化ボロンイオンをおよそ６０ＫｅＶの加速電圧で、
４×１０15／ｃｍ2の注入量で注入する。
【００３２】そして、図８において、全面を被覆するよ
うに層間絶縁膜１５を形成し、ソース電極Ｓ，ゲート電
極Ｇ，ドレイン電極Ｄを形成した後に、不図示のパッシ
ベーション膜を形成して半導体装置を完成させる。
うに層間絶縁膜１５を形成し、ソース電極Ｓ，ゲート電
極Ｇ，ドレイン電極Ｄを形成した後に、不図示のパッシ
ベーション膜を形成して半導体装置を完成させる。
【００３３】以上説明したように、本発明では、従来の
ような第１のゲート絶縁膜並びに素子分離膜の形成方法
とは異なり、半導体基板１上にＬＯＣＯＳ法により絶縁
膜５を形成し、これを所望形状にパターニングすること
で、第１のゲート絶縁膜７Ａ並びに素子分離膜７Ｂを形
成しているため、前記第１のゲート絶縁膜７Ａは、少な
くとも前記基板表面位置よりも下には形成されることが
ない。従って、本発明では、半導体基板（Ｓｉ）とゲー
ト絶縁膜（ＳｉＯ2膜）界面での凹凸領域がなくなり、
従来（図９）のようなＰ型ボディー領域４の端部と第１
のゲート絶縁膜５６の端部との間で局部電流密集が発生
することがない。そのため、ソース−ドレイン間で電流
が流れ易くなり、低オン抵抗化が図れる。
ような第１のゲート絶縁膜並びに素子分離膜の形成方法
とは異なり、半導体基板１上にＬＯＣＯＳ法により絶縁
膜５を形成し、これを所望形状にパターニングすること
で、第１のゲート絶縁膜７Ａ並びに素子分離膜７Ｂを形
成しているため、前記第１のゲート絶縁膜７Ａは、少な
くとも前記基板表面位置よりも下には形成されることが
ない。従って、本発明では、半導体基板（Ｓｉ）とゲー
ト絶縁膜（ＳｉＯ2膜）界面での凹凸領域がなくなり、
従来（図９）のようなＰ型ボディー領域４の端部と第１
のゲート絶縁膜５６の端部との間で局部電流密集が発生
することがない。そのため、ソース−ドレイン間で電流
が流れ易くなり、低オン抵抗化が図れる。
【００３４】また、上記構造を採用することで、前記第
１のゲート絶縁膜７Ａの端部（壁）とＰ型ボディー領域
４の端部（壁）に囲まれた空間を広げることで等電位線
を分散させる必要がなくなり、微細化を妨げることがな
い。
１のゲート絶縁膜７Ａの端部（壁）とＰ型ボディー領域
４の端部（壁）に囲まれた空間を広げることで等電位線
を分散させる必要がなくなり、微細化を妨げることがな
い。
【００３５】尚、本実施形態では、前記基板１上をＬＯ
ＣＯＳ法によりフィールド酸化することで絶縁膜５を形
成し、これをパターニングすることで、前記第１のゲー
ト絶縁膜７Ａや素子分離膜７Ｂを形成しているが、本発
明はこれに限定されるものではなく、例えば、基板上に
ＣＶＤ法により酸化膜を形成し、これを所望形状にパタ
ーニングすることで、前記第１のゲート絶縁膜７Ａや素
子分離膜７Ｂを形成させても良い。
ＣＯＳ法によりフィールド酸化することで絶縁膜５を形
成し、これをパターニングすることで、前記第１のゲー
ト絶縁膜７Ａや素子分離膜７Ｂを形成しているが、本発
明はこれに限定されるものではなく、例えば、基板上に
ＣＶＤ法により酸化膜を形成し、これを所望形状にパタ
ーニングすることで、前記第１のゲート絶縁膜７Ａや素
子分離膜７Ｂを形成させても良い。
【００３６】このように本発明は、ＬＯＣＯＳ法でもＣ
ＶＤ法でも可能であるが、更に言えば、ＣＶＤ法とＬＯ
ＣＯＳ法とを比較すると、ＬＯＣＯＳ法では以下の利点
がある。
ＶＤ法でも可能であるが、更に言えば、ＣＶＤ法とＬＯ
ＣＯＳ法とを比較すると、ＬＯＣＯＳ法では以下の利点
がある。
【００３７】先ず、ＣＶＤ法により形成される酸化膜に
比べ、ＬＯＣＯＳ法により形成される熱酸化膜はより高
品質であるため、信頼性が向上する。また、ＣＶＤ酸化
膜を形成することによる工程の増加がない。更に、他の
領域、他のデバイスとの整合性が良い。即ち、例えば、
本実施形態で説明したようにＬＯＣＯＳ法によればＬＯ
ＣＯＳ素子分離膜を従来通り使えるのに対して、ＣＶＤ
法を採用した場合には、他の領域においてもＬＯＣＯＳ
膜を使用できなくなる。
比べ、ＬＯＣＯＳ法により形成される熱酸化膜はより高
品質であるため、信頼性が向上する。また、ＣＶＤ酸化
膜を形成することによる工程の増加がない。更に、他の
領域、他のデバイスとの整合性が良い。即ち、例えば、
本実施形態で説明したようにＬＯＣＯＳ法によればＬＯ
ＣＯＳ素子分離膜を従来通り使えるのに対して、ＣＶＤ
法を採用した場合には、他の領域においてもＬＯＣＯＳ
膜を使用できなくなる。
【００３８】
【発明の効果】本発明によれば、第１のゲート絶縁膜
が、少なくとも基板表面位置よりも下には形成されてい
ないため、従来のように一導電型ボディー領域の端部と
第１のゲート絶縁膜の端部との間で局部電流密集が発生
することがない。
が、少なくとも基板表面位置よりも下には形成されてい
ないため、従来のように一導電型ボディー領域の端部と
第１のゲート絶縁膜の端部との間で局部電流密集が発生
することがない。
【００３９】また、ＬＯＣＯＳ法により形成される高品
質な絶縁膜を用いているため、信頼性が向上する。
質な絶縁膜を用いているため、信頼性が向上する。
【００４０】更に、本発明の製造方法によれば、ＬＯＣ
ＯＳ法により絶縁膜を形成しているため、他の領域、他
のデバイスとの整合性が良い。
ＯＳ法により絶縁膜を形成しているため、他の領域、他
のデバイスとの整合性が良い。
【図１】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図２】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図３】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図４】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図５】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図６】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図７】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図８】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図９】従来の半導体装置を示す断面図である。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M104 BB01 CC05 DD08 DD09 DD16 EE11 FF06 FF14 FF31 GG18 HH20 5F040 DA19 DA22 DC01 EB01 EC01 EC07 EC13 ED09 EF02 EF13 EF18 EK01 FA03 FB02 FC23
Claims (8)
- 【請求項１】 第１導電型の半導体基板内の第２導電型
ウエル領域上に形成された素子分離膜及び第１のゲート
絶縁膜と、この素子分離膜及び第１のゲート絶縁膜以外
の基板上に形成された第２のゲート絶縁膜と、この第
１，第２のゲート絶縁膜上に跨るように形成されたゲー
ト電極に隣接するように形成された第１導電型ボディー
領域と、この第１導電型ボディー領域内に形成された第
２導電型のソース領域並びにチャネル領域と、当該第１
導電型ボディー領域と離間された位置に形成された第２
導電型のドレイン領域とを有する半導体装置において、 前記素子分離膜及び前記第１のゲート絶縁膜とが、ＬＯ
ＣＯＳ法により前記基板上に形成された絶縁膜がパター
ニング形成されて成ることを特徴とする半導体装置。 - 【請求項２】 第１導電型の半導体基板内の第２導電型
ウエル領域上にＬＯＣＯＳ法により前記基板上に形成し
た絶縁膜の側壁部がテーパー形状となるようにパターニ
ング形成された素子分離膜及び第１のゲート絶縁膜と、 前記素子分離膜及び前記第１のゲート絶縁膜以外の基板
上に形成された第２のゲート絶縁膜と、 前記第１，第２のゲート絶縁膜上に跨るように形成され
たゲート電極と、 前記ゲート電極に隣接するように形成された第１導電型
ボディー領域と、 前記第１導電型ボディー領域内に形成された第２導電型
のソース領域並びにチャネル領域と、 前記第１導電型ボディー領域と離間された位置に形成さ
れた第２導電型のドレイン領域とを具備したことを特徴
とする半導体装置。 - 【請求項３】 前記第１のゲート絶縁膜は、少なくとも
前記基板表面位置よりも下には形成されていないことを
特徴とする請求項１あるいは請求項２に記載の半導体装
置。 - 【請求項４】 前記第１のゲート絶縁膜は、少なくとも
前記第１導電型ボディー領域の端部と当該第１のゲート
絶縁膜の端部との間で局部電流密集が発生しないように
前記基板表面位置よりも下には形成されていないことを
特徴とする請求項１あるいは請求項２に記載の半導体装
置。 - 【請求項５】 第１導電型の半導体基板内に第２導電型
不純物をイオン注入し拡散することで第２導電型ウエル
領域を形成する工程と、 前記第２導電型ウエル領域の所定領域上に形成したレジ
スト膜をマスクにして第１導電型不純物を注入し拡散す
ることで第１導電型ボディー領域を形成する工程と、 前記基板上をＬＯＣＯＳ法によりフィールド酸化して絶
縁膜を形成した後に当該絶縁膜上の所定領域に形成した
レジスト膜をマスクにし当該絶縁膜をパターニングして
第１のゲート絶縁膜を形成する工程と、 前記第１のゲート絶縁膜以外の基板上に第２のゲート絶
縁膜を形成し、この第１，第２のゲート絶縁膜上に跨る
ようにゲート電極を形成する工程と、 前記第１導電型ボディー領域内に形成するソース形成領
域上及び前記第２導電型ウエル領域内に形成するドレイ
ン形成領域上に開口を有するレジスト膜をマスクにして
第２導電型不純物を注入してソース・ドレイン領域を形
成する工程とを有することを特徴とする半導体装置の製
造方法。 - 【請求項６】 前記第１のゲート絶縁膜を形成する工程
が、素子分離膜を形成する工程と同一工程であることを
特徴とする請求項５に記載の半導体装置の製造方法。 - 【請求項７】 前記第１のゲート絶縁膜を形成する工程
が、少なくとも前記基板表面位置よりも下には形成しな
いことを特徴とする請求項５に記載の半導体装置の製造
方法。 - 【請求項８】 前記第１のゲート絶縁膜を形成する工程
が、少なくとも前記第１導電型ボディー領域の端部と当
該第１のゲート絶縁膜の端部との間で局部電流密集が発
生しないように前記基板表面位置よりも下には形成しな
いことを特徴とする請求項５に記載の半導体装置の製造
方法。
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| US10/007,384 US20020072159A1 (en) | 2000-12-07 | 2001-10-22 | Semiconductor device and manufacturing method thereof |
| KR1020010066694A KR20020045513A (ko) | 2000-12-07 | 2001-10-29 | 반도체 장치와 그 제조 방법 |
| US10/809,011 US7217612B2 (en) | 2000-12-07 | 2004-03-25 | Manufacturing method for a semiconductor device with reduced local current |
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|---|---|---|---|
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| KR (1) | KR20020045513A (ja) |
| TW (1) | TW511293B (ja) |
Cited By (8)
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| US7345340B2 (en) | 2004-10-21 | 2008-03-18 | Renesas Technology Corp. | Semiconductor integrated circuit and a semiconductor device |
| JP2008085031A (ja) * | 2006-09-27 | 2008-04-10 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP2012119718A (ja) * | 2004-10-27 | 2012-06-21 | Samsung Electronics Co Ltd | 高耐圧トランジスタ及びその製造方法 |
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