JP2012119718A - 高耐圧トランジスタ及びその製造方法 - Google Patents
高耐圧トランジスタ及びその製造方法 Download PDFInfo
- Publication number
- JP2012119718A JP2012119718A JP2012025206A JP2012025206A JP2012119718A JP 2012119718 A JP2012119718 A JP 2012119718A JP 2012025206 A JP2012025206 A JP 2012025206A JP 2012025206 A JP2012025206 A JP 2012025206A JP 2012119718 A JP2012119718 A JP 2012119718A
- Authority
- JP
- Japan
- Prior art keywords
- film pattern
- oxide film
- pattern
- insulating film
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000015556 catabolic process Effects 0.000 title claims abstract description 108
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 67
- 239000000758 substrate Substances 0.000 claims abstract description 116
- 239000012535 impurity Substances 0.000 claims abstract description 61
- 239000004065 semiconductor Substances 0.000 claims abstract description 35
- 239000004020 conductor Substances 0.000 claims abstract description 16
- 238000000151 deposition Methods 0.000 claims abstract description 3
- 238000000034 method Methods 0.000 claims description 107
- 238000005229 chemical vapour deposition Methods 0.000 claims description 103
- 238000007254 oxidation reaction Methods 0.000 claims description 29
- 230000003647 oxidation Effects 0.000 claims description 28
- 150000004767 nitrides Chemical class 0.000 claims description 24
- 238000005530 etching Methods 0.000 claims description 12
- 230000001590 oxidative effect Effects 0.000 claims description 10
- 238000001039 wet etching Methods 0.000 claims description 5
- 230000005684 electric field Effects 0.000 abstract description 42
- 230000002040 relaxant effect Effects 0.000 abstract description 3
- 230000000052 comparative effect Effects 0.000 description 34
- 239000000969 carrier Substances 0.000 description 18
- 238000009826 distribution Methods 0.000 description 16
- 229920002120 photoresistant polymer Polymers 0.000 description 10
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 8
- 229910052796 boron Inorganic materials 0.000 description 8
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 7
- 229910052785 arsenic Inorganic materials 0.000 description 7
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 7
- 239000002800 charge carrier Substances 0.000 description 7
- 230000005669 field effect Effects 0.000 description 7
- 229910052698 phosphorus Inorganic materials 0.000 description 7
- 239000011574 phosphorus Substances 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 238000011156 evaluation Methods 0.000 description 4
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 229910052787 antimony Inorganic materials 0.000 description 3
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 229910052733 gallium Inorganic materials 0.000 description 3
- 229910052738 indium Inorganic materials 0.000 description 3
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000005137 deposition process Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 230000001066 destructive effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 229910000040 hydrogen fluoride Inorganic materials 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
- H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
- H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
【解決手段】高い降伏電圧を有する高耐圧トランジスタ及びそれの製造方法において、半導体基板の所定部位が酸化された第1絶縁膜パターン、及び第1絶縁膜パターンを少なくとも部分的に取り囲む第2絶縁膜パターンを形成する。基板上に導電性物質を蒸着して、第1端部は第1絶縁膜パターン上に位置し、第2端部は第2絶縁膜パターン上に位置するゲート電極を形成した後、基板表面の所定部位に不純物を注入してソース/ドレイン領域を形成する。ゲート電極のエッジ部分に集中される電界を緩和して高い降伏電圧を有するトランジスタを製造することができ、熱酸化膜パターンとCVD酸化膜パターンをゲート酸化膜として使用することで、MOSトランジスタにおいて電流特性及びON抵抗特性を改善することができる。
【選択図】図2
Description
図1に示すように、しきい電圧(threshold voltage:Vt)が正の値を有し、ゲート−ソース間の電圧Vgsがしきい電圧Vt以上のとき、チャンネル領域に反転層が形成され、トランジスタは導通される。
本発明の他の目的は、前記高耐圧トランジスタを製造するに特に適合したトランジスタの製造方法を提供することにある。
及び第2ウェル領域内にそれぞれ含まれるソース/ドレイン領域を形成する。
(実施例1)
図2は本発明の第1実施例による高耐圧トランジスタを説明するための断面図である。
06がソース/ドレイン領域108と短絡されることができ、前記第2絶縁膜パターン104の厚さが15000Åを超過するとゲート酸化膜の段差が高くなり後続工程を容易に実施することができないからである。しかし、前記第1絶縁膜パターン102及び前記第2絶縁膜パターン104の厚さはこれに限定されず、トランジスタに印加される電圧の強度によって適切に調節することができる。
膜パターン104上に位置する。前記ゲート電極106はポリシリコンなどのような導電性物質を含む。また、前記ゲート電極106の下部の前記基板100には電荷キャリア(charge carrier)として電子または正孔を有するチャンネル領域(図示せず)が存在する。前記電荷キャリアの種類は高耐圧トランジスタの種類によって異なってくる。即ち、前記高耐圧トランジスタがnMOSトランジスタである場合、前記チャンネル領域は電荷キャリアとして電子を有し、前記高耐圧トランジスタがpMOSトランジスタである場合、前記チャンネル領域は電荷キャリアとして正孔を有する。
、前記ウェル領域はドレイン領域を含むことが望ましい。本実施例による高耐圧トランジスタがnMOSトランジスタである場合、前記ウェル領域は燐(P)、砒素(As)などのようなn型不純物を含み、前記高耐圧トランジスタがpMOSトランジスタである場合、前記ウェル領域はホウ素(B)のようなp型不純物を含む。また、前記ウェル領域の不純物濃度は前記ソース/ドレイン領域108に含まれた不純物の濃度より低いことが望ましい。
図8は本発明の第2実施例による高耐圧トランジスタを説明するための断面図である。
による高耐圧トランジスタがnMOSトランジスタである場合、前記第1ウェル領域210はホウ素(B)のようなp型不純物を含み、前記高耐圧トランジスタがpMOSトランジスタの場合、前記第1ウェル領域210は燐(P)、砒素(As)などのようなn型不純物を含む。
る役割をする。一般的に、MOSトランジスタにおいて、ソース/ドレイン領域208間の電圧はドレイン領域に印加されるので、前記ソース/ドレイン領域208はドレイン領域であることが望ましい。本発明の高耐圧トランジスタがnMOSトランジスタである場合、前記第2ウェル領域212は砒素(As)、燐(P)、アンチモン(Sb)などのようなn型不純物を含み、前記高耐圧トランジスタがpMOSトランジスタである場合、前記第2ウェル領域212はホウ素(B)、アルミニウム(Al)、インジウム(In)、ガリウム(Ga)などのようなp型不純物を含む。この場合、前記第2ウェル領域212の不純物濃度はソース/ドレイン領域208に含まれた不純物の濃度より低いことが望ましい。
端部が前記熱酸化膜パターン202上に位置することでゲート電極206のエッジ部に位置する電界の集中が緩和される。従って、本実施例によるトランジスタはゲート電極206のエッジ部に電界が集中されることにより発生するホットキャリアを抑制して高い降伏電圧を有することができる。
合、前記第1不純物はホウ素(B)のようなp型不純物を含み、前記高耐圧トランジスタがpMOSトランジスタである場合、前記第1不純物は燐(P)、砒素(As)などのようなn型不純物を含む。また、前記第1ウェル領域210は後続工程で形成されるCVD酸化膜パターンと部分的にオーバーラップされるか、前記CVD酸化膜パターン204及び後続工程で形成される熱酸化膜パターンと部分的にオーバーラップされることができる。
領域212は後続工程で形成されるCVD酸化膜パターン204と部分的にオーバーラップされるか、前記CVD酸化膜パターン204及び後続工程で形成される熱酸化膜パターン202と部分的にオーバーラップされることができる。本実施例の高耐圧トランジスタがnMOSトランジスタの場合、前記第2不純物は燐(P)、砒素(As)などのようなn型不純物を含み、前記高耐圧トランジスタがpMOSトランジスタの場合、前記第2不純物はホウ素(B)のようなp型不純物を含む。また、前記第2ウェル領域212に含まれた不純物の濃度は前記ソース/ドレイン領域に含まれた不純物の濃度より低く設定されることが望ましい。
図15は本発明の実施例3による高耐圧電界効果トランジスタを説明するための断面図である。
化膜パターン304は前記熱酸化膜パターン302の側部に接するようになる。
ことで、ゲート電極306のエッジ部に発生する電界の集中が緩和される。従って、ゲート電極306のエッジ部に電界が集中されることにより発生するホットキャリアを抑制して高い降伏電圧を有したトランジスタを製造することができる。
図21は本発明の実施例4による高耐圧トランジスタ電界効果トランジスタを説明するための断面図である。
(実施例2に記載された方法によるトランジスタの製造)
本発明の実施例2に記載された方法に従ってpMOSトランジスタを製造した。図28は実施例2により製造されたpMOSトランジスタの断面図である。具体的に、半導体基板500の所定部位に熱酸化工程を実施して7000Åの厚さを有する熱酸化膜パターンを形成した後、前記熱酸化膜パターン及び前記基板上に10000Åの厚さを有するCVD酸化膜パターンを形成してゲート酸化膜パターン502を完成した。続いて、実施例2のようにゲート電極504を形成した後、前記ゲート電極504を覆う保護膜506を形成した。その後、前記基板500表面の所定部位にホウ素(B)を注入してソース/ドレイン領域508を形成し、前記ソース領域上にソース電極514を、前記ドレイン領域上にドレイン電極516をそれぞれ形成した。本実施例による具体的な工程条件は下記表1
に示された。
熱酸化工程のみでゲート酸化膜パターンを形成してpMOSトランジスタを製造した。図29は比較例1により製造されたpMOSトランジスタの断面図である。具体的に、半導体基板600の所定部位に熱酸化工程を実施して7000Åの厚さを有するゲート酸化膜パターン602を形成することを除いては前記実施例2と同一の方法でpMOSトランジスタを製造した。比較例1による具体的な工程条件は下記表1に示された。
化学気相蒸着工程のみでゲート酸化膜パターンを形成してpMOSトランジスタを製造した。図30は比較例2により製造されたpMOSトランジスタの断面図である。具体的に、半導体基板700の所定部位に化学気相蒸着工程を実施して10000Åの厚さを有するゲート酸化膜パターン702を形成したのを除いては前記実施例2と同一の方法でpMOSトランジスタを製造した。比較例2による具体的な工程条件は下記表1に示された。
実施例2及び比較例1によって製造されたpMOSトランジスタの電界の強度をそれぞれ測定した。図31は実施例2及び比較例1によって製造されたpMOSトランジスタの電界の強度を測定した結果を示すグラフである。
実施例2、比較例1及び比較例2によって製造されたpMOSトランジスタにおいて、ソース/ドレイン間の電圧差Vdsを−180Vにした後、前記トランジスタの電圧分布をシミュレーションした。図32乃至図34は実施例2、比較例1及び比較例2によって製造されたトランジスタの電圧分布をそれぞれシミュレーションした結果を示す電圧分布図である。具体的に、図32は実施例2によって製造されたpMOSトランジスタの電圧分布をシミュレーションした結果を示す電圧分布図であり、図33は比較例1によって製造されたpMOSトランジスタの電圧分布をシミュレーションした結果を示す電圧分布図であり、図34は比較例2によって製造されたpMOSトランジスタの電圧分布をシミュレーションした結果を示す電圧分布図である。このような電圧分布図を通じてチャンネル
電流と電圧との関係、降伏電圧などトランジスタの電気的特性をわかる。
実施例2、比較例1及び比較例2によって製造されたpMOSトランジスタの降伏電圧をそれぞれ測定し、その結果を下記表2に示す。
るホットキャリアを抑制してゲート電極とソース/ドレイン領域との短絡を防止することができるからである。従って、本発明による高耐圧トランジスタは190V以上の高い電圧下でも電圧破壊現象なしに駆動が可能であることがわかる。
実施例2、比較例1及び比較例2によって製造されたpMOSトランジスタにおいて、ゲート−ソース間の電圧Vgsの大きさが−130Vである場合においてチャンネルに流れる飽和電流の強度をそれぞれ測定し、その結果を下記表3に示す。この場合、前記チャンネルに流れる電流の強度が大きいほどON抵抗値が小さいことを意味し、前記チャンネルに流れる電流の強度が小さいほどON抵抗値は大きくなる。
102 第1絶縁膜パターン
104 第2絶縁膜パターン
106、206、306、406、504、604、704 ゲート電極
108、208、308、408、508、608、708 ソース/ドレイン領域
202、302、402 熱酸化膜パターン
204、304、404 CVD酸化膜パターン
210、310、410、510、610、710 第1ウェル領域
212、312、412、512、612、712 第2ウェル領域
110、214、414 緩衝酸化膜
112、216、416 窒化膜
502、602、702 ゲート酸化膜
506、606、706 保護膜
514、614、714 ソース電極
516、616、716 ドレイン電極
Claims (13)
- 半導体基板の所定部位が酸化された第1絶縁膜パターン、及び少なくとも前記第1絶縁膜パターンの側部と接するように第2絶縁膜パターンを形成する段階と、
前記基板上に導電性物質を蒸着して、第1端部は前記第1絶縁膜パターン上に位置し、
第2端部は前記第2絶縁膜パターン上に位置するゲート電極を形成する段階と、
前記基板表面の所定部位に第1導電型のソース/ドレイン領域を形成する段階と、
を含み、
前記第1絶縁膜パターンは、前記ソース領域と前記ドレイン領域との間に形成されており、且つ前記ソース領域及び前記ドレイン領域のそれぞれと離隔しており、
前記第1絶縁膜パターンが熱酸化膜であり、
前記第2絶縁膜パターンがCVD酸化膜であり、
前記第1絶縁膜パターンの厚さが約6000Åないし約8000Åの範囲内であり、前記第2絶縁パターンの厚さが約8000Åないし約12000Åの範囲内であることを特徴とする高耐圧トランジスタの製造方法。 - 前記第2絶縁膜パターンは、前記第1絶縁膜パターンを完全に覆うように形成されることを特徴とする請求項1記載の高耐圧トランジスタの製造方法。
- 前記第1及び第2絶縁膜パターンを形成する段階は、
化学気相蒸着工程を用いてCVD酸化膜からなる第2絶縁膜パターンを形成する段階と、前記第2絶縁膜パターン上部に窒化膜パターンを形成する段階と、
前記第2絶縁膜パターンの間の露出された基板の所定部位を熱酸化させて熱酸化膜からなる第1絶縁膜パターンを形成する段階と、
前記窒化膜パターンを前記基板から除去する段階と、を含むことを特徴とする請求項1記載の高耐圧トランジスタの製造方法。 - 前記第1及び第2絶縁膜パターンを形成する段階は、
前記基板の所定部位を熱酸化させて熱酸化膜からなる第1絶縁膜を形成する段階と、
化学気相蒸着工程を用いて前記第1絶縁膜パターンを覆うCVD酸化膜からなる第2絶縁膜パターンを形成する段階と、
前記第2絶縁パターンの所定部位を前記基板から除去する段階と、を含むことを特徴と
する請求項1記載の高耐圧トランジスタの製造方法。 - 前記第1絶縁膜パターンを形成する段階は、
前記基板上に緩衝酸化膜及び窒化膜を順次に形成する段階と、
前記窒化膜を選択的にエッチングして前記緩衝酸化膜を部分的に露出させる段階と、
前記露出された緩衝酸化膜に熱酸化工程を実施して熱酸化物からなる第1絶縁膜パターンを成長させる段階と、
前記緩衝酸化膜及び前記窒化膜を前記基板から除去する段階と、を含むことを特徴とする請求項1記載の高耐圧トランジスタの製造方法。 - 前記熱酸化工程は、700℃ないし1400℃の温度下で実施されることを特徴とする
請求項5記載の高耐圧トランジスタの製造方法。 - 前記第2絶縁膜パターンを形成する段階は、
化学気相蒸着工程を用いて前記基板上にCVD酸化膜からなる絶縁膜を形成する段階と、
前記絶縁膜を選択的にエッチングして第2絶縁膜パターンを形成する段階と、を含むことを特徴とする請求項1記載の高耐圧トランジスタの製造方法。 - 前記絶縁膜は、湿式エッチング方法を用いて選択的にエッチングされることを特徴とす
る請求項7記載の高耐圧トランジスタの製造方法。 - 半導体基板の所定部位を酸化させて熱酸化膜パターンを形成する段階と、
少なくとも前記熱酸化膜パターンの側部と接するようにCVD酸化膜パターンを形成す
る段階と、
前記基板上に導電性物質を蒸着して、第1端部は下部に前記熱酸化膜パターンを含む前
記CVD酸化膜パターン上に位置し、第2端部は前記CVD酸化膜パターン上に位置するゲート電極を形成する段階と、
前記基板表面の所定部位に第1導電型のソース/ドレイン領域を形成する段階と、
を含み、
前記熱酸化膜パターンは、前記ソース領域と前記ドレイン領域との間に形成されており、前記ソース領域及び前記ドレイン領域のそれぞれと離隔しており、
前記熱酸化膜パターンの厚さが約6000Åないし約8000Åの範囲内であり、前記CVD酸化膜パターンの厚さが約8000Åないし約12000Åの範囲内であることを特徴とする高耐圧トランジスタの製造方法。 - 前記熱酸化膜パターンを形成する前に前記基板上部の所定部位に前記ソース/ドレイン領域のうち一つを含む第1導電型のウェル領域を形成する段階をさらに含み、
前記ウェル領域と、前記ウェル領域に含まれる前記ソース/ドレイン領域のうち一つとが、第1導電型であり、前記ウェル領域が該ウェル領域に含まれる前記ソース/ドレイン領域のうち一つより低い第1導電型不純物の濃度を有することを特徴とする請求項9記載の高耐圧トランジスタの製造方法。 - 前記ウェル領域は、前記CVD酸化膜パターンの所定部分とオーバーラップされるように形成されることを特徴とする請求項10記載の高耐圧トランジスタの製造方法。
- 前記ウェル領域は、前記熱酸化膜パターンの所定部分とオーバーラップされるように形
成されることを特徴とする請求項11記載の高耐圧トランジスタの製造方法。 - 半導体基板上部の所定部位に第1導電型の第1ウェル領域、及び前記第1ウェル領域に隣接した半導体基板上部の所定部位に第1導電型の第2ウェル領域を形成する段階と、
前記第1ウェル領域と第2ウェル領域との間の所定部分を含む半導体基板表面部位を酸
化させて熱酸化膜パターンを形成する段階と、
少なくとも前記熱酸化膜パターンの側部と接するようにCVD酸化膜パターンを形成す
る段階と、
前記基板上に導電性物質を蒸着して、第1端部は下部に前記熱酸化膜パターンを含む前
記CVD酸化膜パターン上に位置し、前記第1端部と対向する前記第2端部は前記CVD
酸化膜パターン上に位置するゲート電極を形成する段階と、
前記基板表面の所定部位に前記第1ウェル領域及び第2ウェル領域内にそれぞれ含まれる第1導電型のソース/ドレイン領域であって前記第1及び第2ウェル領域より高い第1導電型不純物の濃度を有するソース/ドレイン領域を形成する段階と、
を含み、
前記熱酸化膜パターンは、前記ソース領域と前記ドレイン領域との間に形成されており、前記ソース領域及び前記ドレイン領域のそれぞれと離隔しており、
前記熱酸化膜パターンの厚さが約6000Åないし約8000Åの範囲内であり、前記CVD酸化膜パターンの厚さが約8000Åないし約12000Åの範囲内であることを特徴とする高耐圧トランジスタの製造方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020040086262A KR100614806B1 (ko) | 2004-10-27 | 2004-10-27 | 고내압 트랜지스터 및 이의 제조 방법 |
KR10-2004-0086262 | 2004-10-27 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005298177A Division JP4988183B2 (ja) | 2004-10-27 | 2005-10-12 | 高耐圧トランジスタ |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2012119718A true JP2012119718A (ja) | 2012-06-21 |
JP5540026B2 JP5540026B2 (ja) | 2014-07-02 |
Family
ID=36205437
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005298177A Active JP4988183B2 (ja) | 2004-10-27 | 2005-10-12 | 高耐圧トランジスタ |
JP2012025206A Active JP5540026B2 (ja) | 2004-10-27 | 2012-02-08 | 高耐圧トランジスタ及びその製造方法 |
Family Applications Before (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005298177A Active JP4988183B2 (ja) | 2004-10-27 | 2005-10-12 | 高耐圧トランジスタ |
Country Status (4)
Country | Link |
---|---|
US (1) | US7446387B2 (ja) |
JP (2) | JP4988183B2 (ja) |
KR (1) | KR100614806B1 (ja) |
CN (1) | CN100495728C (ja) |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7473625B2 (en) * | 2004-07-22 | 2009-01-06 | Macronix International Co., Ltd. | LDMOS device and method of fabrication |
JP5058529B2 (ja) * | 2006-08-18 | 2012-10-24 | ラピスセミコンダクタ株式会社 | 高耐圧電界効果トランジスタの製造方法 |
KR100836766B1 (ko) * | 2007-01-22 | 2008-06-10 | 삼성전자주식회사 | 고전압 반도체 소자의 제조방법 및 이를 이용한 고전압반도체 소자 |
JP5298432B2 (ja) * | 2007-01-31 | 2013-09-25 | 富士電機株式会社 | 半導体装置およびその製造方法 |
KR100840787B1 (ko) * | 2007-02-23 | 2008-06-23 | 삼성전자주식회사 | 반도체 장치 및 반도체 장치의 제조 방법 |
US20100270614A1 (en) * | 2009-04-22 | 2010-10-28 | Stmicroelectronics S.R.L. | Process for manufacturing devices for power applications in integrated circuits |
EP2306508B1 (en) | 2009-09-29 | 2012-11-28 | STMicroelectronics Srl | Integrated device with raised LOCOS insulation regions and process for manufacturing such device |
EP2306509A1 (en) * | 2009-09-29 | 2011-04-06 | STMicroelectronics Srl | Process for manufacturing an integrated device with "damascene" field insulation, and integrated device made by such process |
KR101710599B1 (ko) * | 2011-01-12 | 2017-02-27 | 삼성전자 주식회사 | 반도체 장치 및 그 제조 방법 |
CN105786052B (zh) | 2014-12-16 | 2020-09-08 | 艺康美国股份有限公司 | 一种用于pH调节的在线控制和反应方法 |
KR102490091B1 (ko) | 2016-07-08 | 2023-01-18 | 삼성전자주식회사 | 반도체 소자 |
KR102399472B1 (ko) | 2022-03-07 | 2022-05-18 | 단암시스템즈 주식회사 | On 저항이 일정한 스위칭 회로 및 이를 포함하는 매트릭스 스위치 |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63196074A (ja) * | 1987-02-10 | 1988-08-15 | Mitsubishi Electric Corp | 入力保護回路 |
JPH04139759A (ja) * | 1990-09-29 | 1992-05-13 | Nec Corp | Mos型半導体装置の製造方法 |
JPH10256534A (ja) * | 1997-03-11 | 1998-09-25 | Rohm Co Ltd | Dmos構造を有する半導体装置およびその製造方法 |
JPH11330459A (ja) * | 1998-05-08 | 1999-11-30 | Kobe Steel Ltd | Mos型トランジスタ及びその製造方法 |
JP2000124458A (ja) * | 1998-10-15 | 2000-04-28 | Sony Corp | 半導体装置の製造方法 |
JP2002176173A (ja) * | 2000-12-07 | 2002-06-21 | Sanyo Electric Co Ltd | 半導体装置とその製造方法 |
JP2002217406A (ja) * | 2001-01-16 | 2002-08-02 | Sanyo Electric Co Ltd | 半導体装置とその製造方法 |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5512495A (en) | 1994-04-08 | 1996-04-30 | Texas Instruments Incorporated | Method of manufacturing extended drain resurf lateral DMOS devices |
JP3111947B2 (ja) | 1997-10-28 | 2000-11-27 | 日本電気株式会社 | 半導体装置、その製造方法 |
KR100289056B1 (ko) * | 1997-12-19 | 2001-10-24 | 정선종 | 절연막경사식각을이용한전력소자제조방법 |
TW408472B (en) * | 1999-05-06 | 2000-10-11 | United Microelectronics Corp | The manufacture method for increasing CMOS breakdown voltage |
US6265752B1 (en) * | 1999-05-25 | 2001-07-24 | Taiwan Semiconductor Manufacturing, Co., Inc. | Method of forming a HVNMOS with an N+ buried layer combined with N well and a structure of the same |
TW463269B (en) * | 2000-09-20 | 2001-11-11 | Taiwan Semiconductor Mfg | Method for manufacturing LDMOS device having high breakdown voltage |
US6468870B1 (en) * | 2000-12-26 | 2002-10-22 | Taiwan Semiconductor Manufacturing Company | Method of fabricating a LDMOS transistor |
JP2002314065A (ja) * | 2001-04-13 | 2002-10-25 | Sanyo Electric Co Ltd | Mos半導体装置およびその製造方法 |
US6475870B1 (en) * | 2001-07-23 | 2002-11-05 | Taiwan Semiconductor Manufacturing Company | P-type LDMOS device with buried layer to solve punch-through problems and process for its manufacture |
JP4804666B2 (ja) * | 2001-08-10 | 2011-11-02 | オンセミコンダクター・トレーディング・リミテッド | 半導体装置の製造方法 |
US6861341B2 (en) * | 2002-02-22 | 2005-03-01 | Xerox Corporation | Systems and methods for integration of heterogeneous circuit devices |
-
2004
- 2004-10-27 KR KR1020040086262A patent/KR100614806B1/ko active IP Right Grant
-
2005
- 2005-10-12 JP JP2005298177A patent/JP4988183B2/ja active Active
- 2005-10-25 US US11/257,914 patent/US7446387B2/en active Active
- 2005-10-27 CN CNB2005101191774A patent/CN100495728C/zh active Active
-
2012
- 2012-02-08 JP JP2012025206A patent/JP5540026B2/ja active Active
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63196074A (ja) * | 1987-02-10 | 1988-08-15 | Mitsubishi Electric Corp | 入力保護回路 |
JPH04139759A (ja) * | 1990-09-29 | 1992-05-13 | Nec Corp | Mos型半導体装置の製造方法 |
JPH10256534A (ja) * | 1997-03-11 | 1998-09-25 | Rohm Co Ltd | Dmos構造を有する半導体装置およびその製造方法 |
JPH11330459A (ja) * | 1998-05-08 | 1999-11-30 | Kobe Steel Ltd | Mos型トランジスタ及びその製造方法 |
JP2000124458A (ja) * | 1998-10-15 | 2000-04-28 | Sony Corp | 半導体装置の製造方法 |
JP2002176173A (ja) * | 2000-12-07 | 2002-06-21 | Sanyo Electric Co Ltd | 半導体装置とその製造方法 |
JP2002217406A (ja) * | 2001-01-16 | 2002-08-02 | Sanyo Electric Co Ltd | 半導体装置とその製造方法 |
Also Published As
Publication number | Publication date |
---|---|
JP4988183B2 (ja) | 2012-08-01 |
US20060086992A1 (en) | 2006-04-27 |
KR100614806B1 (ko) | 2006-08-22 |
US7446387B2 (en) | 2008-11-04 |
CN1828936A (zh) | 2006-09-06 |
JP2006128668A (ja) | 2006-05-18 |
KR20060037107A (ko) | 2006-05-03 |
CN100495728C (zh) | 2009-06-03 |
JP5540026B2 (ja) | 2014-07-02 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5540026B2 (ja) | 高耐圧トランジスタ及びその製造方法 | |
US6277675B1 (en) | Method of fabricating high voltage MOS device | |
EP1905098B1 (en) | Ldmos transistor | |
JP5102411B2 (ja) | 半導体装置およびその製造方法 | |
US9054075B2 (en) | Strip-shaped gate tunneling field effect transistor with double-diffusion and a preparation method thereof | |
JP2011129547A (ja) | 半導体装置およびその製造方法 | |
JP5502204B2 (ja) | 誘電体チャネル空乏層を有するトランジスタ及び関連する製造方法 | |
JPS6243549B2 (ja) | ||
TWI455318B (zh) | 高壓半導體裝置及其製造方法 | |
KR100525615B1 (ko) | 고내압 전계효과 트랜지스터 및 이를 형성하는 방법 | |
JPH11111972A (ja) | 半導体デバイス及びその製造方法 | |
JP6651957B2 (ja) | 半導体装置およびその製造方法 | |
JPS61137368A (ja) | 半導体装置 | |
US20170263770A1 (en) | Semiconductor device and manufacturing method of the same | |
TW201545214A (zh) | 半導體元件及其製造方法 | |
JP7204547B2 (ja) | 半導体装置 | |
JP2008085082A (ja) | パワーmosfet及び同パワーmosfetを有する半導体装置及び同パワーmosfetの製造方法 | |
JP7216629B2 (ja) | 半導体装置 | |
KR20110078978A (ko) | 반도체 소자 및 그 제조 방법 | |
CN107180856B (zh) | 一种pmos器件结构 | |
JP6969543B2 (ja) | 半導体装置、cmos回路及び電子機器 | |
TWI566398B (zh) | 半導體裝置 | |
JP2006120801A (ja) | 半導体装置及びその製造方法 | |
JPH04180236A (ja) | Soi型半導体装置とその製造方法 | |
TW202137334A (zh) | 具有橫向絕緣閘極雙極性電晶體之功率元件及其製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130108 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130725 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130813 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20131113 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20131203 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20140303 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140306 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20140306 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140408 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5540026 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140501 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |