JP4804666B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP4804666B2 JP4804666B2 JP2001243725A JP2001243725A JP4804666B2 JP 4804666 B2 JP4804666 B2 JP 4804666B2 JP 2001243725 A JP2001243725 A JP 2001243725A JP 2001243725 A JP2001243725 A JP 2001243725A JP 4804666 B2 JP4804666 B2 JP 4804666B2
- Authority
- JP
- Japan
- Prior art keywords
- gate insulating
- insulating film
- ion implantation
- film
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 31
- 238000004519 manufacturing process Methods 0.000 title claims description 16
- 238000005468 ion implantation Methods 0.000 claims description 24
- 230000003647 oxidation Effects 0.000 claims description 6
- 238000007254 oxidation reaction Methods 0.000 claims description 6
- 238000000034 method Methods 0.000 description 17
- 239000010410 layer Substances 0.000 description 13
- 230000015556 catabolic process Effects 0.000 description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 9
- 229920005591 polysilicon Polymers 0.000 description 9
- 239000000758 substrate Substances 0.000 description 9
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- 238000002513 implantation Methods 0.000 description 6
- 239000012535 impurity Substances 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 4
- -1 boron ion Chemical class 0.000 description 4
- 230000005684 electric field Effects 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 3
- 229910021342 tungsten silicide Inorganic materials 0.000 description 3
- 230000001133 acceleration Effects 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 239000012299 nitrogen atmosphere Substances 0.000 description 2
- 229910018125 Al-Si Inorganic materials 0.000 description 1
- 229910018520 Al—Si Inorganic materials 0.000 description 1
- 229910018594 Si-Cu Inorganic materials 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910008465 Si—Cu Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66537—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a self aligned punch through stopper or threshold implant under the gate region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
- H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置とその製造方法に関するものであり、更に詳しく言えば、ＬＣＤドライバやＥＬドライバ等に用いられるレベルシフタ用の高耐圧ＭＯＳトランジスタのトランジスタ能力向上を図る技術に関する。
【０００２】
【従来の技術】
以下で、従来例に係わる半導体装置について図９に示すＬＯＣＯＳオフセット型高耐圧ＭＯＳトランジスタの断面図を参照しながら説明する。
【０００３】
図９において、一導電型の半導体層（例えばＰ型の半導体基板やＰ型の半導体層で、本実施形態ではＰ型ウエル領域５１）上に第１，第２のゲート絶縁膜５２Ａ，５２Ｂを介してゲート電極５３が形成されている。そして、前記ゲート電極５３の一端に隣接するようにＮ＋型ソース領域５４が形成されており、チャネル領域５５を介して前記ソース領域５４と対向してＮ−型ドレイン領域５６が形成され、更にゲート電極５３の他端から離間され、かつＮ−型ドレイン領域５６に含まれるようにＮ＋型ドレイン領域５７が形成されている。尚、５８は素子分離膜である。
【０００４】
【発明が解決しようとする課題】
上記高耐圧ＭＯＳトランジスタは、通常耐圧（例えば、１０Ｖ程度）のＭＯＳトランジスタに比して厚いゲート絶縁膜（第１のゲート絶縁膜５２Ａ）を形成している。即ち、例えば通常耐圧のＭＯＳトランジスタのゲート絶縁膜が１５ｎｍとすれば、高耐圧ＭＯＳトランジスタのゲート絶縁膜を１２０ｎｍとしていた。
【０００５】
また、Ｎ−型ドレイン領域５６に、ＬＯＣＯＳ絶縁膜（第２のゲート絶縁膜５２Ｂ）を形成することで、この領域での電界集中の発生を緩和し、耐圧を向上させていた。
【０００６】
ここで、ゲート絶縁膜の膜厚が厚くなると弱反転リークが大きくなり、このリーク電流の発生を抑えるために、チャネル領域に対してしきい値電圧調整用のイオン注入層を形成し、しきい値電圧を高くする必要があった。
【０００７】
そのため、しきい値電圧が高くなることで、トランジスタの駆動能力が低下してしまうという問題があった。
【０００８】
従って、本発明ではトランジスタの駆動能力向上を可能とする半導体装置とその製造方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】
本発明の半導体装置の製造方法は、半導体層に低濃度のドレイン領域を形成する工程と、前記低濃度のドレイン領域内に第１のゲート絶縁膜を形成する工程と、
前記第１のゲート絶縁膜に連なるように、当該第１のゲート絶縁膜の膜厚より
も膜厚が薄い第２のゲート絶縁膜を形成する工程と、前記第２のゲート絶縁膜に連なるように、当該第２のゲート絶縁膜の膜厚よりも膜厚が薄い第３のゲート絶縁膜を形成する工程と、前記第２、第３のゲート絶縁膜の下部全体に、前記第２、第３のゲート絶縁膜を通して、しきい値電圧調整用のイオン注入を行うことにより、前記第２のゲート絶縁膜の下部にしきい値電圧調整用の第１イオン注入層を形成すると同時に、前記第３のゲート絶縁膜の下部に前記第１イオン注入層よりも高濃度のしきい値電圧調整用の第２イオン注入層を形成する工程と、前記しきい値電圧調整用のイオン注入を行ったのち、前記第１、第２及び第３のゲート絶縁膜上に跨るようにゲート電極を形成する工程と、前記ゲート電極と第１のゲート絶縁膜をマスクにして前記半導体層に高濃度のソース・ドレイン領域を形成する工程と、を具備し、前記しきい値電圧調整用のイオン注入では、前記第２、第３のゲート絶縁膜の膜厚差により、前記第２のゲート絶縁膜の下部に注入されるイオン注入量が前記第３のゲート絶縁膜の下部に注入されるイオン注入量よりも少なくなっていることを特徴とする。
【００１３】
そして、前記半導体装置が、前記第１のゲート絶縁膜を選択酸化により形成するＬＯＣＯＳオフセット型構造のレベルシフタ用のＭＯＳトランジスタであることを特徴とする。
【００１７】
【発明の実施形態】
以下、本発明の半導体装置とその製造方法の一実施形態について図面を参照しながら説明する。尚、本実施形態の説明では、例えばレベルシフタ用のＮチャネル型ＭＯＳトランジスタに本発明を適用した一例を紹介する。
【００１８】
本発明の特徴は、図８に示すようにドレイン耐圧のみ必要とされる高耐圧ＭＯＳトランジスタにおいて、ソース側のゲート絶縁膜を膜厚の薄いゲート絶縁膜１２で構成し、ドレイン側のゲート絶縁膜を膜厚の厚いゲート絶縁膜１０Ａで構成することで、当該膜厚の厚いゲート絶縁膜１０Ａの領域でドレイン耐圧を確保すると共に、前記膜厚の薄いゲート絶縁膜１２の領域でしきい値電圧を低くコントロールするようにしたことである。
【００１９】
更に、ゲート絶縁膜の膜厚をＬＯＣＯＳオフセット構造を構成するＬＯＣＯＳ絶縁膜８Ｂをも含めた３段構造とすることで、従来構造に比して電界集中をより緩和させるようにしたことである。
【００２０】
以下、上記半導体装置の製造方法について説明する。
【００２１】
先ず、図１において、１は一導電型、例えばＰ型の半導体（Ｓｉ）基板で、当該基板内に当該基板内にＰ型ウエル領域２が形成されている。尚、前記Ｐ型ウエル領域２を形成する工程は、Ｐ型不純物、例えばボロンイオンを加速電圧８０ＫｅＶ、注入量１×１０13／ｃｍ2の注入条件でイオン注入し、この不純物を拡散（およそ１２００℃のＮ２雰囲気中で、８時間）処理することで、Ｐ型ウエル領域５を形成している。
【００２２】
続いて、図２において、基板全面におよそ１５ｎｍの膜厚の絶縁膜３とおよそ５０ｎｍの膜厚のポリシリコン膜４を形成した後に、当該ポリシリコン膜４上に形成したフォトレジスト膜５をマスクにして、Ｎ型不純物、例えばリンイオンを加速電圧１４０ＫｅＶで、注入量７×１０12／ｃｍ2の注入条件でイオン注入する。これにより、レベルシフタ用のＮチャネル型ＭＯＳトランジスタのドレイン形成領域にイオン注入層６を形成する。尚、前記絶縁膜３及びポリシリコン膜４は、後述するＬＯＣＯＳ絶縁膜形成用の、いわゆるパッド酸化膜及びパッドポリシリコン膜である。
【００２３】
次に、図３において、前記ポリシリコン膜４上に形成したシリコン窒化膜７をマスクに基板上を選択酸化して、ＬＯＣＯＳ絶縁膜から成る素子分離膜８Ａ及びＬＯＣＯＳ絶縁膜から成る第１のゲート絶縁膜８Ｂを形成する。この選択酸化により、前記イオン注入層６が拡散されて低濃度のドレイン領域（Ｎ−層）９が形成される。尚、本工程では、パッドポリシリコン膜を用いず、パッド酸化膜のみを介してＬＯＣＯＳ絶縁膜を形成するものであっても良い。
【００２４】
続いて、図４において、基板全面をおよそ８７５℃でパイロ酸化して、およそ１２０ｎｍの膜厚の厚いゲート絶縁膜１０（第２のゲート絶縁膜の一部）を形成する。
【００２５】
更に、図５において、前記第１のゲート絶縁膜８Ｂ及び厚いゲート絶縁膜１０の一部上にフォトレジスト膜１１を形成し、当該フォトレジスト膜１１で覆われていない領域の絶縁膜１０を除去して、前記第１のゲート絶縁膜８Ｂに連なるように厚いゲート絶縁膜１０Ａを残膜させる。
【００２６】
また、図６において、前記フォトレジスト膜１１を除去した後に、基板全面をおよそ８５０℃でパイロ酸化し、更に９００℃の窒素雰囲気中で１０分間の熱処理を加えることで、前記厚いゲート絶縁膜１０Ａに連なるようにおよそ１５ｎｍの膜厚の薄いゲート絶縁膜１２（第２のゲート絶縁膜の一部）を形成する。尚、本工程により、前記ゲート絶縁膜１０Ａの下部の基板表層が酸化されて当該ゲート絶縁膜１０Ａの膜厚も多少増加する。
【００２７】
そして、フォトレジスト膜（図示省略）をマスクにゲート電極形成領域（薄いゲート絶縁膜１２）の下部にしきい値電圧調整用のＰ型不純物、例えばボロンイオンを加速電圧３５ＫｅＶで、注入量１×１０12／ｃｍ2の注入条件でイオン注入する。
【００２８】
このように本発明では、薄いゲート絶縁膜１２の下部にのみしきい値電圧調整用のイオン注入を行い、厚いゲート絶縁膜１０Ａの下部にはしきい値電圧調整用のイオン注入を行わないため、厚いゲート絶縁膜下部のＰ型ウエル領域２の不純物濃度は、薄い濃度のままとなり、従来構造に比してドレイン耐圧が向上する。
【００２９】
尚、しきい値電圧調整用のイオン注入工程において、前記ゲート絶縁膜１０Ａ，１２との膜厚差を利用することで、フォトレジスト膜を用いないセルフアライン法によりしきい値電圧調整用のイオン注入を行うようにしても良い。更には、ゲート絶縁膜１０Ａ，１２の下部全体にしきい値電圧調整用のイオン注入を行うようにしても良く、この場合には、前記ゲート絶縁膜１０Ａ，１２の膜厚の差からイオン注入される不純物の濃度プロファイルが異なり、その結果、膜厚の厚いゲート絶縁膜１０Ａの領域ではドレイン耐圧を確保することができると共に、膜厚の薄いゲート絶縁膜１２の領域ではしきい値電圧を低くコントロールすることができる。
【００３０】
続いて、図７において、基板全面にリンドープ処理されたおよそ１００ｎｍの膜厚のポリシリコン膜を形成し、その上におよそ１５０ｎｍの膜厚のシリサイド膜（本実施形態では、タングステンシリサイド（ＷＳｉｘ）膜）を形成した後に、フォトレジスト膜（図示省略）をマスクに当該タングステンシリサイド膜及びポリシリコン膜をパターニングしてポリシリコン膜１３の上にタングステンシリサイド膜１４が積層されたゲート電極１５を形成する。
【００３１】
次に、図８において、前記素子分離膜８Ａ、ゲート絶縁膜８Ｂ及びゲート電極１５をマスクにしてＮ型不純物、例えばヒ素イオンを加速電圧７０ＫｅＶで、注入量５×１０15／ｃｍ2の注入条件でイオン注入することで、前記ゲート電極１５の一端部に隣接するように高濃度のソース領域（Ｎ＋層）１６を形成し、前記ゲート絶縁膜８Ｂを介して前記ゲート電極１５から離間した領域に高濃度のドレイン領域（Ｎ＋層）１６を形成する。
【００３２】
更に、全面に層間絶縁膜（本実施形態では、ＮＳＧ膜とＢＰＳＧ膜との積層膜）１７を形成し、当該層間絶縁膜１７に形成したコンタクト孔を介してソース・ドレイン領域１６にコンタクトする金属配線（例えば、Ａｌ膜、Ａｌ−Ｓｉ膜、Ａｌ−Ｓｉ−Ｃｕ膜等）１８を形成する。
【００３３】
そして、図示した説明は省略するが、全面にパッシベーション膜を形成して本発明の半導体装置が完成する。
【００３４】
以上説明したように本発明では、ＬＯＣＯＳオフセット型構造のレベルシフタ用のＮチャネル型ＭＯＳトランジスタにおいて、熱酸化法により形成した厚いゲート絶縁膜の内、ソース側のゲート絶縁膜を選択的にエッチングした後に、その領域に薄いゲート絶縁膜を形成することで、当該膜厚の厚いゲート絶縁膜の領域でドレイン耐圧を確保することができ、しかも、前記膜厚の薄いゲート絶縁膜の領域でしきい値電圧を低くコントロールすることができる。
【００３５】
また、前記ゲート絶縁膜の膜厚を、膜厚の厚いゲート絶縁膜１０Ａ、膜厚の薄いゲート絶縁膜１２、そしてＬＯＣＯＳオフセット構造を構成するＬＯＣＯＳ絶縁膜８Ｂを含めた３段構造とすることで、従来のＬＯＣＯＳオフセット構造の半導体装置に比して電界集中をより緩和させることができる。
【００３６】
尚、本実施形態では、前述したようにＬＯＣＯＳ絶縁膜から成る第１のゲート絶縁膜８Ｂを形成し、第１のゲート絶縁膜８Ｂに連なるように厚いゲート絶縁膜１０Ａ（第２のゲート絶縁膜の一部）を形成し、当該厚いゲート絶縁膜１０Ａの一部を除去した後に、当該厚いゲート絶縁膜１０Ａに連なるように薄いゲート絶縁膜１２（第２のゲート絶縁膜の一部）を形成しているが、各絶縁膜８Ｂ，１０Ａ，１２の形成順序はこれに限定されるものではなく、各種変更可能なものである。
【００３７】
即ち、前記第１のゲート絶縁膜と前記第２のゲート絶縁膜の形成順序が逆のもの、または前記第２のゲート絶縁膜を構成する２種類の絶縁膜１０Ａ，１２の形成順序が逆のもの、あるいは前記第２のゲート絶縁膜を構成する２種類の絶縁膜の形成工程間に前記第１のゲート絶縁膜８Ｂの形成工程が介在するもの等である。
【００３８】
また、本実施形態では、Ｎチャネル型ＭＯＳトランジスタから成るレベルシフタに本発明を適用した一例を紹介したが、Ｐチャネル型ＭＯＳトランジスタから成るレベルシフタに本発明を適用するものであっても良い。
【００３９】
更に、本実施形態では、本発明をレベルシフタ用のＮチャネル型ＭＯＳトランジスタに適用した一例を紹介しているが、本発明はこれに限定されるものではなく、ドレイン耐圧のみ必要とする高耐圧ＭＯＳトランジスタにおいても適用可能なものである。
【００４０】
更に言えば、本発明が適用される半導体装置は、ＬＯＣＯＳオフセット型に限定されるものではなく、熱酸化法により形成されるゲート絶縁膜に膜厚の厚い領域と膜厚の薄い領域とを持つように構成することで、膜厚差を利用してドレイン耐圧を確保すると共に、トランジスタの駆動能力向上を図るものであっても良い。
【００４１】
【発明の効果】
本発明によれば、ゲート絶縁膜を２種類以上の膜厚を有するように構成したことで、従来構成に比して電界集中を緩和することができる。
【００４２】
また、熱酸化法により形成されるゲート絶縁膜を膜厚の厚い領域と膜厚の薄い領域とを持つように構成することで、当該膜厚の厚い領域でドレイン耐圧を確保すると共に、膜厚の薄い領域でしきい値電圧を低くコントロールすることが可能になる。従って、トランジスタの駆動能力を向上させることができる。
【図面の簡単な説明】
【図１】本発明の一実施形態の半導体装置の製造方法を示す断面図である。
【図２】本発明の一実施形態の半導体装置の製造方法を示す断面図である。
【図３】本発明の一実施形態の半導体装置の製造方法を示す断面図である。
【図４】本発明の一実施形態の半導体装置の製造方法を示す断面図である。
【図５】本発明の一実施形態の半導体装置の製造方法を示す断面図である。
【図６】本発明の一実施形態の半導体装置の製造方法を示す断面図である。
【図７】本発明の一実施形態の半導体装置の製造方法を示す断面図である。
【図８】本発明の一実施形態の半導体装置の製造方法を示す断面図である。
【図９】従来の半導体装置を示す断面図である。
【発明の属する技術分野】
本発明は、半導体装置とその製造方法に関するものであり、更に詳しく言えば、ＬＣＤドライバやＥＬドライバ等に用いられるレベルシフタ用の高耐圧ＭＯＳトランジスタのトランジスタ能力向上を図る技術に関する。
【０００２】
【従来の技術】
以下で、従来例に係わる半導体装置について図９に示すＬＯＣＯＳオフセット型高耐圧ＭＯＳトランジスタの断面図を参照しながら説明する。
【０００３】
図９において、一導電型の半導体層（例えばＰ型の半導体基板やＰ型の半導体層で、本実施形態ではＰ型ウエル領域５１）上に第１，第２のゲート絶縁膜５２Ａ，５２Ｂを介してゲート電極５３が形成されている。そして、前記ゲート電極５３の一端に隣接するようにＮ＋型ソース領域５４が形成されており、チャネル領域５５を介して前記ソース領域５４と対向してＮ−型ドレイン領域５６が形成され、更にゲート電極５３の他端から離間され、かつＮ−型ドレイン領域５６に含まれるようにＮ＋型ドレイン領域５７が形成されている。尚、５８は素子分離膜である。
【０００４】
【発明が解決しようとする課題】
上記高耐圧ＭＯＳトランジスタは、通常耐圧（例えば、１０Ｖ程度）のＭＯＳトランジスタに比して厚いゲート絶縁膜（第１のゲート絶縁膜５２Ａ）を形成している。即ち、例えば通常耐圧のＭＯＳトランジスタのゲート絶縁膜が１５ｎｍとすれば、高耐圧ＭＯＳトランジスタのゲート絶縁膜を１２０ｎｍとしていた。
【０００５】
また、Ｎ−型ドレイン領域５６に、ＬＯＣＯＳ絶縁膜（第２のゲート絶縁膜５２Ｂ）を形成することで、この領域での電界集中の発生を緩和し、耐圧を向上させていた。
【０００６】
ここで、ゲート絶縁膜の膜厚が厚くなると弱反転リークが大きくなり、このリーク電流の発生を抑えるために、チャネル領域に対してしきい値電圧調整用のイオン注入層を形成し、しきい値電圧を高くする必要があった。
【０００７】
そのため、しきい値電圧が高くなることで、トランジスタの駆動能力が低下してしまうという問題があった。
【０００８】
従って、本発明ではトランジスタの駆動能力向上を可能とする半導体装置とその製造方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】
本発明の半導体装置の製造方法は、半導体層に低濃度のドレイン領域を形成する工程と、前記低濃度のドレイン領域内に第１のゲート絶縁膜を形成する工程と、
前記第１のゲート絶縁膜に連なるように、当該第１のゲート絶縁膜の膜厚より
も膜厚が薄い第２のゲート絶縁膜を形成する工程と、前記第２のゲート絶縁膜に連なるように、当該第２のゲート絶縁膜の膜厚よりも膜厚が薄い第３のゲート絶縁膜を形成する工程と、前記第２、第３のゲート絶縁膜の下部全体に、前記第２、第３のゲート絶縁膜を通して、しきい値電圧調整用のイオン注入を行うことにより、前記第２のゲート絶縁膜の下部にしきい値電圧調整用の第１イオン注入層を形成すると同時に、前記第３のゲート絶縁膜の下部に前記第１イオン注入層よりも高濃度のしきい値電圧調整用の第２イオン注入層を形成する工程と、前記しきい値電圧調整用のイオン注入を行ったのち、前記第１、第２及び第３のゲート絶縁膜上に跨るようにゲート電極を形成する工程と、前記ゲート電極と第１のゲート絶縁膜をマスクにして前記半導体層に高濃度のソース・ドレイン領域を形成する工程と、を具備し、前記しきい値電圧調整用のイオン注入では、前記第２、第３のゲート絶縁膜の膜厚差により、前記第２のゲート絶縁膜の下部に注入されるイオン注入量が前記第３のゲート絶縁膜の下部に注入されるイオン注入量よりも少なくなっていることを特徴とする。
【００１３】
そして、前記半導体装置が、前記第１のゲート絶縁膜を選択酸化により形成するＬＯＣＯＳオフセット型構造のレベルシフタ用のＭＯＳトランジスタであることを特徴とする。
【００１７】
【発明の実施形態】
以下、本発明の半導体装置とその製造方法の一実施形態について図面を参照しながら説明する。尚、本実施形態の説明では、例えばレベルシフタ用のＮチャネル型ＭＯＳトランジスタに本発明を適用した一例を紹介する。
【００１８】
本発明の特徴は、図８に示すようにドレイン耐圧のみ必要とされる高耐圧ＭＯＳトランジスタにおいて、ソース側のゲート絶縁膜を膜厚の薄いゲート絶縁膜１２で構成し、ドレイン側のゲート絶縁膜を膜厚の厚いゲート絶縁膜１０Ａで構成することで、当該膜厚の厚いゲート絶縁膜１０Ａの領域でドレイン耐圧を確保すると共に、前記膜厚の薄いゲート絶縁膜１２の領域でしきい値電圧を低くコントロールするようにしたことである。
【００１９】
更に、ゲート絶縁膜の膜厚をＬＯＣＯＳオフセット構造を構成するＬＯＣＯＳ絶縁膜８Ｂをも含めた３段構造とすることで、従来構造に比して電界集中をより緩和させるようにしたことである。
【００２０】
以下、上記半導体装置の製造方法について説明する。
【００２１】
先ず、図１において、１は一導電型、例えばＰ型の半導体（Ｓｉ）基板で、当該基板内に当該基板内にＰ型ウエル領域２が形成されている。尚、前記Ｐ型ウエル領域２を形成する工程は、Ｐ型不純物、例えばボロンイオンを加速電圧８０ＫｅＶ、注入量１×１０13／ｃｍ2の注入条件でイオン注入し、この不純物を拡散（およそ１２００℃のＮ２雰囲気中で、８時間）処理することで、Ｐ型ウエル領域５を形成している。
【００２２】
続いて、図２において、基板全面におよそ１５ｎｍの膜厚の絶縁膜３とおよそ５０ｎｍの膜厚のポリシリコン膜４を形成した後に、当該ポリシリコン膜４上に形成したフォトレジスト膜５をマスクにして、Ｎ型不純物、例えばリンイオンを加速電圧１４０ＫｅＶで、注入量７×１０12／ｃｍ2の注入条件でイオン注入する。これにより、レベルシフタ用のＮチャネル型ＭＯＳトランジスタのドレイン形成領域にイオン注入層６を形成する。尚、前記絶縁膜３及びポリシリコン膜４は、後述するＬＯＣＯＳ絶縁膜形成用の、いわゆるパッド酸化膜及びパッドポリシリコン膜である。
【００２３】
次に、図３において、前記ポリシリコン膜４上に形成したシリコン窒化膜７をマスクに基板上を選択酸化して、ＬＯＣＯＳ絶縁膜から成る素子分離膜８Ａ及びＬＯＣＯＳ絶縁膜から成る第１のゲート絶縁膜８Ｂを形成する。この選択酸化により、前記イオン注入層６が拡散されて低濃度のドレイン領域（Ｎ−層）９が形成される。尚、本工程では、パッドポリシリコン膜を用いず、パッド酸化膜のみを介してＬＯＣＯＳ絶縁膜を形成するものであっても良い。
【００２４】
続いて、図４において、基板全面をおよそ８７５℃でパイロ酸化して、およそ１２０ｎｍの膜厚の厚いゲート絶縁膜１０（第２のゲート絶縁膜の一部）を形成する。
【００２５】
更に、図５において、前記第１のゲート絶縁膜８Ｂ及び厚いゲート絶縁膜１０の一部上にフォトレジスト膜１１を形成し、当該フォトレジスト膜１１で覆われていない領域の絶縁膜１０を除去して、前記第１のゲート絶縁膜８Ｂに連なるように厚いゲート絶縁膜１０Ａを残膜させる。
【００２６】
また、図６において、前記フォトレジスト膜１１を除去した後に、基板全面をおよそ８５０℃でパイロ酸化し、更に９００℃の窒素雰囲気中で１０分間の熱処理を加えることで、前記厚いゲート絶縁膜１０Ａに連なるようにおよそ１５ｎｍの膜厚の薄いゲート絶縁膜１２（第２のゲート絶縁膜の一部）を形成する。尚、本工程により、前記ゲート絶縁膜１０Ａの下部の基板表層が酸化されて当該ゲート絶縁膜１０Ａの膜厚も多少増加する。
【００２７】
そして、フォトレジスト膜（図示省略）をマスクにゲート電極形成領域（薄いゲート絶縁膜１２）の下部にしきい値電圧調整用のＰ型不純物、例えばボロンイオンを加速電圧３５ＫｅＶで、注入量１×１０12／ｃｍ2の注入条件でイオン注入する。
【００２８】
このように本発明では、薄いゲート絶縁膜１２の下部にのみしきい値電圧調整用のイオン注入を行い、厚いゲート絶縁膜１０Ａの下部にはしきい値電圧調整用のイオン注入を行わないため、厚いゲート絶縁膜下部のＰ型ウエル領域２の不純物濃度は、薄い濃度のままとなり、従来構造に比してドレイン耐圧が向上する。
【００２９】
尚、しきい値電圧調整用のイオン注入工程において、前記ゲート絶縁膜１０Ａ，１２との膜厚差を利用することで、フォトレジスト膜を用いないセルフアライン法によりしきい値電圧調整用のイオン注入を行うようにしても良い。更には、ゲート絶縁膜１０Ａ，１２の下部全体にしきい値電圧調整用のイオン注入を行うようにしても良く、この場合には、前記ゲート絶縁膜１０Ａ，１２の膜厚の差からイオン注入される不純物の濃度プロファイルが異なり、その結果、膜厚の厚いゲート絶縁膜１０Ａの領域ではドレイン耐圧を確保することができると共に、膜厚の薄いゲート絶縁膜１２の領域ではしきい値電圧を低くコントロールすることができる。
【００３０】
続いて、図７において、基板全面にリンドープ処理されたおよそ１００ｎｍの膜厚のポリシリコン膜を形成し、その上におよそ１５０ｎｍの膜厚のシリサイド膜（本実施形態では、タングステンシリサイド（ＷＳｉｘ）膜）を形成した後に、フォトレジスト膜（図示省略）をマスクに当該タングステンシリサイド膜及びポリシリコン膜をパターニングしてポリシリコン膜１３の上にタングステンシリサイド膜１４が積層されたゲート電極１５を形成する。
【００３１】
次に、図８において、前記素子分離膜８Ａ、ゲート絶縁膜８Ｂ及びゲート電極１５をマスクにしてＮ型不純物、例えばヒ素イオンを加速電圧７０ＫｅＶで、注入量５×１０15／ｃｍ2の注入条件でイオン注入することで、前記ゲート電極１５の一端部に隣接するように高濃度のソース領域（Ｎ＋層）１６を形成し、前記ゲート絶縁膜８Ｂを介して前記ゲート電極１５から離間した領域に高濃度のドレイン領域（Ｎ＋層）１６を形成する。
【００３２】
更に、全面に層間絶縁膜（本実施形態では、ＮＳＧ膜とＢＰＳＧ膜との積層膜）１７を形成し、当該層間絶縁膜１７に形成したコンタクト孔を介してソース・ドレイン領域１６にコンタクトする金属配線（例えば、Ａｌ膜、Ａｌ−Ｓｉ膜、Ａｌ−Ｓｉ−Ｃｕ膜等）１８を形成する。
【００３３】
そして、図示した説明は省略するが、全面にパッシベーション膜を形成して本発明の半導体装置が完成する。
【００３４】
以上説明したように本発明では、ＬＯＣＯＳオフセット型構造のレベルシフタ用のＮチャネル型ＭＯＳトランジスタにおいて、熱酸化法により形成した厚いゲート絶縁膜の内、ソース側のゲート絶縁膜を選択的にエッチングした後に、その領域に薄いゲート絶縁膜を形成することで、当該膜厚の厚いゲート絶縁膜の領域でドレイン耐圧を確保することができ、しかも、前記膜厚の薄いゲート絶縁膜の領域でしきい値電圧を低くコントロールすることができる。
【００３５】
また、前記ゲート絶縁膜の膜厚を、膜厚の厚いゲート絶縁膜１０Ａ、膜厚の薄いゲート絶縁膜１２、そしてＬＯＣＯＳオフセット構造を構成するＬＯＣＯＳ絶縁膜８Ｂを含めた３段構造とすることで、従来のＬＯＣＯＳオフセット構造の半導体装置に比して電界集中をより緩和させることができる。
【００３６】
尚、本実施形態では、前述したようにＬＯＣＯＳ絶縁膜から成る第１のゲート絶縁膜８Ｂを形成し、第１のゲート絶縁膜８Ｂに連なるように厚いゲート絶縁膜１０Ａ（第２のゲート絶縁膜の一部）を形成し、当該厚いゲート絶縁膜１０Ａの一部を除去した後に、当該厚いゲート絶縁膜１０Ａに連なるように薄いゲート絶縁膜１２（第２のゲート絶縁膜の一部）を形成しているが、各絶縁膜８Ｂ，１０Ａ，１２の形成順序はこれに限定されるものではなく、各種変更可能なものである。
【００３７】
即ち、前記第１のゲート絶縁膜と前記第２のゲート絶縁膜の形成順序が逆のもの、または前記第２のゲート絶縁膜を構成する２種類の絶縁膜１０Ａ，１２の形成順序が逆のもの、あるいは前記第２のゲート絶縁膜を構成する２種類の絶縁膜の形成工程間に前記第１のゲート絶縁膜８Ｂの形成工程が介在するもの等である。
【００３８】
また、本実施形態では、Ｎチャネル型ＭＯＳトランジスタから成るレベルシフタに本発明を適用した一例を紹介したが、Ｐチャネル型ＭＯＳトランジスタから成るレベルシフタに本発明を適用するものであっても良い。
【００３９】
更に、本実施形態では、本発明をレベルシフタ用のＮチャネル型ＭＯＳトランジスタに適用した一例を紹介しているが、本発明はこれに限定されるものではなく、ドレイン耐圧のみ必要とする高耐圧ＭＯＳトランジスタにおいても適用可能なものである。
【００４０】
更に言えば、本発明が適用される半導体装置は、ＬＯＣＯＳオフセット型に限定されるものではなく、熱酸化法により形成されるゲート絶縁膜に膜厚の厚い領域と膜厚の薄い領域とを持つように構成することで、膜厚差を利用してドレイン耐圧を確保すると共に、トランジスタの駆動能力向上を図るものであっても良い。
【００４１】
【発明の効果】
本発明によれば、ゲート絶縁膜を２種類以上の膜厚を有するように構成したことで、従来構成に比して電界集中を緩和することができる。
【００４２】
また、熱酸化法により形成されるゲート絶縁膜を膜厚の厚い領域と膜厚の薄い領域とを持つように構成することで、当該膜厚の厚い領域でドレイン耐圧を確保すると共に、膜厚の薄い領域でしきい値電圧を低くコントロールすることが可能になる。従って、トランジスタの駆動能力を向上させることができる。
【図面の簡単な説明】
【図１】本発明の一実施形態の半導体装置の製造方法を示す断面図である。
【図２】本発明の一実施形態の半導体装置の製造方法を示す断面図である。
【図３】本発明の一実施形態の半導体装置の製造方法を示す断面図である。
【図４】本発明の一実施形態の半導体装置の製造方法を示す断面図である。
【図５】本発明の一実施形態の半導体装置の製造方法を示す断面図である。
【図６】本発明の一実施形態の半導体装置の製造方法を示す断面図である。
【図７】本発明の一実施形態の半導体装置の製造方法を示す断面図である。
【図８】本発明の一実施形態の半導体装置の製造方法を示す断面図である。
【図９】従来の半導体装置を示す断面図である。
Claims (2)
- 半導体層に低濃度のドレイン領域を形成する工程と、
前記低濃度のドレイン領域内に第１のゲート絶縁膜を形成する工程と、
前記第１のゲート絶縁膜に連なるように、当該第１のゲート絶縁膜の膜厚よりも膜厚が薄い第２のゲート絶縁膜を形成する工程と、
前記第２のゲート絶縁膜に連なるように、当該第２のゲート絶縁膜の膜厚よりも膜厚が薄い第３のゲート絶縁膜を形成する工程と、
前記第２、第３のゲート絶縁膜の下部全体に、前記第２、第３のゲート絶縁膜を通して、しきい値電圧調整用のイオン注入を行うことにより、前記第２のゲート絶縁膜の下部にしきい値電圧調整用の第１イオン注入層を形成すると同時に、前記第３のゲート絶縁膜の下部に前記第１イオン注入層よりも高濃度のしきい値電圧調整用の第２イオン注入層を形成する工程と、
前記しきい値電圧調整用のイオン注入を行ったのち、前記第１、第２及び第３のゲート絶縁膜上に跨るようにゲート電極を形成する工程と、
前記ゲート電極と第１のゲート絶縁膜をマスクにして前記半導体層に高濃度のソース・ドレイン領域を形成する工程と、を具備し、
前記しきい値電圧調整用のイオン注入では、前記第２、第３のゲート絶縁膜の膜厚差により、前記第２のゲート絶縁膜の下部に注入されるイオン注入量が前記第３のゲート絶縁膜の下部に注入されるイオン注入量よりも少なくなっていることを特徴とする半導体装置の製造方法。 - 請求項１に記載された前記半導体装置が、前記第１のゲート絶縁膜を選択酸化により形成するＬＯＣＯＳオフセット型構造のレベルシフタ用のＭＯＳトランジスタであることを特徴とする請求項１に記載の半導体装置の製造方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001243725A JP4804666B2 (ja) | 2001-08-10 | 2001-08-10 | 半導体装置の製造方法 |
| TW091116965A TW552714B (en) | 2001-08-10 | 2002-07-30 | Semiconductor device and process |
| CNB021276692A CN1259729C (zh) | 2001-08-10 | 2002-08-07 | 半导体器件及其制造方法 |
| KR10-2002-0047051A KR100508359B1 (ko) | 2001-08-10 | 2002-08-09 | 반도체 장치와 그 제조 방법 |
| US10/215,188 US6737707B2 (en) | 2001-08-10 | 2002-08-09 | Semiconductor device and manufacturing method thereof |
| US10/816,856 US6897117B2 (en) | 2001-08-10 | 2004-04-05 | Method of manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001243725A JP4804666B2 (ja) | 2001-08-10 | 2001-08-10 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003060194A JP2003060194A (ja) | 2003-02-28 |
| JP4804666B2 true JP4804666B2 (ja) | 2011-11-02 |
Family
ID=19073774
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001243725A Expired - Fee Related JP4804666B2 (ja) | 2001-08-10 | 2001-08-10 | 半導体装置の製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US6737707B2 (ja) |
| JP (1) | JP4804666B2 (ja) |
| KR (1) | KR100508359B1 (ja) |
| CN (1) | CN1259729C (ja) |
| TW (1) | TW552714B (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4717283B2 (ja) * | 2001-08-10 | 2011-07-06 | 三洋電機株式会社 | ゲート絶縁膜の形成方法 |
| JP4804666B2 (ja) * | 2001-08-10 | 2011-11-02 | オンセミコンダクター・トレーディング・リミテッド | 半導体装置の製造方法 |
| KR100614806B1 (ko) | 2004-10-27 | 2006-08-22 | 삼성전자주식회사 | 고내압 트랜지스터 및 이의 제조 방법 |
| JP5078286B2 (ja) * | 2006-06-14 | 2012-11-21 | セイコーインスツル株式会社 | Ｍｏｓ型電界効果トランジスタ |
| KR100851216B1 (ko) | 2007-06-12 | 2008-08-07 | 주식회사 동부하이텍 | 파워소자의 게이트 옥사이드 형성구조 |
| JP4700043B2 (ja) * | 2007-11-07 | 2011-06-15 | Ｏｋｉセミコンダクタ株式会社 | 半導体素子の製造方法 |
| JP5354951B2 (ja) * | 2008-05-13 | 2013-11-27 | ラピスセミコンダクタ株式会社 | 半導体装置及びその製造方法 |
| JP5437602B2 (ja) * | 2008-07-29 | 2014-03-12 | セイコーインスツル株式会社 | 半導体装置およびその製造方法 |
| US9343538B2 (en) * | 2011-05-13 | 2016-05-17 | Richtek Technology Corporation | High voltage device with additional isolation region under gate and manufacturing method thereof |
| CN104617144A (zh) * | 2015-01-15 | 2015-05-13 | 东南大学 | 一种高可靠性n型碳化硅纵向金属氧化物半导体管 |
Family Cites Families (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5889865A (ja) * | 1981-11-24 | 1983-05-28 | Hitachi Ltd | 絶縁ゲ−ト型半導体装置及びその製造法 |
| JPS59161871A (ja) * | 1983-02-16 | 1984-09-12 | ノ−ザン・テレコム・リミテツド | 高電圧金属オキサイド半導体トランジスタ |
| JPS6480073A (en) * | 1987-09-19 | 1989-03-24 | Fuji Electric Co Ltd | Semiconductor device |
| JPH04139759A (ja) * | 1990-09-29 | 1992-05-13 | Nec Corp | Ｍｏｓ型半導体装置の製造方法 |
| JP2744126B2 (ja) * | 1990-10-17 | 1998-04-28 | 株式会社東芝 | 半導体装置 |
| JPH0563193A (ja) * | 1991-09-05 | 1993-03-12 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| US5134085A (en) * | 1991-11-21 | 1992-07-28 | Micron Technology, Inc. | Reduced-mask, split-polysilicon CMOS process, incorporating stacked-capacitor cells, for fabricating multi-megabit dynamic random access memories |
| JP3106757B2 (ja) * | 1992-12-04 | 2000-11-06 | トヨタ自動車株式会社 | Ｍｏｓ電界効果半導体装置の製造方法 |
| US5543343A (en) * | 1993-12-22 | 1996-08-06 | Sgs-Thomson Microelectronics, Inc. | Method fabricating an integrated circuit |
| JP2981717B2 (ja) * | 1994-09-02 | 1999-11-22 | セイコーインスツルメンツ株式会社 | 半導体集積回路装置 |
| JP2929944B2 (ja) * | 1994-09-09 | 1999-08-03 | 株式会社デンソー | 半導体装置の製造方法 |
| JP3681794B2 (ja) * | 1995-08-30 | 2005-08-10 | 富士通株式会社 | 半導体装置の製造方法 |
| JP3230184B2 (ja) * | 1996-10-28 | 2001-11-19 | シャープ株式会社 | 半導体装置の製造方法 |
| US5894059A (en) * | 1997-05-30 | 1999-04-13 | Chartered Semiconductor Manufacturing Company Ltd. | Dislocation free local oxidation of silicon with suppression of narrow space field oxide thinning effect |
| US6054374A (en) * | 1997-11-26 | 2000-04-25 | Advanced Micro Devices | Method of scaling dielectric thickness in a semiconductor process with ion implantation |
| KR100289056B1 (ko) * | 1997-12-19 | 2001-10-24 | 정선종 | 절연막경사식각을이용한전력소자제조방법 |
| JP2000106429A (ja) * | 1998-09-28 | 2000-04-11 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
| TW408472B (en) * | 1999-05-06 | 2000-10-11 | United Microelectronics Corp | The manufacture method for increasing CMOS breakdown voltage |
| JP3589102B2 (ja) * | 1999-07-27 | 2004-11-17 | セイコーエプソン株式会社 | Ｓｏｉ構造のｍｏｓ電界効果トランジスタ及びその製造方法 |
| US6221737B1 (en) * | 1999-09-30 | 2001-04-24 | Philips Electronics North America Corporation | Method of making semiconductor devices with graded top oxide and graded drift region |
| US6399448B1 (en) * | 1999-11-19 | 2002-06-04 | Chartered Semiconductor Manufacturing Ltd. | Method for forming dual gate oxide |
| US6552395B1 (en) * | 2000-01-03 | 2003-04-22 | Advanced Micro Devices, Inc. | Higher thermal conductivity glass for SOI heat removal |
| US6538282B1 (en) * | 2000-03-14 | 2003-03-25 | Oki Electric Industry Co., Ltd. | Semiconductor device and method for manufacturing semiconductor device |
| US6476448B2 (en) * | 2001-01-12 | 2002-11-05 | United Microelectronics Corp. | Front stage process of a fully depleted silicon-on-insulator device and a structure thereof |
| JP4717283B2 (ja) * | 2001-08-10 | 2011-07-06 | 三洋電機株式会社 | ゲート絶縁膜の形成方法 |
| JP4804666B2 (ja) * | 2001-08-10 | 2011-11-02 | オンセミコンダクター・トレーディング・リミテッド | 半導体装置の製造方法 |
| US6495391B1 (en) * | 2002-02-05 | 2002-12-17 | Taiwan Semiconductor Manufacturing Company | Invention for reducing dark current of CMOS image sensor with new structure |
-
2001
- 2001-08-10 JP JP2001243725A patent/JP4804666B2/ja not_active Expired - Fee Related
-
2002
- 2002-07-30 TW TW091116965A patent/TW552714B/zh not_active IP Right Cessation
- 2002-08-07 CN CNB021276692A patent/CN1259729C/zh not_active Expired - Fee Related
- 2002-08-09 US US10/215,188 patent/US6737707B2/en not_active Expired - Lifetime
- 2002-08-09 KR KR10-2002-0047051A patent/KR100508359B1/ko not_active IP Right Cessation
-
2004
- 2004-04-05 US US10/816,856 patent/US6897117B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR100508359B1 (ko) | 2005-08-17 |
| US20030032223A1 (en) | 2003-02-13 |
| US6897117B2 (en) | 2005-05-24 |
| CN1259729C (zh) | 2006-06-14 |
| KR20030014155A (ko) | 2003-02-15 |
| TW552714B (en) | 2003-09-11 |
| US6737707B2 (en) | 2004-05-18 |
| US20040183145A1 (en) | 2004-09-23 |
| CN1405895A (zh) | 2003-03-26 |
| JP2003060194A (ja) | 2003-02-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3831602B2 (ja) | 半導体装置の製造方法 | |
| JP4783050B2 (ja) | 半導体装置及びその製造方法 | |
| US6815284B2 (en) | Manufacturing method of semiconductor device | |
| JPH11297984A (ja) | Ｌｄｄ型ｍｏｓトランジスタの構造および形成方法 | |
| US5286663A (en) | Methods for producing thin film transistor having a diode shunt | |
| JP4804666B2 (ja) | 半導体装置の製造方法 | |
| JP4712207B2 (ja) | 半導体装置の製造方法 | |
| JP2001308321A (ja) | 半導体装置とその製造方法 | |
| JP3355083B2 (ja) | 半導体装置の製造方法 | |
| JP2003060199A (ja) | 半導体装置とその製造方法 | |
| JPH06334136A (ja) | 半導体装置およびその製造方法 | |
| JP3356629B2 (ja) | 横型ｍｏｓトランジスタの製造方法 | |
| JP4141095B2 (ja) | 半導体装置とその製造方法 | |
| KR100342804B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| JP2003060064A (ja) | Ｍｏｓｆｅｔ、半導体装置及びその製造方法 | |
| JP3871376B2 (ja) | Ｍｉｓ半導体装置の製造方法 | |
| US20040169224A1 (en) | Semiconductor device and manufacturing method therefor | |
| JP2897555B2 (ja) | 半導体装置の製造方法 | |
| JPH05206454A (ja) | Ｍｉｓ型半導体装置の製造方法 | |
| JPH06177376A (ja) | Ｍｏｓ電界効果半導体装置の製造方法 | |
| JP2917301B2 (ja) | 半導体装置及びその製造方法 | |
| JP3403117B2 (ja) | 半導体装置の製造方法 | |
| JP2002158349A (ja) | 半導体装置とその製造方法 | |
| JPH0831949A (ja) | デュアルゲート構造ｃｍｏｓ半導体装置とその製造方法 | |
| JP2003092401A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080729 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100420 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100422 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100618 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20110428 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20110526 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20110526 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110711 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20110725 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110809 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110810 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140819 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140819 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140819 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |