JP2929944B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
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Description
【０００１】
【産業上の利用分野】本発明は、ＥＰＲＯＭ等の２層ゲ
ート電極構造を有する半導体装置の製造方法に関する。
ート電極構造を有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】図５に従来のＥＰＲＯＭの断面構造を示
す。（ａ）はゲート長方向の断面、（ｂ）はゲート幅方
向の断面である。この図５において、シリコンの半導体
基板１に、ＬＯＣＯＳ法により酸化膜（以下、ＬＯＣＯ
Ｓ酸化膜という）２が形成され、素子領域が形成され
る。この素子領域上には、ゲート酸化膜３、フローティ
ングゲート（第１のゲート電極）４、層間絶縁膜５、コ
ントロールゲート（第２のゲート電極）６が順次積層形
成されており、これらは絶縁膜１１にて覆われている。
半導体基板１の素子領域にはソース７、ドレイン８およ
びチャネル領域９が形成されており、ソース７、ドレイ
ン８のＡｌ電極配線１０が形成されている（コントロー
ルゲート６のＡｌ電極配線についてはこの図５には図示
されない）。また、素子全体の表面には、保護膜１２が
形成されている。
す。（ａ）はゲート長方向の断面、（ｂ）はゲート幅方
向の断面である。この図５において、シリコンの半導体
基板１に、ＬＯＣＯＳ法により酸化膜（以下、ＬＯＣＯ
Ｓ酸化膜という）２が形成され、素子領域が形成され
る。この素子領域上には、ゲート酸化膜３、フローティ
ングゲート（第１のゲート電極）４、層間絶縁膜５、コ
ントロールゲート（第２のゲート電極）６が順次積層形
成されており、これらは絶縁膜１１にて覆われている。
半導体基板１の素子領域にはソース７、ドレイン８およ
びチャネル領域９が形成されており、ソース７、ドレイ
ン８のＡｌ電極配線１０が形成されている（コントロー
ルゲート６のＡｌ電極配線についてはこの図５には図示
されない）。また、素子全体の表面には、保護膜１２が
形成されている。
【０００３】このＥＰＲＯＭの製造方法について図６を
用いて説明する。まず、半導体基板１に、パッド酸化膜
３ａの形成後、窒化膜（Ｓｉ3 Ｎ4 ）１３を用いたＬＯ
ＣＯＳ法によりＬＯＣＯＳ酸化膜２を形成し、他の素子
領域に対する素子分離を行う（図６（ａ））。そして、
窒化膜１３、パッド酸化膜３ａを除去した後、ゲート酸
化膜３を形成しチャネル領域９形成のためにイオン注入
を行う（図６（ｂ））。
用いて説明する。まず、半導体基板１に、パッド酸化膜
３ａの形成後、窒化膜（Ｓｉ3 Ｎ4 ）１３を用いたＬＯ
ＣＯＳ法によりＬＯＣＯＳ酸化膜２を形成し、他の素子
領域に対する素子分離を行う（図６（ａ））。そして、
窒化膜１３、パッド酸化膜３ａを除去した後、ゲート酸
化膜３を形成しチャネル領域９形成のためにイオン注入
を行う（図６（ｂ））。
【０００４】この後、ＣＶＤ法によりポリシリコン（Ｐ
ｏｌｙ−Ｓｉ）を形成し、Ｎ型のドーパントを、形成時
又は形成後に、イオン注入あるいは熱拡散にてドーピン
グする（図６（ｃ））。次に、ホトリソグラフィ技術に
より、レジストマスク１４を用いて選択的にエッチング
してパターニングを行い、フローティングゲート４を形
成する（図６（ｄ））。その後、層間絶縁膜５を熱酸化
法により形成する。例えば、１０５０°Ｃ、ＤｒｙＯ2
にて７分間酸化を行い、３５０Åの層間絶縁膜５を形成
する（図６（ｅ））。また、周辺トランジスタ、例えば
Ｎｃｈトランジスタ、Ｐｃｈトランジスタのしきい値調
整をイオン注入にて行う。
ｏｌｙ−Ｓｉ）を形成し、Ｎ型のドーパントを、形成時
又は形成後に、イオン注入あるいは熱拡散にてドーピン
グする（図６（ｃ））。次に、ホトリソグラフィ技術に
より、レジストマスク１４を用いて選択的にエッチング
してパターニングを行い、フローティングゲート４を形
成する（図６（ｄ））。その後、層間絶縁膜５を熱酸化
法により形成する。例えば、１０５０°Ｃ、ＤｒｙＯ2
にて７分間酸化を行い、３５０Åの層間絶縁膜５を形成
する（図６（ｅ））。また、周辺トランジスタ、例えば
Ｎｃｈトランジスタ、Ｐｃｈトランジスタのしきい値調
整をイオン注入にて行う。
【０００５】そして、素子表面にＣＶＤ法によりポリシ
リコンを形成し、フローティングゲート４の形成と同
様、Ｎ型のドーパントをドーピングし、レジストマスク
を用いてパターニングしコントロールゲート６を形成す
る（図６（ｆ））。この後、再度熱酸化を用いてコント
ロールゲート６の回りに酸化膜を形成し、イオン注入に
よりソース、ドレインを形成した後、絶縁膜１１を形成
する（図７（ａ））。そして、この絶縁膜１１にＡｌ電
極配線形成用のコンタクト穴を形成した後、ソース、ド
レイン、コントロールゲート用のＡｌ電極配線を形成
し、最後に保護膜１２を形成する（図７（ｂ））。
リコンを形成し、フローティングゲート４の形成と同
様、Ｎ型のドーパントをドーピングし、レジストマスク
を用いてパターニングしコントロールゲート６を形成す
る（図６（ｆ））。この後、再度熱酸化を用いてコント
ロールゲート６の回りに酸化膜を形成し、イオン注入に
よりソース、ドレインを形成した後、絶縁膜１１を形成
する（図７（ａ））。そして、この絶縁膜１１にＡｌ電
極配線形成用のコンタクト穴を形成した後、ソース、ド
レイン、コントロールゲート用のＡｌ電極配線を形成
し、最後に保護膜１２を形成する（図７（ｂ））。
【０００６】
【発明が解決しようとする課題】このようにして構成さ
れたＥＰＲＯＭにおいて、近年、素子の微細化が進んで
おり、フローティングゲート４、コントロールゲート６
間の層間絶縁膜５が薄くなってきている。このように層
間絶縁膜５が薄くなると、フローティングゲート４に注
入された電荷が抜けてデータが失われる、いわゆる”ゲ
ートストレス”という問題が発生する。
れたＥＰＲＯＭにおいて、近年、素子の微細化が進んで
おり、フローティングゲート４、コントロールゲート６
間の層間絶縁膜５が薄くなってきている。このように層
間絶縁膜５が薄くなると、フローティングゲート４に注
入された電荷が抜けてデータが失われる、いわゆる”ゲ
ートストレス”という問題が発生する。
【０００７】すなわち、ＥＰＲＯＭは図８に示すよう
に、複数のセルにて構成されるが、これらのセルに書き
込みを行う場合、あるいは書き込まれたセルのデータの
読み出しを行う時に、ワード線が図の縦方向に複数のセ
ルに共通接続されているため、あるセルを動作させる場
合に他のセルにも同時に電圧が印加され、この電圧印加
によりフローティングゲート４の電荷が抜けてしまうと
いうものである。
に、複数のセルにて構成されるが、これらのセルに書き
込みを行う場合、あるいは書き込まれたセルのデータの
読み出しを行う時に、ワード線が図の縦方向に複数のセ
ルに共通接続されているため、あるセルを動作させる場
合に他のセルにも同時に電圧が印加され、この電圧印加
によりフローティングゲート４の電荷が抜けてしまうと
いうものである。
【０００８】この電荷抜けは、図９のＡ〜Ｃで示すよう
に、フローティングゲートの上部表面の凹凸（アスペリ
ティ）、エッジ上部、エッジ下部で発生する。このよう
な電荷抜けを防止する方法が、特開昭５７ー９３５７８
号公報（米国特許明細書４，４１２，３１０号）に記載
されているが、このものでは、フローティングゲート端
部における層間絶縁膜の膜厚を厚くすることにより、電
荷が抜けないようにしている。
に、フローティングゲートの上部表面の凹凸（アスペリ
ティ）、エッジ上部、エッジ下部で発生する。このよう
な電荷抜けを防止する方法が、特開昭５７ー９３５７８
号公報（米国特許明細書４，４１２，３１０号）に記載
されているが、このものでは、フローティングゲート端
部における層間絶縁膜の膜厚を厚くすることにより、電
荷が抜けないようにしている。
【０００９】なお、このような電荷抜け、すなわち１層
目の第１のゲート電極の絶縁性の問題は、上述したＥＰ
ＲＯＭ以外に他の２層ゲート電極構造を有するものにお
いても同様であり、従って１層目の第１のゲート電極の
絶縁性を良好にする必要がある。
目の第１のゲート電極の絶縁性の問題は、上述したＥＰ
ＲＯＭ以外に他の２層ゲート電極構造を有するものにお
いても同様であり、従って１層目の第１のゲート電極の
絶縁性を良好にする必要がある。
【００１０】本発明は上記問題に鑑みてなされたもの
で、第１のゲート電極端部での膜厚を厚くすることな
く、第１のゲート電極のエッジ下部での絶縁性の向上を
図ることを目的とする。また、本発明は第１のゲート電
極の表面の凹凸、エッジ上部およびエッジ下部での絶縁
性の向上を図ることを目的とする。
で、第１のゲート電極端部での膜厚を厚くすることな
く、第１のゲート電極のエッジ下部での絶縁性の向上を
図ることを目的とする。また、本発明は第１のゲート電
極の表面の凹凸、エッジ上部およびエッジ下部での絶縁
性の向上を図ることを目的とする。
【００１１】
【００１２】
【００１３】
【課題を解決するための手段】 本発明は上記目的を達成
するため、 請求項１に記載の発明においては、半導体基
板（１）上に、ゲート絶縁膜（３）およびこのゲート絶
縁膜（３）より厚い膜厚で素子領域を形成するための厚
い酸化膜（２）を形成する工程（図２（ａ），（ｂ））
と、前記素子領域上に前記ゲート絶縁膜（３）を介し前
記厚い酸化膜（２）上にまで延在する第１のゲート電極
（４）をパターニング形成する工程（図２（ｃ））と、
このパターニングにより形成された前記第１のゲート電
極（４）のエッジ下部の下に位置する前記厚い酸化膜
（２）を部分的にエッチング除去して、前記エッジ下部
の下の部分がえぐられた形状とする工程（図２（ｄ））
と、この後、前記第１のゲート電極（４）の表面露出部
全体を酸化し、この酸化により前記第１のゲート電極
（４）のエッジ下部を丸め形状にし、前記第１のゲート
電極（４）の表面に酸化膜（５）を形成する工程（図２
（ｅ））と、前記第１のゲート電極（４）上に前記酸化
膜（５）を介して第２のゲート電極（６）を形成する工
程（図２（ｆ））と、前記素子領域に素子構成要素
（７，８）を形成する工程（図７（ａ））とを備えたこ
とを特徴としている。
するため、 請求項１に記載の発明においては、半導体基
板（１）上に、ゲート絶縁膜（３）およびこのゲート絶
縁膜（３）より厚い膜厚で素子領域を形成するための厚
い酸化膜（２）を形成する工程（図２（ａ），（ｂ））
と、前記素子領域上に前記ゲート絶縁膜（３）を介し前
記厚い酸化膜（２）上にまで延在する第１のゲート電極
（４）をパターニング形成する工程（図２（ｃ））と、
このパターニングにより形成された前記第１のゲート電
極（４）のエッジ下部の下に位置する前記厚い酸化膜
（２）を部分的にエッチング除去して、前記エッジ下部
の下の部分がえぐられた形状とする工程（図２（ｄ））
と、この後、前記第１のゲート電極（４）の表面露出部
全体を酸化し、この酸化により前記第１のゲート電極
（４）のエッジ下部を丸め形状にし、前記第１のゲート
電極（４）の表面に酸化膜（５）を形成する工程（図２
（ｅ））と、前記第１のゲート電極（４）上に前記酸化
膜（５）を介して第２のゲート電極（６）を形成する工
程（図２（ｆ））と、前記素子領域に素子構成要素
（７，８）を形成する工程（図７（ａ））とを備えたこ
とを特徴としている。
【００１４】請求項２に記載の発明においては、半導体
基板（１）上に、ゲート絶縁膜（３）およびこのゲート
絶縁膜（３）より厚い膜厚で素子領域を形成するための
厚い酸化膜（２）を形成する工程（図２（ａ），
（ｂ））と、前記素子領域上に前記ゲート絶縁膜（３）
を介し前記厚い酸化膜（２）上にまで延在する第１のゲ
ート電極（４）をパターニング形成する工程（図２
（ｃ））と、この第１のゲート電極（４）の表面露出部
全体に第１の酸化膜（１５）を形成する工程と、この第
１の酸化膜（１５）をエッチング除去するとともに、前
記パターニングにより形成された前記第１のゲート電極
（４）のエッジ下部の下に位置する前記厚い酸化膜
（２）を部分的にエッチング除去して、前記エッジ下部
の下の部分がえぐられた形状とする工程（図２（ｄ））
と、この後、前記第１のゲート電極（４）の表面露出部
を酸化し、この酸化により前記第１のゲート電極（４）
の上部表面の凹凸を平坦化するとともに、エッジ上部お
よびエッジ下部を丸め形状にし、前記第１のゲート電極
（４）の表面に第２の酸化膜（５）を形成する工程（図
２（ｅ））と、前記第１のゲート電極（４）上に前記第
２の酸化膜（５）を介して第２のゲート電極（６）を形
成する工程（図２（ｆ））と、前記素子領域に素子構成
要素（７，８）を形成する工程（図７（ａ））とを備え
たことを特徴としている。
基板（１）上に、ゲート絶縁膜（３）およびこのゲート
絶縁膜（３）より厚い膜厚で素子領域を形成するための
厚い酸化膜（２）を形成する工程（図２（ａ），
（ｂ））と、前記素子領域上に前記ゲート絶縁膜（３）
を介し前記厚い酸化膜（２）上にまで延在する第１のゲ
ート電極（４）をパターニング形成する工程（図２
（ｃ））と、この第１のゲート電極（４）の表面露出部
全体に第１の酸化膜（１５）を形成する工程と、この第
１の酸化膜（１５）をエッチング除去するとともに、前
記パターニングにより形成された前記第１のゲート電極
（４）のエッジ下部の下に位置する前記厚い酸化膜
（２）を部分的にエッチング除去して、前記エッジ下部
の下の部分がえぐられた形状とする工程（図２（ｄ））
と、この後、前記第１のゲート電極（４）の表面露出部
を酸化し、この酸化により前記第１のゲート電極（４）
の上部表面の凹凸を平坦化するとともに、エッジ上部お
よびエッジ下部を丸め形状にし、前記第１のゲート電極
（４）の表面に第２の酸化膜（５）を形成する工程（図
２（ｅ））と、前記第１のゲート電極（４）上に前記第
２の酸化膜（５）を介して第２のゲート電極（６）を形
成する工程（図２（ｆ））と、前記素子領域に素子構成
要素（７，８）を形成する工程（図７（ａ））とを備え
たことを特徴としている。
【００１５】請求項３に記載の発明においては、半導体
基板（１）上に、ゲート絶縁膜（３）およびこのゲート
絶縁膜（３）より厚い膜厚で素子領域を形成するための
厚い酸化膜（２）を形成する工程（図２（ａ），
（ｂ））と、前記素子領域上に前記ゲート絶縁膜（３）
を介し前記厚い酸化膜（２）上にまで延在して形成され
たフローティングゲート（４）をパターニング形成する
工程（図２（ｃ））と、このフローティングゲート
（４）の表面露出部に第１の酸化膜（１５）を形成する
工程と、この第１の酸化膜（１５）をエッチング除去す
るとともに、前記パターニングにより形成された前記フ
ローティングゲートのエッジ下部の下に位置する前記厚
い酸化膜（２）を部分的にエッチング除去して、前記エ
ッジ下部の下の部分がえぐられた形状とする工程（図２
（ｄ））と、この後、前記フローティングゲート（４）
の表面露出部を酸化し、この酸化により前記フローティ
ングゲート（４）の上部表面の凹凸を平坦化するととも
に、エッジ上部およびエッジ下部を丸め形状にし、前記
フローティングゲート（４）の表面に第２の酸化膜
（５）を形成する工程（図２（ｅ））と、前記フローテ
ィングゲート（４）上に前記第２の酸化膜（５）を介し
てコントロールゲート（６）を形成する工程（図２
（ｆ））と、前記素子領域にソース（７）、ドレイン
（８）を形成する工程（図７（ａ））とを備えたことを
特徴としている。
基板（１）上に、ゲート絶縁膜（３）およびこのゲート
絶縁膜（３）より厚い膜厚で素子領域を形成するための
厚い酸化膜（２）を形成する工程（図２（ａ），
（ｂ））と、前記素子領域上に前記ゲート絶縁膜（３）
を介し前記厚い酸化膜（２）上にまで延在して形成され
たフローティングゲート（４）をパターニング形成する
工程（図２（ｃ））と、このフローティングゲート
（４）の表面露出部に第１の酸化膜（１５）を形成する
工程と、この第１の酸化膜（１５）をエッチング除去す
るとともに、前記パターニングにより形成された前記フ
ローティングゲートのエッジ下部の下に位置する前記厚
い酸化膜（２）を部分的にエッチング除去して、前記エ
ッジ下部の下の部分がえぐられた形状とする工程（図２
（ｄ））と、この後、前記フローティングゲート（４）
の表面露出部を酸化し、この酸化により前記フローティ
ングゲート（４）の上部表面の凹凸を平坦化するととも
に、エッジ上部およびエッジ下部を丸め形状にし、前記
フローティングゲート（４）の表面に第２の酸化膜
（５）を形成する工程（図２（ｅ））と、前記フローテ
ィングゲート（４）上に前記第２の酸化膜（５）を介し
てコントロールゲート（６）を形成する工程（図２
（ｆ））と、前記素子領域にソース（７）、ドレイン
（８）を形成する工程（図７（ａ））とを備えたことを
特徴としている。
【００１６】請求項４に記載の発明では、請求項１乃至
３のいずれか１つに記載の発明において、前記厚い酸化
膜（２）は、ＬＯＣＯＳ法により形成された酸化膜であ
ることを特徴としている。なお、上記各手段のカッコ内
の符号等は、後述する実施例記載の具体的手段との対応
関係を示すものである。
３のいずれか１つに記載の発明において、前記厚い酸化
膜（２）は、ＬＯＣＯＳ法により形成された酸化膜であ
ることを特徴としている。なお、上記各手段のカッコ内
の符号等は、後述する実施例記載の具体的手段との対応
関係を示すものである。
【００１７】
【００１８】
【発明の作用効果】請求項１に記載の発明によれば、第
１のゲート電極のエッジ下部の下に位置する厚い酸化膜
をエッチング除去して、エッジ下部の下の部分をえぐら
れた形状としているから、その後の第１のゲート電極の
酸化を行う際に、上記エッチングによりエッジ下部の下
のえぐられた部分に酸素が回り込み易くなるため、エッ
ジ下部の形状が丸くなり、その結果、第１のゲート電極
のエッジ下部の絶縁性を良好にすることができる。
１のゲート電極のエッジ下部の下に位置する厚い酸化膜
をエッチング除去して、エッジ下部の下の部分をえぐら
れた形状としているから、その後の第１のゲート電極の
酸化を行う際に、上記エッチングによりエッジ下部の下
のえぐられた部分に酸素が回り込み易くなるため、エッ
ジ下部の形状が丸くなり、その結果、第１のゲート電極
のエッジ下部の絶縁性を良好にすることができる。
【００１９】請求項２に記載の発明によれば、第１のゲ
ート電極に対し２回の酸化を行うとともに、１回目の酸
化による酸化膜を除去するエッチング時にエッジ下部の
下の厚い酸化膜を部分的に除去して、エッジ下部の下の
部分をえぐられた形状としているから、第１のゲート電
極の上部表面の凹凸が平坦化されるとともに、エッジ上
部およびエッジ下部が丸め形状となり、それらの部分で
の絶縁性を良好にすることができる。
ート電極に対し２回の酸化を行うとともに、１回目の酸
化による酸化膜を除去するエッチング時にエッジ下部の
下の厚い酸化膜を部分的に除去して、エッジ下部の下の
部分をえぐられた形状としているから、第１のゲート電
極の上部表面の凹凸が平坦化されるとともに、エッジ上
部およびエッジ下部が丸め形状となり、それらの部分で
の絶縁性を良好にすることができる。
【００２０】請求項３に記載の発明によれば、請求項２
に記載の発明に対し、フローティングゲート、コントロ
ールゲートを有するＥＰＲＯＭ等に適用して、その場合
のフローティングゲートでの電荷抜けを防止することが
できる。
に記載の発明に対し、フローティングゲート、コントロ
ールゲートを有するＥＰＲＯＭ等に適用して、その場合
のフローティングゲートでの電荷抜けを防止することが
できる。
【００２１】
【実施例】以下、本発明を図に示す実施例について説明
する。図１に本実施例による製造方法にて得られたＥＰ
ＲＯＭの断面構造を示す。（ａ）はゲート長方向の断
面、（ｂ）はゲート幅方向の断面である。この構造にお
いて、図５に示すものと相違するところは、フローティ
ングゲート４の表面凹凸を平坦化するとともに、エッジ
上部、エッジ下部の形状を丸くして、電界集中をなく
し、フローティングゲート４の電荷抜けを防止するよう
にした点である。
する。図１に本実施例による製造方法にて得られたＥＰ
ＲＯＭの断面構造を示す。（ａ）はゲート長方向の断
面、（ｂ）はゲート幅方向の断面である。この構造にお
いて、図５に示すものと相違するところは、フローティ
ングゲート４の表面凹凸を平坦化するとともに、エッジ
上部、エッジ下部の形状を丸くして、電界集中をなく
し、フローティングゲート４の電荷抜けを防止するよう
にした点である。
【００２２】このようなＥＰＲＯＭの製造方法について
図２を用いて説明する。この図２（ａ）〜（ｆ）は、フ
ローティングゲート４からコントロールゲート６を形成
するまでの工程を示すもので、図６の（ｃ）〜（ｆ）に
対応しており、それ以外の工程は図６に示すものと同じ
である。図２（ａ），（ｂ）に示す工程（図６（ｃ），
（ｄ）と同じ）によりフローティングゲート４を形成し
た後、熱酸化法により、熱酸化膜１５を形成する。例え
ば、１０５０°Ｃ、ＤｒｙＯ2 にて５分間酸化を行い、
３５０Åの熱酸化膜１５を形成する（図２（ｃ））。こ
の酸化により、主としてフローティングゲート４の表面
凸部とエッジ上部を酸化する。
図２を用いて説明する。この図２（ａ）〜（ｆ）は、フ
ローティングゲート４からコントロールゲート６を形成
するまでの工程を示すもので、図６の（ｃ）〜（ｆ）に
対応しており、それ以外の工程は図６に示すものと同じ
である。図２（ａ），（ｂ）に示す工程（図６（ｃ），
（ｄ）と同じ）によりフローティングゲート４を形成し
た後、熱酸化法により、熱酸化膜１５を形成する。例え
ば、１０５０°Ｃ、ＤｒｙＯ2 にて５分間酸化を行い、
３５０Åの熱酸化膜１５を形成する（図２（ｃ））。こ
の酸化により、主としてフローティングゲート４の表面
凸部とエッジ上部を酸化する。
【００２３】次に、熱酸化膜１５を、湿式法、例えば、
沸酸によりエッチング除去する（図２（ｄ））。その
後、図６（ｅ），（ｆ）と同様に、層間絶縁膜５を形成
し、必要なしきい値調整を行った後、コントロールゲー
ト６を形成する（図２（ｅ），（ｆ））。上記製造方法
によれば、層間絶縁膜５の形成時に、ポリシリコンで構
成されたフローティングゲート４の表面凸部とエッジ上
部は、２度酸化される。従って、従来工程の１回酸化に
比べて、凸部は平坦化され、エッジ上部は丸めの形状に
改善される。
沸酸によりエッチング除去する（図２（ｄ））。その
後、図６（ｅ），（ｆ）と同様に、層間絶縁膜５を形成
し、必要なしきい値調整を行った後、コントロールゲー
ト６を形成する（図２（ｅ），（ｆ））。上記製造方法
によれば、層間絶縁膜５の形成時に、ポリシリコンで構
成されたフローティングゲート４の表面凸部とエッジ上
部は、２度酸化される。従って、従来工程の１回酸化に
比べて、凸部は平坦化され、エッジ上部は丸めの形状に
改善される。
【００２４】また、エッジ下部については従来工程では
ほとんど酸化されないが、上記実施例では、図２（ｄ）
のエッチング工程で酸化膜をサイドエッチしているた
め、酸化時に酸素が回り込み易くなり、その結果、エッ
ジ下部の形状も丸めに改善できる。この点について図３
により詳述する。まず、図２（ｃ）の工程で酸化膜１５
が形成された時、図３（ａ）に示すように、Ｄで示すエ
ッジ下部の部分が若干丸くなる。そして、図２（ｄ）の
工程でエッチングされると、その等方性エッチングによ
り、酸化膜１５のエッチングと同時にＬＯＣＯＳ酸化膜
２もエッチングされ、図３（ｂ）に示すように、エッジ
下部の下の部分がえぐられた形となる。そして、図２
（ｅ）の工程で２回目の酸化を行うと、エッジ下部の下
のえぐられた部分に酸素が回り込み易くなるため、エッ
ジ下部の形状が図３（ｃ）に示すように丸くなる。
ほとんど酸化されないが、上記実施例では、図２（ｄ）
のエッチング工程で酸化膜をサイドエッチしているた
め、酸化時に酸素が回り込み易くなり、その結果、エッ
ジ下部の形状も丸めに改善できる。この点について図３
により詳述する。まず、図２（ｃ）の工程で酸化膜１５
が形成された時、図３（ａ）に示すように、Ｄで示すエ
ッジ下部の部分が若干丸くなる。そして、図２（ｄ）の
工程でエッチングされると、その等方性エッチングによ
り、酸化膜１５のエッチングと同時にＬＯＣＯＳ酸化膜
２もエッチングされ、図３（ｂ）に示すように、エッジ
下部の下の部分がえぐられた形となる。そして、図２
（ｅ）の工程で２回目の酸化を行うと、エッジ下部の下
のえぐられた部分に酸素が回り込み易くなるため、エッ
ジ下部の形状が図３（ｃ）に示すように丸くなる。
【００２５】従って、上記製造方法により、フローティ
ングゲート４の表面凹凸が平坦化され、エッジ上部、下
部の形状が丸くなるため、それらの部分での電界集中が
緩和され、電荷抜けが防止される。また、従来工程のも
のによれば、レジストマスク１４を除去して層間絶縁膜
５を形成しているため、残留レジストマスクが層間絶縁
膜５に混入してしまう可能性があるが、本実施例の方法
によれば、レジストマスク１４除去後に形成する酸化膜
１５を除去し、その後に層間絶縁膜５を形成しているた
め、残留レジストマスクが層間絶縁膜５に混入するのを
なくすことができる。従って、質の高い層間絶縁膜５を
形成することができる。
ングゲート４の表面凹凸が平坦化され、エッジ上部、下
部の形状が丸くなるため、それらの部分での電界集中が
緩和され、電荷抜けが防止される。また、従来工程のも
のによれば、レジストマスク１４を除去して層間絶縁膜
５を形成しているため、残留レジストマスクが層間絶縁
膜５に混入してしまう可能性があるが、本実施例の方法
によれば、レジストマスク１４除去後に形成する酸化膜
１５を除去し、その後に層間絶縁膜５を形成しているた
め、残留レジストマスクが層間絶縁膜５に混入するのを
なくすことができる。従って、質の高い層間絶縁膜５を
形成することができる。
【００２６】図４に、従来工程によるものと本実施例に
よるものとの層間絶縁膜の耐圧を調べた結果のヒストグ
ラムを示す。（ａ）は従来工程によるものを示し、
（ｂ）は本実施例によるものを示す。この図から明らか
なように、本実施例によれば、初期、中期の耐圧を大幅
に改善することができる。なお、上記実施例では、本発
明をＥＰＲＯＭに適用するものを示したが、ＥＥＰＲＯ
Ｍ、ＦＬＡＳＨメモリ、ＤＲＡＭ、２層Ｐoly-Ｓi キャ
パシタ等の２層ゲート電極構造の半導体装置であれば本
発明を適用することができる。この場合、上記した層間
絶縁膜の耐圧改善により、不揮発性メモリの電荷抜けの
低減、２層Ｐoly-Ｓi キャパシタの電荷抜けの低減、容
量精度向上等の効果を得ることができる。
よるものとの層間絶縁膜の耐圧を調べた結果のヒストグ
ラムを示す。（ａ）は従来工程によるものを示し、
（ｂ）は本実施例によるものを示す。この図から明らか
なように、本実施例によれば、初期、中期の耐圧を大幅
に改善することができる。なお、上記実施例では、本発
明をＥＰＲＯＭに適用するものを示したが、ＥＥＰＲＯ
Ｍ、ＦＬＡＳＨメモリ、ＤＲＡＭ、２層Ｐoly-Ｓi キャ
パシタ等の２層ゲート電極構造の半導体装置であれば本
発明を適用することができる。この場合、上記した層間
絶縁膜の耐圧改善により、不揮発性メモリの電荷抜けの
低減、２層Ｐoly-Ｓi キャパシタの電荷抜けの低減、容
量精度向上等の効果を得ることができる。
【００２７】なお、上記実施例では、ゲート電極をポリ
シリコンにより形成するものを示したが、ポリシリコン
の上にポリサイドを形成した２層構造のものを用いるよ
うにしてもよい。
シリコンにより形成するものを示したが、ポリシリコン
の上にポリサイドを形成した２層構造のものを用いるよ
うにしてもよい。
【図１】本実施例に係る製造方法にて得られたＥＰＲＯ
Ｍの断面構造を示す図で、（ａ）はゲート長方向の断面
図、（ｂ）はゲート幅方向の断面図である。
Ｍの断面構造を示す図で、（ａ）はゲート長方向の断面
図、（ｂ）はゲート幅方向の断面図である。
【図２】本発明の一実施例を示すＥＰＲＯＭの工程図
で、フローティングゲート４からコントロールゲート６
を形成するまでの工程を示すものである。
で、フローティングゲート４からコントロールゲート６
を形成するまでの工程を示すものである。
【図３】フローティングゲート４のエッジ上部および下
部が丸め形状にされる状態を説明する図である。
部が丸め形状にされる状態を説明する図である。
【図４】従来技術によるものと本実施例によるものとの
層間絶縁膜の耐圧の比較を示すヒストグラムである。
層間絶縁膜の耐圧の比較を示すヒストグラムである。
【図５】従来のＥＰＲＯＭの断面構造を示す図で、
（ａ）はゲート長方向の断面図、（ｂ）はゲート幅方向
の断面図である。
（ａ）はゲート長方向の断面図、（ｂ）はゲート幅方向
の断面図である。
【図６】従来のＥＰＲＯＭの製造方法を示す工程図で、
コントロールゲート６を形成するまでの工程を示すもの
である。
コントロールゲート６を形成するまでの工程を示すもの
である。
【図７】図６の続きの工程を示す工程図である。
【図８】ＥＰＲＯＭにおける複数のセルの動作を説明す
るための電気結線図である。
るための電気結線図である。
【図９】ＥＰＲＯＭのフローティングゲート４の電荷抜
け箇所を示す説明図である。
け箇所を示す説明図である。
１ 半導体基板 ２ ＬＯＣＯＳ酸化膜 ３ ゲート酸化膜 ４ フローティングゲート ５ 層間絶縁膜 ６ コントロールゲート ７ ソース ８ ドレイン ９ チャネル領域
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−152650（ＪＰ，Ａ) 特開 平２−231741（ＪＰ，Ａ) 特開 平５−129633（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/8247 H01L 21/768 H01L 27/115 H01L 29/788 H01L 29/792
Claims (4)
- 【請求項１】 半導体基板上に、ゲート絶縁膜およびこ
のゲート絶縁膜より厚い膜厚で素子領域を形成するため
の厚い酸化膜を形成する工程と、 前記素子領域上に前記ゲート絶縁膜を介し前記厚い酸化
膜上にまで延在する第１のゲート電極をパターニング形
成する工程と、 このパターニングにより形成された前記第１のゲート電
極のエッジ下部の下に位置する前記厚い酸化膜を部分的
にエッチング除去して、前記エッジ下部の下の部分がえ
ぐられた形状とする工程と、 この後、前記第１のゲート電極の表面露出部全体を酸化
し、この酸化により前記第１のゲート電極のエッジ下部
を丸め形状にし、前記第１のゲート電極の表面に酸化膜
を形成する工程と、 前記第１のゲート電極上に前記酸化膜を介して第２のゲ
ート電極を形成する工程と、 前記素子領域に素子構成要素を形成する工程と を備えた
ことを特徴とする半導体装置の製造方法。 - 【請求項２】 半導体基板上に、ゲート絶縁膜およびこ
のゲート絶縁膜より厚い膜厚で素子領域を形成するため
の厚い酸化膜を形成する工程と、 前記素子領域上に前記ゲート絶縁膜を介し前記厚い酸化
膜上にまで延在する第１のゲート電極をパターニング形
成する工程と、 この第１のゲート電極の表面露出部全体に第１の酸化膜
を形成する工程と、 この第１の酸化膜をエッチング除去するとともに、前記
パターニングにより形成された前記第１のゲート電極の
エッジ下部の下に位置する前記厚い酸化膜を部分的にエ
ッチング除去して、前記エッジ下部の下の部分がえぐら
れた形状とする工程と、 この後、前記第１のゲート電極の表面露出部を酸化し、
この酸化により前記第１のゲート電極の上部表面の凹凸
を平坦化するとともに、エッジ上部およびエッジ下部を
丸め形状にし、前記第１のゲート電極の表面に第２の酸
化膜を形成する工程と、 前記第１のゲート電極上に前記第２の酸化膜を介して第
２のゲート電極を形成 する工程と、 前記素子領域に素子構成要素を形成する工程と を備えた
ことを特徴とする半導体装置の製造方法。 - 【請求項３】 半導体基板上に、ゲート絶縁膜およびこ
のゲート絶縁膜より厚い膜厚で素子領域を形成するため
の厚い酸化膜を形成する工程と、 前記素子領域上に前記ゲート絶縁膜を介し前記厚い酸化
膜上にまで延在して形成されたフローティングゲートを
パターニング形成する工程と、 このフローティングゲートの表面露出部に第１の酸化膜
を形成する工程と、 この第１の酸化膜をエッチング除去するとともに、前記
パターニングにより形成された前記フローティングゲー
トのエッジ下部の下に位置する前記厚い酸化膜を部分的
にエッチング除去して、前記エッジ下部の下の部分がえ
ぐられた形状とする工程と、 この後、前記フローティングゲートの表面露出部を酸化
し、この酸化により前記フローティングゲートの上部表
面の凹凸を平坦化するとともに、エッジ上部およびエッ
ジ下部を丸め形状にし、前記フローティングゲートの表
面に第２の酸化膜を形成する工程と、 前記フローティングゲート上に前記第２の酸化膜を介し
てコントロールゲートを形成する工程と、 前記素子領域にソース、ドレインを形成する工程と を備
えたことを特徴とする半導体装置の製造方法。 - 【請求項４】 前記厚い酸化膜は、ＬＯＣＯＳ法により
形成された酸化膜であることを特徴とする請求項１乃至
３のいずれか１つに記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6215730A JP2929944B2 (ja) | 1994-09-09 | 1994-09-09 | 半導体装置の製造方法 |
| US08/525,143 US5830771A (en) | 1994-09-09 | 1995-09-08 | Manufacturing method for semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6215730A JP2929944B2 (ja) | 1994-09-09 | 1994-09-09 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0883854A JPH0883854A (ja) | 1996-03-26 |
| JP2929944B2 true JP2929944B2 (ja) | 1999-08-03 |
Family
ID=16677246
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6215730A Expired - Lifetime JP2929944B2 (ja) | 1994-09-09 | 1994-09-09 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5830771A (ja) |
| JP (1) | JP2929944B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9324710B2 (en) | 2014-02-24 | 2016-04-26 | International Business Machines Corporation | Very planar gate cut post replacement gate process |
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| JP3528575B2 (ja) * | 1998-02-17 | 2004-05-17 | セイコーエプソン株式会社 | 不揮発性半導体記憶装置及びその製造方法 |
| KR100314708B1 (ko) * | 1998-07-03 | 2002-04-24 | 윤종용 | 이피롬셀이내장된반도체소자의제조방법 |
| KR100316714B1 (ko) * | 1998-07-11 | 2001-12-12 | 윤종용 | 플래쉬 메모리소자의 셀 제조방법 |
| KR100339420B1 (ko) * | 1999-11-03 | 2002-05-31 | 박종섭 | 반도체 메모리 소자의 제조 방법 |
| KR100370133B1 (ko) * | 2000-12-05 | 2003-02-05 | 주식회사 하이닉스반도체 | 프레쉬 메모리 소자 제조 방법 |
| KR100668727B1 (ko) * | 2001-05-23 | 2007-01-26 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 제조방법 |
| KR100396473B1 (ko) | 2001-05-29 | 2003-09-02 | 삼성전자주식회사 | 플로팅 게이트를 갖는 반도체 메모리 장치 및 그 제조방법 |
| JP4804666B2 (ja) * | 2001-08-10 | 2011-11-02 | オンセミコンダクター・トレーディング・リミテッド | 半導体装置の製造方法 |
| DE10205079B4 (de) * | 2002-02-07 | 2008-01-03 | Infineon Technologies Ag | Verfahren zur Herstellung einer Speicherzelle |
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| KR100520846B1 (ko) * | 2004-05-11 | 2005-10-12 | 삼성전자주식회사 | 플로팅 게이트 형성 방법 및 이를 이용한 불휘발성 메모리장치의 제조방법 |
| JP2007027268A (ja) * | 2005-07-13 | 2007-02-01 | Renesas Technology Corp | 半導体装置およびその製造方法 |
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| JP5010222B2 (ja) | 2006-09-21 | 2012-08-29 | 株式会社東芝 | 不揮発性半導体記憶装置 |
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1994
- 1994-09-09 JP JP6215730A patent/JP2929944B2/ja not_active Expired - Lifetime
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1995
- 1995-09-08 US US08/525,143 patent/US5830771A/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH0883854A (ja) | 1996-03-26 |
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