JPH08148586A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH08148586A JPH08148586A JP6286517A JP28651794A JPH08148586A JP H08148586 A JPH08148586 A JP H08148586A JP 6286517 A JP6286517 A JP 6286517A JP 28651794 A JP28651794 A JP 28651794A JP H08148586 A JPH08148586 A JP H08148586A
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- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
Abstract
(57)【要約】
【目的】本発明は、メモリセルのコントロールゲート端
とフローティングゲート端との間の層間絶縁膜が必要以
上に酸化されることなく、周囲回路トランジスタゲート
酸化膜が十分な絶縁耐圧を持つように適性に酸化される
半導体装置の製造方法を提供することを目的とする。 【構成】本発明は、半導体基板１上に形成されたメモリ
セル部２００，２０１と、周辺回路トランジスタ部３０
０，３０１を有する不揮発性半導体記憶装置であり、メ
モリセル部２００，２０１を形成する際に、メモリセル
部２００，２０１の積層領域全面と、周辺回路トランジ
スタ部３００，３０１の上面と、を耐酸化性膜層で覆っ
た後、熱酸化により全面上に酸化膜層を形成する工程と
を備える半導体装置の製造方法である。
とフローティングゲート端との間の層間絶縁膜が必要以
上に酸化されることなく、周囲回路トランジスタゲート
酸化膜が十分な絶縁耐圧を持つように適性に酸化される
半導体装置の製造方法を提供することを目的とする。 【構成】本発明は、半導体基板１上に形成されたメモリ
セル部２００，２０１と、周辺回路トランジスタ部３０
０，３０１を有する不揮発性半導体記憶装置であり、メ
モリセル部２００，２０１を形成する際に、メモリセル
部２００，２０１の積層領域全面と、周辺回路トランジ
スタ部３００，３０１の上面と、を耐酸化性膜層で覆っ
た後、熱酸化により全面上に酸化膜層を形成する工程と
を備える半導体装置の製造方法である。
Description
【０００１】
【産業上の利用分野】この発明は、フローティングゲー
ト及びコントロールゲートからなる２層ゲート構造を有
する不揮発性半導体記憶装置の製造方法に関する。
ト及びコントロールゲートからなる２層ゲート構造を有
する不揮発性半導体記憶装置の製造方法に関する。
【０００２】
【従来の技術】従来、フローティングゲート及びコント
ロールゲートを有する２層ゲート構造のＭＯＳトランジ
スタをメモリセルとして備えている不揮発性半導体記憶
装置を製造する際に、メモリセルおよび周辺回路トラン
ジスタを形成した後に、熱酸化によって後酸化膜を同時
に形成している。
ロールゲートを有する２層ゲート構造のＭＯＳトランジ
スタをメモリセルとして備えている不揮発性半導体記憶
装置を製造する際に、メモリセルおよび周辺回路トラン
ジスタを形成した後に、熱酸化によって後酸化膜を同時
に形成している。
【０００３】前記周辺回路トランジスタを８Ｖ以上３０
Ｖ以下の高電圧で駆動する不揮発性半導体記憶装置、例
えばＮＡＮＤ型ＥＥＰＲＯＭ等において、周辺回路トラ
ンジスタゲート端と拡散層との間のゲート酸化膜は、メ
モリセルのフローティングゲート５端と拡散層との間の
ゲート酸化膜に比べてより高い電界が印加されるため、
図１０に示すような、より高い絶縁耐圧を持ち、チャネ
ル下で起こるドレイン耐圧も十分耐えうる膜厚ｔ1 が必
要となる。従って、後酸化膜の形成は、周辺回路トラン
ジスタゲート端のゲート酸化膜の絶縁耐圧に合わせて、
十分な長時間に渡って熱酸化を行っていた。
Ｖ以下の高電圧で駆動する不揮発性半導体記憶装置、例
えばＮＡＮＤ型ＥＥＰＲＯＭ等において、周辺回路トラ
ンジスタゲート端と拡散層との間のゲート酸化膜は、メ
モリセルのフローティングゲート５端と拡散層との間の
ゲート酸化膜に比べてより高い電界が印加されるため、
図１０に示すような、より高い絶縁耐圧を持ち、チャネ
ル下で起こるドレイン耐圧も十分耐えうる膜厚ｔ1 が必
要となる。従って、後酸化膜の形成は、周辺回路トラン
ジスタゲート端のゲート酸化膜の絶縁耐圧に合わせて、
十分な長時間に渡って熱酸化を行っていた。
【０００４】
【発明が解決しようとする課題】しかし、ＮＡＮＤ型Ｅ
ＥＰＲＯＭ等の周辺回路を高電圧で駆動する不揮発性半
導体装置を製造する際に、あまり酸化時間を長くすると
メモリセル部のゲート端が必要以上に酸化される。特
に、コントロールゲート端部とフローティングゲート端
部との間の層間絶縁膜、例えばＯＮＯ膜６が酸化され膜
厚ｔ2 になる。
ＥＰＲＯＭ等の周辺回路を高電圧で駆動する不揮発性半
導体装置を製造する際に、あまり酸化時間を長くすると
メモリセル部のゲート端が必要以上に酸化される。特
に、コントロールゲート端部とフローティングゲート端
部との間の層間絶縁膜、例えばＯＮＯ膜６が酸化され膜
厚ｔ2 になる。
【０００５】この結果、メモリセルのカップリング比が
低下して、メモリセルの特性が劣化するという悪影響を
引き起こすことになる。つまり、メモリセルのコントロ
ールゲート７の端部とフローティングゲート５の端部と
の間の層間絶縁膜、たとえばＯＮＯ膜が必要以上に厚く
なり、メモリセルのカップリング比が低下し、セルの特
性が劣化してしまうという問題があった。
低下して、メモリセルの特性が劣化するという悪影響を
引き起こすことになる。つまり、メモリセルのコントロ
ールゲート７の端部とフローティングゲート５の端部と
の間の層間絶縁膜、たとえばＯＮＯ膜が必要以上に厚く
なり、メモリセルのカップリング比が低下し、セルの特
性が劣化してしまうという問題があった。
【０００６】そこで本発明は、メモリセルのコントロー
ルゲート端とフローティングゲート端との間の層間絶縁
膜が必要以上に酸化されることがなく、周囲回路トラン
ジスタゲート端のゲート酸化膜が十分な絶縁耐圧を持つ
ように適性に酸化される半導体装置の製造方法を提供す
ることを目的とする。
ルゲート端とフローティングゲート端との間の層間絶縁
膜が必要以上に酸化されることがなく、周囲回路トラン
ジスタゲート端のゲート酸化膜が十分な絶縁耐圧を持つ
ように適性に酸化される半導体装置の製造方法を提供す
ることを目的とする。
【０００７】
【課題を解決するための手段】本発明は上記目的を達成
するために、半導体基板上に形成されたメモリセル部
と、周辺回路トランジスタ部を有する不揮発性半導体記
憶装置の製造工程において、前記メモリセル部となる第
１の積層構造と、前記周辺回路トランジスタ部となる第
２の積層構造を形成した後、前記第１の積層構造の全面
を耐酸化性膜層で覆い、且つ前記第２の積層構造の上面
に該耐酸化性膜層を形成する耐酸化性膜形成工程と、前
記耐酸化性膜形成工程の後、熱酸化により全面上に酸化
膜層を形成する工程とを備えた半導体装置の製造方法を
提供する。
するために、半導体基板上に形成されたメモリセル部
と、周辺回路トランジスタ部を有する不揮発性半導体記
憶装置の製造工程において、前記メモリセル部となる第
１の積層構造と、前記周辺回路トランジスタ部となる第
２の積層構造を形成した後、前記第１の積層構造の全面
を耐酸化性膜層で覆い、且つ前記第２の積層構造の上面
に該耐酸化性膜層を形成する耐酸化性膜形成工程と、前
記耐酸化性膜形成工程の後、熱酸化により全面上に酸化
膜層を形成する工程とを備えた半導体装置の製造方法を
提供する。
【０００８】さらに、前記半導体装置の製造方法におい
て、半導体基板の表面領域に第１の絶縁膜、第１の導電
層、第２の絶縁膜を積層形成する工程と、メモリセルを
形成すべき領域（メモリセル領域）以外の前記第２の絶
縁膜と第１の導電層と第１の絶縁膜を選択的に半導体基
板表面が露出するまで除去する工程と、前記メモリセル
領域以外の領域の半導体基板表面に第３の絶縁膜を形成
する工程と、前記メモリセル領域の第２の絶縁膜上及
び、該メモリセル領域以外の第３の絶縁膜上に第２の導
電層を形成する工程と、前記メモリセル領域の所望領域
の前記第２の導電層と第２の絶縁膜、第１の導電層、第
１の絶縁膜を自己整合的に選択的に除去する工程と、前
記第２の導電層上と半導体基板上に耐酸化性膜を堆積す
る工程と、前記メモリセル領域以外の一部の耐酸化性
膜、第２の導電層、第３の絶縁膜を順次選択的に除去す
る工程と、前記耐酸化性膜上と半導体基板上に熱酸化に
より酸化膜層を形成する工程とを備えた半導体装置の製
造方法を提供する。
て、半導体基板の表面領域に第１の絶縁膜、第１の導電
層、第２の絶縁膜を積層形成する工程と、メモリセルを
形成すべき領域（メモリセル領域）以外の前記第２の絶
縁膜と第１の導電層と第１の絶縁膜を選択的に半導体基
板表面が露出するまで除去する工程と、前記メモリセル
領域以外の領域の半導体基板表面に第３の絶縁膜を形成
する工程と、前記メモリセル領域の第２の絶縁膜上及
び、該メモリセル領域以外の第３の絶縁膜上に第２の導
電層を形成する工程と、前記メモリセル領域の所望領域
の前記第２の導電層と第２の絶縁膜、第１の導電層、第
１の絶縁膜を自己整合的に選択的に除去する工程と、前
記第２の導電層上と半導体基板上に耐酸化性膜を堆積す
る工程と、前記メモリセル領域以外の一部の耐酸化性
膜、第２の導電層、第３の絶縁膜を順次選択的に除去す
る工程と、前記耐酸化性膜上と半導体基板上に熱酸化に
より酸化膜層を形成する工程とを備えた半導体装置の製
造方法を提供する。
【０００９】
【作用】以上のような構成の半導体装置の製造方法によ
り、周辺回路トランジスタには耐酸化性膜が形成されな
いため、トランジスタゲート端部と拡散層との間のゲー
ト酸化膜は、熱酸化によって十分な絶縁耐圧を持つ厚さ
に形成される。またメモリセルは、耐酸化性膜で覆われ
ているため、コントロールゲート端部とフローティング
ゲート端部の間のＯＮＯ膜の酸化が防止され、カップリ
ング比が低下しない。
り、周辺回路トランジスタには耐酸化性膜が形成されな
いため、トランジスタゲート端部と拡散層との間のゲー
ト酸化膜は、熱酸化によって十分な絶縁耐圧を持つ厚さ
に形成される。またメモリセルは、耐酸化性膜で覆われ
ているため、コントロールゲート端部とフローティング
ゲート端部の間のＯＮＯ膜の酸化が防止され、カップリ
ング比が低下しない。
【００１０】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１乃至図３には、本発明による第１実施
例としての半導体装置の製造方法の製造工程に沿ったＮ
ＡＮＤ型ＥＥＰＲＯＭの断面図を示す。ここで、本実施
例において、ＮＡＮＤ型ＥＥＰＲＯＭの製造方法を例と
して説明する。
に説明する。図１乃至図３には、本発明による第１実施
例としての半導体装置の製造方法の製造工程に沿ったＮ
ＡＮＤ型ＥＥＰＲＯＭの断面図を示す。ここで、本実施
例において、ＮＡＮＤ型ＥＥＰＲＯＭの製造方法を例と
して説明する。
【００１１】まず、図１（ａ）に示す工程においては、
Ｎ型シリコン基板１上にウェル領域２を形成した後、通
常の素子分離法を用いて選択酸化し、素子分離領域に膜
厚５００ｎｍのシリコン酸化膜３を形成する。
Ｎ型シリコン基板１上にウェル領域２を形成した後、通
常の素子分離法を用いて選択酸化し、素子分離領域に膜
厚５００ｎｍのシリコン酸化膜３を形成する。
【００１２】それから全面上に、膜厚１０〜２５ｎｍの
ゲート酸化膜層４、膜厚５０〜１５０ｎｍのフローティ
ングゲート５（ポリシリコン層：１２）を順次、積層形
成する。その後、フォトリソ技術によりマスクをフォト
レジストでパターニングして、隣設する電位的に浮遊と
なるフローティングゲート５の分離のためのエッチング
を行う。その後、膜厚２０〜３０ｎｍの層間絶縁膜層、
例えば、ＯＮＯ膜６を形成する。
ゲート酸化膜層４、膜厚５０〜１５０ｎｍのフローティ
ングゲート５（ポリシリコン層：１２）を順次、積層形
成する。その後、フォトリソ技術によりマスクをフォト
レジストでパターニングして、隣設する電位的に浮遊と
なるフローティングゲート５の分離のためのエッチング
を行う。その後、膜厚２０〜３０ｎｍの層間絶縁膜層、
例えば、ＯＮＯ膜６を形成する。
【００１３】次に図１（ｂ）に示す工程においては、メ
モリセル領域１００のＯＮＯ膜６上にフォトリソ技術に
よりフォトレジスト１４からなるマスクを形成して、周
辺回路トランジスタ領域１０１のみをウェル領域２が露
出するまで除去する。
モリセル領域１００のＯＮＯ膜６上にフォトリソ技術に
よりフォトレジスト１４からなるマスクを形成して、周
辺回路トランジスタ領域１０１のみをウェル領域２が露
出するまで除去する。
【００１４】そして、図１（ｃ）に示す工程において
は、全面上に、２５〜５０ｎｍのゲート酸化膜層９、膜
厚３５０ｎｍのコントロールゲート７（ポリシリコン
層：１０，１３）を順次形成する。次いでフォトリソ技
術により、図２（ａ）に示すようなメモリセル部２０
０，２０１を形成する。
は、全面上に、２５〜５０ｎｍのゲート酸化膜層９、膜
厚３５０ｎｍのコントロールゲート７（ポリシリコン
層：１０，１３）を順次形成する。次いでフォトリソ技
術により、図２（ａ）に示すようなメモリセル部２０
０，２０１を形成する。
【００１５】次に、図２（ｂ）に示す工程においては、
全面上に厚さ２０ｎｍ程度の耐酸化性膜、例えばシリコ
ン窒化膜１１を形成する。その後、フォトリソ技術によ
り、メモリセル領域上に図２（ｃ）に示すような周辺回
路トランジスタ３００，３０１を形成する。その結果、
周辺回路トランジスタゲート３００，３０１は、ゲート
上部にのみシリコン窒化膜が残っている。
全面上に厚さ２０ｎｍ程度の耐酸化性膜、例えばシリコ
ン窒化膜１１を形成する。その後、フォトリソ技術によ
り、メモリセル領域上に図２（ｃ）に示すような周辺回
路トランジスタ３００，３０１を形成する。その結果、
周辺回路トランジスタゲート３００，３０１は、ゲート
上部にのみシリコン窒化膜が残っている。
【００１６】その後、図３（ａ）に示す工程において、
熱酸化を行い、全面上に後酸化膜８を形成する。メモリ
セル部２００，２０１は、シリコン窒化膜で覆われてい
るため、コントロールゲート７の端部とフローティング
ゲート５の端部との間のＯＮＯ膜６や、フローティング
ゲート５とソース及びドレイン拡散層との間のゲート酸
化膜４のフローティングゲート両下端部の酸化は抑制さ
れる。
熱酸化を行い、全面上に後酸化膜８を形成する。メモリ
セル部２００，２０１は、シリコン窒化膜で覆われてい
るため、コントロールゲート７の端部とフローティング
ゲート５の端部との間のＯＮＯ膜６や、フローティング
ゲート５とソース及びドレイン拡散層との間のゲート酸
化膜４のフローティングゲート両下端部の酸化は抑制さ
れる。
【００１７】よって、カップリング比の低下やばらつき
を防ぐ事ができ、セル特性の劣化はなくなる。一方、周
辺回路トランジスタの側壁にはシリコン窒化膜が形成さ
れていないため、トランジスタゲート下端部と拡散層と
の間のゲート酸化膜は、熱酸化によって十分な厚さｔ1
の酸化膜が形成される。
を防ぐ事ができ、セル特性の劣化はなくなる。一方、周
辺回路トランジスタの側壁にはシリコン窒化膜が形成さ
れていないため、トランジスタゲート下端部と拡散層と
の間のゲート酸化膜は、熱酸化によって十分な厚さｔ1
の酸化膜が形成される。
【００１８】以降、層間絶縁膜を堆積し、コンタクト開
孔、電極配線を形成する等は、一般の半導体装置の製造
方法と同様である。通常、トランジスタのｓｕｒｆａｃ
ｅ ｂｒｅａｋ ｄｏｗｎ耐圧は、トランジスタのゲー
ト拡散層がオーバーラップするゲート端の酸化膜電界で
決まる。従って、このようにセルトランジスタよりも高
電界がかかる周辺トランジスタのみトランジスタ下端の
角を丸めることにより、セルトランジスタ、周辺トラン
ジスタそれぞれに要求される性能を両立させることがで
きる。
孔、電極配線を形成する等は、一般の半導体装置の製造
方法と同様である。通常、トランジスタのｓｕｒｆａｃ
ｅ ｂｒｅａｋ ｄｏｗｎ耐圧は、トランジスタのゲー
ト拡散層がオーバーラップするゲート端の酸化膜電界で
決まる。従って、このようにセルトランジスタよりも高
電界がかかる周辺トランジスタのみトランジスタ下端の
角を丸めることにより、セルトランジスタ、周辺トラン
ジスタそれぞれに要求される性能を両立させることがで
きる。
【００１９】さらに、シリコン窒化膜でおおっているの
で、外部から侵入したＮａ+ 等の可動イオンがメモリル
セル内に侵入し難くなるため、フローティングゲート内
に注入されていた電子を中和してデータが反転してしま
うといった問題を回避する事もできる。
で、外部から侵入したＮａ+ 等の可動イオンがメモリル
セル内に侵入し難くなるため、フローティングゲート内
に注入されていた電子を中和してデータが反転してしま
うといった問題を回避する事もできる。
【００２０】なお、前述した第１実施例では、シリコン
窒化膜の形成方法を特に説明しなかったが、この耐酸化
膜の形成方法はＬＰＣＶＤ法、プラズマ窒化法、直接窒
化法など、本発明の効果を実現するためにはいずれの手
法でも良い。
窒化膜の形成方法を特に説明しなかったが、この耐酸化
膜の形成方法はＬＰＣＶＤ法、プラズマ窒化法、直接窒
化法など、本発明の効果を実現するためにはいずれの手
法でも良い。
【００２１】また、第１実施例では、セルトランジスタ
の加工した直後にシリコン窒化膜を形成したが、シリコ
ン窒化膜の形成前に僅かの膜厚、例えば８ｎｍ厚程度の
酸化膜を形成しても良い。トランジスタの電界集中は、
ゲート端で発生するため、この領域では酸化膜質の劣化
が起きやすい。従って、実際にはセル領域といえども僅
かに酸化してゲート端の角を丸める方が信頼性上好まし
い。このような構成例を図３（ｂ）に示す。
の加工した直後にシリコン窒化膜を形成したが、シリコ
ン窒化膜の形成前に僅かの膜厚、例えば８ｎｍ厚程度の
酸化膜を形成しても良い。トランジスタの電界集中は、
ゲート端で発生するため、この領域では酸化膜質の劣化
が起きやすい。従って、実際にはセル領域といえども僅
かに酸化してゲート端の角を丸める方が信頼性上好まし
い。このような構成例を図３（ｂ）に示す。
【００２２】なお、以降の実施例についても両方の手法
があるが、代表として薄い酸化膜形成を省略した場合に
ついて説明する。前述した第１実施例では、メモリルセ
ルを形成した後、全面にシリコン窒化膜を形成し、その
まま周辺回路トランジスタの加工をしたが、シリコン窒
化膜は全面形成後に周辺回路トランジスタ領域のみ除去
しても良い。
があるが、代表として薄い酸化膜形成を省略した場合に
ついて説明する。前述した第１実施例では、メモリルセ
ルを形成した後、全面にシリコン窒化膜を形成し、その
まま周辺回路トランジスタの加工をしたが、シリコン窒
化膜は全面形成後に周辺回路トランジスタ領域のみ除去
しても良い。
【００２３】次に図１（ａ）乃至図２（ｂ）、図４の製
造工程を示す断面図を参照して、第２実施例としての半
導体装置の製造方法について説明する。前述した第１実
施例と同様に、まず図１（ａ）に示す工程においては、
Ｎ型シリコン基板１上にウェル領域２を形成した後、通
常の素子分離法を用いて選択酸化し、膜厚５００ｎｍの
シリコン酸化膜からなる素子分離領域３を形成する。そ
れから全面上に、膜厚１０〜２５ｎｍのゲート酸化膜層
４、膜厚５０〜１５０ｎｍのフローティングゲート５
（ポリシリコン層：１２）を順次、積層形成する。その
後、フォトリソ技術により、マスクとなるフォトレジス
トを形成して、隣設する電位的に浮遊となるフローティ
ングゲート５の分離のためのエッチングを行う。その
後、膜厚２０〜３０ｎｍの層間絶縁膜層、例えば、ＯＮ
Ｏ膜６を形成する。
造工程を示す断面図を参照して、第２実施例としての半
導体装置の製造方法について説明する。前述した第１実
施例と同様に、まず図１（ａ）に示す工程においては、
Ｎ型シリコン基板１上にウェル領域２を形成した後、通
常の素子分離法を用いて選択酸化し、膜厚５００ｎｍの
シリコン酸化膜からなる素子分離領域３を形成する。そ
れから全面上に、膜厚１０〜２５ｎｍのゲート酸化膜層
４、膜厚５０〜１５０ｎｍのフローティングゲート５
（ポリシリコン層：１２）を順次、積層形成する。その
後、フォトリソ技術により、マスクとなるフォトレジス
トを形成して、隣設する電位的に浮遊となるフローティ
ングゲート５の分離のためのエッチングを行う。その
後、膜厚２０〜３０ｎｍの層間絶縁膜層、例えば、ＯＮ
Ｏ膜６を形成する。
【００２４】次に図１（ｂ）に示す工程においては、メ
モリセル領域１００のＯＮＯ膜６上にフォトレジストを
形成し、これをマスクとして、周辺回路トランジスタ領
域１０１のみをウェル領域２が露出するまで除去する。
モリセル領域１００のＯＮＯ膜６上にフォトレジストを
形成し、これをマスクとして、周辺回路トランジスタ領
域１０１のみをウェル領域２が露出するまで除去する。
【００２５】そして、図１（ｃ）に示す工程において
は、全面上に、２５〜５０ｎｍのゲート酸化膜層９、３
５０ｎｍのコントロールゲート７（ポリシリコン層：１
０，１３）を順次形成する。次いでフォトリソ技術によ
り、図２（ａ）に示すようなメモリセル部２００，２０
１を形成する。以上の工程は第１実施例と同等である。
は、全面上に、２５〜５０ｎｍのゲート酸化膜層９、３
５０ｎｍのコントロールゲート７（ポリシリコン層：１
０，１３）を順次形成する。次いでフォトリソ技術によ
り、図２（ａ）に示すようなメモリセル部２００，２０
１を形成する。以上の工程は第１実施例と同等である。
【００２６】次に図２（ｂ）に示すように、膜厚２０ｎ
ｍ程度の耐酸化性膜、例えばシリコン窒化膜１１を全面
上に形成し、その後、フォトリソ技術によりエッチング
することにより、図４（ａ）に示すように、周辺回路ト
ランジスタ領域１０１のみシリコン窒化膜層１１を除去
して、周辺回路トランジスタを形成する。これにより図
４（ｂ）に示すように、周辺回路トランジスタゲートの
側壁だけでなく、その上面のシリコン窒化膜も除去でき
る。
ｍ程度の耐酸化性膜、例えばシリコン窒化膜１１を全面
上に形成し、その後、フォトリソ技術によりエッチング
することにより、図４（ａ）に示すように、周辺回路ト
ランジスタ領域１０１のみシリコン窒化膜層１１を除去
して、周辺回路トランジスタを形成する。これにより図
４（ｂ）に示すように、周辺回路トランジスタゲートの
側壁だけでなく、その上面のシリコン窒化膜も除去でき
る。
【００２７】この後、図４（ｃ）に示すように、全面熱
酸化により後酸化膜層８を形成するが、これらの工程に
よって得られる効果は、第１実施例と同等である。次に
前述した第１，第２実施例は、メモリセル領域全面にシ
リコン窒化膜を残した例であったが、第３実施例とし
て、メモリセル領域内でも選択トランジスタ領域のシリ
コン窒化膜が除去される例について説明する。
酸化により後酸化膜層８を形成するが、これらの工程に
よって得られる効果は、第１実施例と同等である。次に
前述した第１，第２実施例は、メモリセル領域全面にシ
リコン窒化膜を残した例であったが、第３実施例とし
て、メモリセル領域内でも選択トランジスタ領域のシリ
コン窒化膜が除去される例について説明する。
【００２８】図１（ａ）乃至図２（ｂ）及び図５には、
第３実施例の半導体装置の製造方法を工程順に示した断
面図を示す。前述した第１実施例と同様に、まず、図１
（ａ）に示す工程においては、Ｎ型シリコン基板１上に
ウェル領域２を形成した後、通常の素子分離法を用いて
選択酸化し、素子分離領域となる膜厚５００ｎｍのシリ
コン酸化膜３を形成する。
第３実施例の半導体装置の製造方法を工程順に示した断
面図を示す。前述した第１実施例と同様に、まず、図１
（ａ）に示す工程においては、Ｎ型シリコン基板１上に
ウェル領域２を形成した後、通常の素子分離法を用いて
選択酸化し、素子分離領域となる膜厚５００ｎｍのシリ
コン酸化膜３を形成する。
【００２９】それから全面上に、膜厚１０〜２５ｎｍの
ゲート酸化膜層４、５０〜１５０ｎｍのフローティング
ゲート５（ポリシリコン層：１２）を順次、積層形成す
る。その後、フォトリソ技術により、隣設する浮遊ゲー
トとなる第１ポリシリコン層５の分離のためのエッチン
グを行う。その後、膜厚２０〜３０ｎｍの層間絶縁膜
層、例えば、ＯＮＯ膜６を形成する。
ゲート酸化膜層４、５０〜１５０ｎｍのフローティング
ゲート５（ポリシリコン層：１２）を順次、積層形成す
る。その後、フォトリソ技術により、隣設する浮遊ゲー
トとなる第１ポリシリコン層５の分離のためのエッチン
グを行う。その後、膜厚２０〜３０ｎｍの層間絶縁膜
層、例えば、ＯＮＯ膜６を形成する。
【００３０】次に図１（ｂ）に示す工程においては、メ
モリセル領域１００のＯＮＯ膜６上にフォトレジストを
形成し、これをマスクとして、周辺回路トランジスタ領
域１０１のみをウェル領域２が露出するまで除去する。
モリセル領域１００のＯＮＯ膜６上にフォトレジストを
形成し、これをマスクとして、周辺回路トランジスタ領
域１０１のみをウェル領域２が露出するまで除去する。
【００３１】そして、図１（ｃ）に示す工程において
は、全面上に、２５〜５０ｎｍのゲート酸化膜層９、３
５０ｎｍのコントロールゲート７（ポリシリコン層：１
０，１３）を順次形成する。次いでフォトリソ技術によ
り、図２（ａ）に示すようなメモリセル部２００，２０
１を形成する。
は、全面上に、２５〜５０ｎｍのゲート酸化膜層９、３
５０ｎｍのコントロールゲート７（ポリシリコン層：１
０，１３）を順次形成する。次いでフォトリソ技術によ
り、図２（ａ）に示すようなメモリセル部２００，２０
１を形成する。
【００３２】次に、図２（ｂ）に示すように、膜厚２０
ｎｍ程度の耐酸化性膜、例えばシリコン窒化膜１１を全
面上に形成し、その後、フォトリソ技術によりエッチン
グする。このエッチングにより、図５（ａ）に示すよう
に、周辺回路トランジスタ領域１０１及び選択トランジ
スタ領域２０１のシリコン窒化膜層１１が除去され、周
辺回路トランジスタが形成される。これにより、図５
（ｂ）に示すように、周辺回路トランジスタゲートと選
択トランジスタの側壁及び上面のシリコン窒化膜が除去
される。
ｎｍ程度の耐酸化性膜、例えばシリコン窒化膜１１を全
面上に形成し、その後、フォトリソ技術によりエッチン
グする。このエッチングにより、図５（ａ）に示すよう
に、周辺回路トランジスタ領域１０１及び選択トランジ
スタ領域２０１のシリコン窒化膜層１１が除去され、周
辺回路トランジスタが形成される。これにより、図５
（ｂ）に示すように、周辺回路トランジスタゲートと選
択トランジスタの側壁及び上面のシリコン窒化膜が除去
される。
【００３３】この後、図５（ｃ）に示すように、熱酸化
により全面上に、後酸化膜層８を形成するが、これらの
工程によって得られる効果は、第１実施例で述べ効果に
加え、選択トランジスタゲート端と拡散層の間のゲート
酸化膜も十分厚く（ｔ3 ）することができ、選択トラン
ジスタの耐圧を上げることができる。
により全面上に、後酸化膜層８を形成するが、これらの
工程によって得られる効果は、第１実施例で述べ効果に
加え、選択トランジスタゲート端と拡散層の間のゲート
酸化膜も十分厚く（ｔ3 ）することができ、選択トラン
ジスタの耐圧を上げることができる。
【００３４】なお、本実施例では、メモリセル形成後、
周辺回路トランジスタ形成前にシリコン窒化膜を形成し
たが、周辺回路トランジスタを形成した後に、全面上に
シリコン窒化膜を形成してもよい。
周辺回路トランジスタ形成前にシリコン窒化膜を形成し
たが、周辺回路トランジスタを形成した後に、全面上に
シリコン窒化膜を形成してもよい。
【００３５】図１（ａ）乃至図２（ａ）、図４（ｂ），
図４（ｃ）及び図６には、第４実施例の半導体装置の製
造方法を工程順に示した断面図を示し、説明する。第１
実施例と同様に、図１（ａ）乃至図２（ａ）に示す工程
により、メモリセル部２００，２０１を形成する。その
後、図６（ａ）に示すように周辺トランジスタを形成す
る。
図４（ｃ）及び図６には、第４実施例の半導体装置の製
造方法を工程順に示した断面図を示し、説明する。第１
実施例と同様に、図１（ａ）乃至図２（ａ）に示す工程
により、メモリセル部２００，２０１を形成する。その
後、図６（ａ）に示すように周辺トランジスタを形成す
る。
【００３６】次に、図６（ｂ）に示すように、全面上
に、例えば２０ｎｍ厚のシリコン窒化膜１１を形成す
る。その後、メモリセル領域１００をフォトリソ技術に
より、図４（ｂ）に示すように、周辺回路トランジスタ
領域１０１のシリコン窒化膜層１１のみ、ＣＤＥ法によ
りエッチング除去する。
に、例えば２０ｎｍ厚のシリコン窒化膜１１を形成す
る。その後、メモリセル領域１００をフォトリソ技術に
より、図４（ｂ）に示すように、周辺回路トランジスタ
領域１０１のシリコン窒化膜層１１のみ、ＣＤＥ法によ
りエッチング除去する。
【００３７】その後、図４（ｃ）に示すように、熱酸化
を行い全面上に後酸化膜８を形成することによって、第
１実施例と同様の効果を得ることができる。次に、第５
実施例としての半導体装置の製造方法について説明す
る。前述した第４実施例では、周辺回路トランジスタ領
域のみシリコン窒化膜層を除去したが、第５実施例で
は、さらに、メモリセル領域内の選択トランジスタ部分
のシリコン窒化膜層も除去した例である。
を行い全面上に後酸化膜８を形成することによって、第
１実施例と同様の効果を得ることができる。次に、第５
実施例としての半導体装置の製造方法について説明す
る。前述した第４実施例では、周辺回路トランジスタ領
域のみシリコン窒化膜層を除去したが、第５実施例で
は、さらに、メモリセル領域内の選択トランジスタ部分
のシリコン窒化膜層も除去した例である。
【００３８】図１（ａ）乃至図２（ａ）、図５は、第５
実施例に係る半導体装置の製造方法を工程順に示した断
面図である。前述した第１実施例と同様に、図１（ａ）
乃至図２（ａ）に示すように、メモリセル部２００，２
０１を形成する。その後、図６（ａ）に示すように周辺
トランジスタを形成する。次に、図６（ｂ）に示すと同
様に、全面上に、例えば２０ｎｍ厚程度のシリコン窒化
膜１１を形成する。
実施例に係る半導体装置の製造方法を工程順に示した断
面図である。前述した第１実施例と同様に、図１（ａ）
乃至図２（ａ）に示すように、メモリセル部２００，２
０１を形成する。その後、図６（ａ）に示すように周辺
トランジスタを形成する。次に、図６（ｂ）に示すと同
様に、全面上に、例えば２０ｎｍ厚程度のシリコン窒化
膜１１を形成する。
【００３９】それからメモリセルトランジスタ領域２０
０をフォトリソ技術により、周辺回路トランジスタ領域
１０１、およびメモリセル領域内の選択トランジスタ部
分２０１のシリコン窒化膜層１１をＣＤＥ法によりエッ
チング除去すると、図５（ｂ）に示すように形成され
る。
０をフォトリソ技術により、周辺回路トランジスタ領域
１０１、およびメモリセル領域内の選択トランジスタ部
分２０１のシリコン窒化膜層１１をＣＤＥ法によりエッ
チング除去すると、図５（ｂ）に示すように形成され
る。
【００４０】その後、図５（ｃ）に示すように全面熱酸
化を行い、後酸化膜８を形成することによって、第３実
施例と同様の効果を得ることができる。次に第６実施例
について説明する。
化を行い、後酸化膜８を形成することによって、第３実
施例と同様の効果を得ることができる。次に第６実施例
について説明する。
【００４１】前述した第４実施例においては、周辺回路
トランジスタ領域のすべてシリコン窒化膜は除去した
が、ＮＡＮＤ型ＥＥＰＲＯＭの場合、周辺回路トランジ
スタとして電源電圧以上１２Ｖ以下がかかるトランジス
タと、８Ｖ以上３０Ｖ以下がかかる高耐圧のトランジス
タがあり、この第６実施例は高耐圧トランジスタ領域の
みシリコン窒化膜を除去した例ある。
トランジスタ領域のすべてシリコン窒化膜は除去した
が、ＮＡＮＤ型ＥＥＰＲＯＭの場合、周辺回路トランジ
スタとして電源電圧以上１２Ｖ以下がかかるトランジス
タと、８Ｖ以上３０Ｖ以下がかかる高耐圧のトランジス
タがあり、この第６実施例は高耐圧トランジスタ領域の
みシリコン窒化膜を除去した例ある。
【００４２】図１（ａ）乃至図２（ａ）、図６乃至図７
は、第６実施例に係る半導体装置の製造方法を工程順に
示した断面図である。前述した第１実施例と同様に、図
１（ａ）乃至図２（ａ）に示すようにＮ型シリコン基板
１のウェル領域２上にメモリセル領域を形成する。その
後、図６（ａ）に示すように周辺トランジスタを形成す
る。
は、第６実施例に係る半導体装置の製造方法を工程順に
示した断面図である。前述した第１実施例と同様に、図
１（ａ）乃至図２（ａ）に示すようにＮ型シリコン基板
１のウェル領域２上にメモリセル領域を形成する。その
後、図６（ａ）に示すように周辺トランジスタを形成す
る。
【００４３】次に、図６（ｂ）に示すように、全面上に
例えば２０ｎｍ厚程度のシリコン窒化膜１１を形成す
る。その後、図７（ａ）に示すように、メモリセル領域
１００及び、電源電圧以上１２Ｖ以下がかかるトランジ
スタ領域３０１をフォトリソ技術により、高耐圧トラン
ジスタ領域３００のシリコン窒化膜層１１のみＣＤＥ法
によりエッチング除去する。
例えば２０ｎｍ厚程度のシリコン窒化膜１１を形成す
る。その後、図７（ａ）に示すように、メモリセル領域
１００及び、電源電圧以上１２Ｖ以下がかかるトランジ
スタ領域３０１をフォトリソ技術により、高耐圧トラン
ジスタ領域３００のシリコン窒化膜層１１のみＣＤＥ法
によりエッチング除去する。
【００４４】さらに、図７（ｂ）に示すように、全面上
に熱酸化による後酸化膜８を形成する。この熱酸化によ
り、高耐圧トランジスタゲート端部と拡散層との間のゲ
ート酸化膜のみ十分な絶縁耐圧を持つ厚さｔ1 に形成で
きる。メモリセル部の効果は第１実施例と同様である。
に熱酸化による後酸化膜８を形成する。この熱酸化によ
り、高耐圧トランジスタゲート端部と拡散層との間のゲ
ート酸化膜のみ十分な絶縁耐圧を持つ厚さｔ1 に形成で
きる。メモリセル部の効果は第１実施例と同様である。
【００４５】次に第７実施例としての半導体装置の製造
方法について説明する。前述した第６実施例において、
高耐圧トランジスタゲート端のゲート酸化膜のみ十分な
耐圧を持つような厚さに形成したが、第７実施例は、電
源電圧以上１２Ｖ以下がかかるトランジスタゲート端の
ゲート酸化膜をメモリセルのゲート酸化膜より厚く形成
し、且つ高耐圧トランジスタのゲート酸化膜より薄く形
成した例である。
方法について説明する。前述した第６実施例において、
高耐圧トランジスタゲート端のゲート酸化膜のみ十分な
耐圧を持つような厚さに形成したが、第７実施例は、電
源電圧以上１２Ｖ以下がかかるトランジスタゲート端の
ゲート酸化膜をメモリセルのゲート酸化膜より厚く形成
し、且つ高耐圧トランジスタのゲート酸化膜より薄く形
成した例である。
【００４６】図１（ａ）乃至図２（ａ）、図６乃至図９
は、第７実施例に係る半導体装置の製造方法を工程順に
示した断面図である。前述した第１実施例と同様に、図
１（ａ）乃至図２（ａ）に示すようにＮ型シリコン基板
１のウェル領域２上にメモリセル領域を形成する。その
後、図６（ａ）に示すように周辺トランジスタを形成す
る。
は、第７実施例に係る半導体装置の製造方法を工程順に
示した断面図である。前述した第１実施例と同様に、図
１（ａ）乃至図２（ａ）に示すようにＮ型シリコン基板
１のウェル領域２上にメモリセル領域を形成する。その
後、図６（ａ）に示すように周辺トランジスタを形成す
る。
【００４７】次に、図６（ｂ）に示すように、全面上に
例えば２０ｎｍ厚程度のシリコン窒化膜１１を形成す
る。それからメモリセル領域１００、および電源電圧以
上１２Ｖ以下がかかるトランジスタ領域３０１をフォト
リソ技術により、図７（ａ）に示すように高耐圧トラン
ジスタ領域３００のシリコン窒化膜層１１のみＣＤＥ法
によりエッチング除去する。
例えば２０ｎｍ厚程度のシリコン窒化膜１１を形成す
る。それからメモリセル領域１００、および電源電圧以
上１２Ｖ以下がかかるトランジスタ領域３０１をフォト
リソ技術により、図７（ａ）に示すように高耐圧トラン
ジスタ領域３００のシリコン窒化膜層１１のみＣＤＥ法
によりエッチング除去する。
【００４８】さらに図７（ｂ）に示すように、全面上に
熱酸化を行う。その後、メモリセル領域１００及び、高
耐圧トランジスタ領域３００をフォトリソ技術により、
図８に示すように電源電圧以上１２Ｖ以下がかかるトラ
ンジスタ領域３０１のシリコン窒化膜層１１をＣＤＥ法
によりエッチング除去する。さらに、図９に示すように
再度、熱酸化を行い、全面上に後酸化膜層８を形成す
る。
熱酸化を行う。その後、メモリセル領域１００及び、高
耐圧トランジスタ領域３００をフォトリソ技術により、
図８に示すように電源電圧以上１２Ｖ以下がかかるトラ
ンジスタ領域３０１のシリコン窒化膜層１１をＣＤＥ法
によりエッチング除去する。さらに、図９に示すように
再度、熱酸化を行い、全面上に後酸化膜層８を形成す
る。
【００４９】これにより高耐圧トランジスタは２回、電
源電圧以上１２Ｖ以下がかかるトランジスタは１回熱酸
化される事になり、それぞれのゲート端のゲート酸化膜
は十分な絶縁耐圧を持つような厚さに形成できる。メモ
リセル部の効果は第１実施例と同様である。
源電圧以上１２Ｖ以下がかかるトランジスタは１回熱酸
化される事になり、それぞれのゲート端のゲート酸化膜
は十分な絶縁耐圧を持つような厚さに形成できる。メモ
リセル部の効果は第１実施例と同様である。
【００５０】以上の実施例において、耐酸化性膜として
シリコン窒化膜をあげたが、これに限定されるものでは
なくオキシナイトライド膜、ＴＥＯＳ膜などのような耐
酸化性の膜であれば良い。
シリコン窒化膜をあげたが、これに限定されるものでは
なくオキシナイトライド膜、ＴＥＯＳ膜などのような耐
酸化性の膜であれば良い。
【００５１】また、前述した各実施例は、ＮＡＮＤ型Ｅ
ＥＰＲＯＭを例として説明しているが、周辺回路に８Ｖ
以上３０Ｖ以下の高耐圧がかかるトランジスタを有する
不揮発性半導体記憶装置にも適用できる事は言うまでも
ない。
ＥＰＲＯＭを例として説明しているが、周辺回路に８Ｖ
以上３０Ｖ以下の高耐圧がかかるトランジスタを有する
不揮発性半導体記憶装置にも適用できる事は言うまでも
ない。
【００５２】以上説明したように、本実施例による半導
体装置の製造方法によれば、周辺回路トランジスタには
耐酸化性膜がないため、トランジスタゲート端部と拡散
層との間のゲート酸化膜は熱酸化によって十分な絶縁耐
圧を持つ厚さに形成できる。また、メモリセルは耐酸化
性膜でおおわれているため、コントロールゲート端部と
フローティングゲート端部の間のＯＮＯ膜が酸化される
のを防ぐ事ができる。よって、カップリング比の低下も
防ぐ事ができ、セル特性の劣化はなくなる。また、外部
から侵入したＮａ+ 等の可動イオンがメモリセル内に侵
入しにくくなるので、フローティングゲート内に注入さ
れていた電子を中和してデータが反転してしまうといっ
た問題を回避する事もできる。
体装置の製造方法によれば、周辺回路トランジスタには
耐酸化性膜がないため、トランジスタゲート端部と拡散
層との間のゲート酸化膜は熱酸化によって十分な絶縁耐
圧を持つ厚さに形成できる。また、メモリセルは耐酸化
性膜でおおわれているため、コントロールゲート端部と
フローティングゲート端部の間のＯＮＯ膜が酸化される
のを防ぐ事ができる。よって、カップリング比の低下も
防ぐ事ができ、セル特性の劣化はなくなる。また、外部
から侵入したＮａ+ 等の可動イオンがメモリセル内に侵
入しにくくなるので、フローティングゲート内に注入さ
れていた電子を中和してデータが反転してしまうといっ
た問題を回避する事もできる。
【００５３】
【発明の効果】以上詳述したように本発明によれば、メ
モリセルのコントロールゲート端とフローティングゲー
ト端との間の層間絶縁膜が十分な絶縁耐圧を持つように
適性に酸化される半導体装置の製造方法を提供すること
ができる。
モリセルのコントロールゲート端とフローティングゲー
ト端との間の層間絶縁膜が十分な絶縁耐圧を持つように
適性に酸化される半導体装置の製造方法を提供すること
ができる。
【図１】本発明による第１実施例としての半導体装置の
製造方法による製造工程に沿ったＮＡＮＤ型ＥＥＰＲＯ
Ｍの断面を示す図である。
製造方法による製造工程に沿ったＮＡＮＤ型ＥＥＰＲＯ
Ｍの断面を示す図である。
【図２】図１に続く半導体装置の製造方法による製造工
程に沿ったＮＡＮＤ型ＥＥＰＲＯＭの断面を示す図であ
る。
程に沿ったＮＡＮＤ型ＥＥＰＲＯＭの断面を示す図であ
る。
【図３】図２に続く半導体装置の製造方法による製造工
程に沿ったＮＡＮＤ型ＥＥＰＲＯＭの断面を示す図であ
る。
程に沿ったＮＡＮＤ型ＥＥＰＲＯＭの断面を示す図であ
る。
【図４】第２実施例として、図２（ｂ）に続く半導体装
置の製造方法による製造工程に沿ったＮＡＮＤ型ＥＥＰ
ＲＯＭの断面を示す図である。
置の製造方法による製造工程に沿ったＮＡＮＤ型ＥＥＰ
ＲＯＭの断面を示す図である。
【図５】第３実施例として、図２（ｂ）に続く半導体装
置の製造方法による製造工程に沿ったＮＡＮＤ型ＥＥＰ
ＲＯＭの断面を示す図である。
置の製造方法による製造工程に沿ったＮＡＮＤ型ＥＥＰ
ＲＯＭの断面を示す図である。
【図６】第４実施例として、図４（ｃ）に続く半導体装
置の製造方法による製造工程に沿ったＮＡＮＤ型ＥＥＰ
ＲＯＭの断面を示す図である。
置の製造方法による製造工程に沿ったＮＡＮＤ型ＥＥＰ
ＲＯＭの断面を示す図である。
【図７】第６実施例として、図６に続く半導体装置の製
造方法による製造工程に沿ったＮＡＮＤ型ＥＥＰＲＯＭ
の断面を示す図である。
造方法による製造工程に沿ったＮＡＮＤ型ＥＥＰＲＯＭ
の断面を示す図である。
【図８】第７実施例として、図６に続く半導体装置の製
造方法による製造工程に沿ったＮＡＮＤ型ＥＥＰＲＯＭ
の断面を示す図である。
造方法による製造工程に沿ったＮＡＮＤ型ＥＥＰＲＯＭ
の断面を示す図である。
【図９】図８に続く半導体装置の製造方法による製造工
程に沿ったＮＡＮＤ型ＥＥＰＲＯＭの断面を示す図であ
る。
程に沿ったＮＡＮＤ型ＥＥＰＲＯＭの断面を示す図であ
る。
【図１０】従来の半導体記憶装置（ＮＡＮＤ型ＥＥＰＲ
ＯＭ）の断面図である。
ＯＭ）の断面図である。
１…Ｎ型シリコン基板、２…（Ｐ）ウエル領域、３…素
子分離領域（シリコン酸化膜）、４…メモリセル、選択
トランジスタのゲート酸化膜、５…フローティングゲー
ト、６…層間絶縁膜（ＯＮＯ膜）、７…コントロールゲ
ート、８…後酸化膜、９…周辺回路トランジスタのゲー
ト酸化膜、１０…周辺回路トランジスタゲート、１１…
シリコン窒化膜（耐酸化性膜）、１４…フォトレジス
ト、１００…メモリセル領域、１０１…周辺回路トラン
ジスタ領域、２００，２０１…メモリセル部、３００，
３０１…周辺回路トランジスタゲート。
子分離領域（シリコン酸化膜）、４…メモリセル、選択
トランジスタのゲート酸化膜、５…フローティングゲー
ト、６…層間絶縁膜（ＯＮＯ膜）、７…コントロールゲ
ート、８…後酸化膜、９…周辺回路トランジスタのゲー
ト酸化膜、１０…周辺回路トランジスタゲート、１１…
シリコン窒化膜（耐酸化性膜）、１４…フォトレジス
ト、１００…メモリセル領域、１０１…周辺回路トラン
ジスタ領域、２００，２０１…メモリセル部、３００，
３０１…周辺回路トランジスタゲート。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/762 27/115 Ｈ０１Ｌ 27/10 ４３４
Claims (6)
- 【請求項１】 半導体基板上に形成されたメモリセル部
と、周辺回路トランジスタ部を有する不揮発性半導体記
憶装置の製造工程において、 前記メモリセル部となる第１の積層構造と、前記周辺回
路トランジスタ部となる第２の積層構造を形成した後、
前記第１の積層構造の全面を耐酸化性膜層で覆い、且つ
前記第２の積層構造の上面に該耐酸化性膜層を形成する
耐酸化性膜形成工程と、 前記耐酸化性膜形成工程の後、熱酸化により全面上に酸
化膜層を形成する工程と、を備えたことを特徴とする半
導体装置の製造方法。 - 【請求項２】 前記半導体装置の製造方法において、 半導体基板の表面領域に第１の絶縁膜、第１の導電層、
第２の絶縁膜を積層形成する工程と、 メモリセルを形成すべき領域（メモリセル領域）以外の
前記第２の絶縁膜と第１の導電層と第１の絶縁膜を選択
的に半導体基板表面が露出するまで除去する工程と、 前記メモリセル領域以外の領域の半導体基板表面に第３
の絶縁膜を形成する工程と、 前記メモリセル領域の第２の絶縁膜上及び、該メモリセ
ル領域以外の第３の絶縁膜上に第２の導電層を形成する
工程と、 前記メモリセル領域の所望領域の前記第２の導電層と第
２の絶縁膜、第１の導電層、第１の絶縁膜を自己整合的
に選択的に除去する工程と、 前記第２の導電層上と半導体基板上に耐酸化性膜を堆積
する工程と、 前記メモリセル領域以外の一部の耐酸化性膜、第２の導
電層、第３の絶縁膜を順次選択的に除去する工程と、 前記耐酸化性膜上と半導体基板上に熱酸化により酸化膜
層を形成する工程と、を備えたことを特徴とする請求項
１記載の半導体装置の製造方法。 - 【請求項３】 前記半導体装置の製造方法において、 半導体基板の表面領域に第１の絶縁膜、第１の導電層、
第２の絶縁膜を積層形成する工程と、 前記第２の絶縁膜と第１の導電層と第１の絶縁膜を選択
的に半導体基板表面が露出するまで除去する工程と、 メモリセルを形成すべき領域（メモリセル領域）以外の
半導体基板表面に第３の絶縁膜を形成する工程と、 前記メモリセル領域の第２の絶縁膜上およびメモリセル
領域以外の領域の第３の絶縁膜上に第２の導電層を形成
する工程と、 前記メモリセル領域の所望領域の前記第２の導電層と第
２の絶縁膜、第１の導電層、第１の絶縁膜を自己整合的
に選択的に除去する工程と、 前記第２の導電層上と半導体基板上に耐酸化性膜を堆積
する工程と、 前記耐酸化性膜を選択的に除去する工程と、 前記メモリセル領域以外の一部の第２の導電層、第３の
絶縁膜を順次選択的に除去する工程と、 前記耐酸化性膜上と第２の導電層、半導体基板上に熱酸
化により酸化膜層を形成する工程と、を備えたことを特
徴とする請求項１記載の半導体装置の製造方法。 - 【請求項４】 前記半導体装置の製造方法において、 半導体基板の表面領域に第１の絶縁膜、第１の導電層、
第２の絶縁膜を積層形成する工程と、 メモリセルを形成すべき領域（メモリセル領域）以外の
前記第２の絶縁膜と第１の導電層と第１の絶縁膜を選択
的に除去する工程と、 前記メモリセル領域以外の半導体基板表面に第３の絶縁
膜を形成する工程と、 前記メモリセル領域の第２の絶縁膜上および該メモリセ
ル領域以外の第３の絶縁膜上に第２の導電層を形成する
工程と、 前記メモリセル領域の所望領域の前記第２の導電層と第
２の絶縁膜、第１の導電層、第１の絶縁膜を自己整合的
に選択的に除去する工程と、 前記メモリセル領域以外の一部の第２の導電層、第３の
絶縁膜を選択的に除去する工程と、 前記第２の導電層上と半導体基板上に耐酸化性膜を堆積
する工程と、 前記耐酸化性膜を選択的に除去する工程と、 前記耐酸化性膜上と第２の導電層、半導体基板上に熱酸
化により酸化膜層を形成する工程と、を備えたことを特
徴とする請求項１記載の半導体装置の製造方法。 - 【請求項５】 前記半導体装置の製造方法において、 半導体基板の表面領域に第１の絶縁膜、第１の導電層、
第２の絶縁膜を積層形成する工程と、 前記メモリセルを形成すべき領域（メモリセル領域）以
外の前記第２の絶縁膜と第１の導電層と第１の絶縁膜を
選択的に除去する工程と、 前記メモリセル領域以外の領域の半導体基板表面に第３
の絶縁膜を形成する工程と、 前記メモリセル領域の第２の絶縁膜上およびメモリセル
領域以外の第３の絶縁膜上に第２の導電層を形成する工
程と、 前記メモリセル領域の所望領域の前記第２の導電層と第
２の絶縁膜、第１の導電層、第１の絶縁膜を自己整合的
に選択的に除去する工程と、 前記メモリセル領域以外の第２の導電層、第３の絶縁膜
の一部を選択的に除去する工程と、 前記第２の導電層上と半導体基板上に耐酸化性膜を堆積
する工程と、 前記耐酸化性膜を選択的に除去する工程と、 前記耐酸化性膜上と第２の導電層、半導体基板上に熱酸
化により第１の酸化膜層を形成する工程と、 前記耐酸化性膜を再び選択的に除去する工程と、 前記耐酸化性膜上と第１の酸化膜層、第２の導電層、半
導体基板上に熱酸化により第２の酸化膜層を形成する工
程とを備えたことを特徴とする請求項１記載の半導体装
置の製造方法。 - 【請求項６】前記耐酸化性膜がシリコン窒化膜、あるい
はオキシナイトライド膜、あるいはＴＥＯＳ膜のいずれ
かであることを特徴とする前記請求項１乃至５に記載の
半導体装置の製造方法。
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| JP6286517A JPH08148586A (ja) | 1994-11-21 | 1994-11-21 | 半導体装置の製造方法 |
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