JP2007134580A - 半導体装置およびその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 60
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 35
- 238000002955 isolation Methods 0.000 claims abstract description 48
- 239000000758 substrate Substances 0.000 claims abstract description 35
- 150000004767 nitrides Chemical class 0.000 claims abstract description 13
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 10
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 10
- 230000004888 barrier function Effects 0.000 claims description 46
- 238000000034 method Methods 0.000 claims description 29
- 125000006850 spacer group Chemical group 0.000 claims description 28
- 238000005530 etching Methods 0.000 claims description 23
- 238000001039 wet etching Methods 0.000 claims description 13
- 239000011229 interlayer Substances 0.000 claims description 12
- 238000005121 nitriding Methods 0.000 claims description 9
- 239000010410 layer Substances 0.000 claims description 6
- 239000004020 conductor Substances 0.000 claims description 4
- 239000011159 matrix material Substances 0.000 claims description 4
- 239000011810 insulating material Substances 0.000 claims description 3
- 230000001590 oxidative effect Effects 0.000 claims description 3
- 229920000642 polymer Polymers 0.000 claims description 3
- 239000012535 impurity Substances 0.000 claims description 2
- 238000004528 spin coating Methods 0.000 claims description 2
- 230000008569 process Effects 0.000 description 14
- 229920001709 polysilazane Polymers 0.000 description 12
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 230000006870 function Effects 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 230000015556 catabolic process Effects 0.000 description 4
- 239000010949 copper Substances 0.000 description 4
- 230000006866 deterioration Effects 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 239000000470 constituent Substances 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000009849 deactivation Effects 0.000 description 1
- 229910001882 dioxygen Inorganic materials 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
- H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
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Abstract
【課題】微細化に対して有利な半導体装置およびその製造方法を提供する。
【解決手段】半導体装置は、隣接して配置された第１、第２セル列１６−１、１６−２と、前記第１、第２セル列を選択する第１、第２選択トランジスタＳＴ１、ＳＴ２と、コンタクト配線２７と、前記コンタクト配線を挟むように前記半導体基板中に隔離して設けられた前記第１、第２選択トランジスタ間における素子分離膜１３−２と、前記メモリセルトランジスタのゲート電極の側壁上に形成されたシリコン酸化膜からなるサイドウォール膜２１と、前記サイドウォール膜と同じ層として形成され、前記メモリセルトランジスタのゲート電極の上面、前記第１選択トランジスタのゲート電極の上面および前記第２選択トランジスタに対向する側面、前記第２選択トランジスタのゲート電極の上面および前記第１選択トランジスタに対向する側面、前記素子分離膜上に設けられたプラズマ窒化膜３３とを具備する。
【選択図】 図１
【解決手段】半導体装置は、隣接して配置された第１、第２セル列１６−１、１６−２と、前記第１、第２セル列を選択する第１、第２選択トランジスタＳＴ１、ＳＴ２と、コンタクト配線２７と、前記コンタクト配線を挟むように前記半導体基板中に隔離して設けられた前記第１、第２選択トランジスタ間における素子分離膜１３−２と、前記メモリセルトランジスタのゲート電極の側壁上に形成されたシリコン酸化膜からなるサイドウォール膜２１と、前記サイドウォール膜と同じ層として形成され、前記メモリセルトランジスタのゲート電極の上面、前記第１選択トランジスタのゲート電極の上面および前記第２選択トランジスタに対向する側面、前記第２選択トランジスタのゲート電極の上面および前記第１選択トランジスタに対向する側面、前記素子分離膜上に設けられたプラズマ窒化膜３３とを具備する。
【選択図】 図１
Description
この発明は、半導体装置およびその製造方法に関し、例えば、ＮＡＮＤ型フラッシュ（Flash）メモリ等に適用される。
従来より、例えば、フラッシュメモリの複数のメモリセルの電流経路を直列接続して、その両端に選択トランジスタを設けたメモリセル列構成を備えたＮＡＮＤ型フラッシュメモリがある。上記メモリセルのそれぞれは、半導体基板上に順次、ゲート絶縁膜、浮遊電極、ゲート間絶縁膜、および制御電極が設けられた二重ゲート構造を有するＭＯＳ（Metal Oxide Semiconductor）トランジスタ（以下、メモリセルトランジスタ）である。
このＮＡＮＤ型フラッシュメモリは、ビット線とのコンタクトおよびソース線とのコンタクトを直列接続されたメモリセル間で共有でき、１ビット当たりのメモリセルサイズを大幅に削減できるため、チップサイズを大幅に削減でき、大容量化に適している。そのため、近年は、例えば、デジタルカメラの画像データの増大に伴った画像データ用記憶媒体等として、ますます大容量化（ギガ（Ｇ）ビット級）および微細化の需要が高まってきている。
しかし、従来の上記ビット線とのコンタクトをとるための選択トランジスタ間には、側壁絶縁膜、バリアＳｉＮ、および周辺トランジスタのスペーサとなるための残存した絶縁膜等がある。そして、これらの専有面積を除いた部分を利用してビット線コンタクトを設けている。そのため、選択トランジスタ間をより広く設けることによりコンタクトをとっているため、選択トランジスタ間のコンタクトをとることに関し、特に技術的工夫が施されていないのが通常である。
そのため、選択トランジスタ間の上記絶縁膜等のために、選択トランジスタ間の専有面積が増大し、微細化に対して不利であるという問題がある。また、微細化に伴いこの選択トランジスタ間がさらに小さくなった場合には、コンタクトそれ自身も形成できないという問題もある。
上記のように、従来の半導体装置およびその製造方法では、微細化に対して不利であるという事情があった。
特開２００３−１５２１１６号公報 明細書
この発明は、微細化に対して有利な半導体装置およびその製造方法を提供する。
この発明の一態様によれば、半導体基板上にマトリクス状に配置された複数のメモリセルトランジスタの電流経路が第１方向に沿って直列接続された第１セル列と、前記第１方向に沿って前記第１セル列と隣接して配置された第２セル列と、前記第１セル列を選択する第１選択トランジスタと、前記第１選択トランジスタと隣接しソースまたはドレインの一方を共有して配置され、前記第２セル列を選択する第２選択トランジスタと、前記第１、第２選択トランジスタに共有された前記ソースまたはドレイン上に設けられたコンタクト配線と、前記第１方向と交差する第２方向に沿って、前記コンタクト配線を挟むように前記半導体基板中に隔離して設けられた前記第１、第２選択トランジスタ間における素子分離膜と、前記メモリセルトランジスタのゲート電極の側壁上に形成されたシリコン酸化膜からなるサイドウォール膜と、前記サイドウォール膜と同じ層として形成され、前記メモリセルトランジスタのゲート電極の上面、前記第１選択トランジスタのゲート電極の上面および前記第２選択トランジスタに対向する側面、前記第２選択トランジスタのゲート電極の上面および前記第１選択トランジスタに対向する側面、前記素子分離膜上に設けられたプラズマ窒化膜とを具備する半導体装置を提供できる。
この発明の一態様によれば、半導体基板上にマトリクス状に配置された複数のメモリセルトランジスタの電流経路が第１方向に沿って直列接続された第１セル列と、前記第１方向に沿って前記第１セル列と隣接して配置された第２セル列と、前記第１セル列を選択する第１選択トランジスタと、前記第１選択トランジスタと隣接しソースまたはドレインの一方を共有して配置され、前記第２セル列を選択する第２選択トランジスタと、前記第１、第２選択トランジスタに共有された前記ソースまたはドレイン上に設けられたコンタクト配線と、前記第１方向と交差する第２方向に沿って、前記コンタクト配線を挟むように前記半導体基板中に隔離して設けられた前記第１、第２選択トランジスタ間における素子分離膜と、前記メモリセルトランジスタのゲート電極の側壁上に形成されたシリコン酸化膜からなるサイドウォール膜と、前記サイドウォール膜と同じ層として形成され、前記メモリセルトランジスタのゲート電極の上面、前記第１選択トランジスタのゲート電極の上面および前記第２選択トランジスタに対向する側面、前記第２選択トランジスタのゲート電極の上面および前記第１選択トランジスタに対向する側面、前記素子分離膜上に設けられた、前記シリコン酸化膜より高密度のプラズマ酸化膜とを具備する半導体装置を提供できる。
この発明の一態様によれば、第１線方向に沿った半導体基板中に素子分離膜を形成する工程と、前記半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に、順次第１導電材料、絶縁材料、第２導電材料からなる積層構造を形成する工程と、前記第１方向と交差する第２方向に沿って、前記積層構造を分離し、複数のメモリセルトランジスタおよび複数の選択トランジスタのゲート電極を形成する工程と、前記ゲート電極をマスクとして、前記半導体基板中に不純物を導入して、ソースまたはドレインを形成する工程と、前記半導体基板上、前記素子分離膜上、前記メモリセルトランジスタおよび選択トランジスタそれぞれのゲート電極の上面および側面上にサイドウォール膜を形成する工程と、プラズマ法を用いて、前記メモリセルトランジスタのゲート電極の側面上のサイドウォール膜の状態は維持しつつ、前記メモリセルトランジスタおよび前記選択トランジスタのゲート電極の上面、および前記第１方向に沿って隣接する前記選択トランジスタのゲート電極間における素子分離膜上の前記サイドウォール膜を窒化又は酸化してバリア膜を形成する工程と、前記メモリセルトランジスタのゲート電極間および前記バリア膜上に、スペーサ絶縁膜を形成する工程と、前記第１方向に沿って隣接する前記選択トランジスタのゲート電極間および前記各ゲート電極の上面上の前記スペーサ絶縁膜を除去する工程と、前記選択トランジスタのゲート電極間および前記各ゲート電極の上面上を覆うように層間絶縁膜を形成する工程と、前記選択トランジスタのゲート電極間における前記層間絶縁膜を貫通して前記ソースまたはドレイン上にコンタクト配線を形成する工程とを具備する半導体装置の製造方法を提供できる。
この発明によれば、微細化に対して有利な半導体装置およびその製造方法が得られる。
以下、この発明の実施形態について図面を参照して説明する。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。
この発明の一実施形態に係る半導体装置について、図１乃至図３を用いて説明する。図１は、第１の実施形態に係る半導体装置を示す平面図である。図２は、図１中のII−II線に沿った断面図である。図３は、図１中のIII−III線に沿った断面図である。この実施形態においては、ＮＡＮＤ型フラッシュ（Flash）メモリを例に挙げて説明する。
図示するように、シリコン基板１１の主表面中に埋め込まれた素子分離膜１３−１、１３−２によって区画された素子領域１２に、ＮＡＮＤセル列１６−１、１６−２、このＮＡＮＤセル列１６−１を選択する選択トランジスタＳＴ１、およびＮＡＮＤセル列１６−２を選択する選択トランジスタＳＴ２が設けられている。素子分離膜１３−１、１３−２は、例えば、過水素化シラザン重合体をスピンコーティングして形成されたＳＯＧ膜であるポリシラザン（ＰＳＺ）膜等により形成されている。
ＮＡＮＤセル列１６−２は、ビット線方向に沿ってＮＡＮＤセル列１６−１と隣接して配置されている。
ＮＡＮＤセル列１６−１、１６−２は、それぞれのソースまたはドレイン１８がビット線方向に沿って直列接続された複数のメモリセルトランジスタＭＴを備えている。
メモリセルトランジスタＭＴは、ワード線ＷＬとビット線ＢＬ（図１において図示せず）との交差位置に設けられている。また、メモリセルトランジスタＭＴは、基板１１上に設けられたゲート絶縁膜１５、ゲート絶縁膜１５上に設けられセルごとに分離された浮遊電極ＦＧ、浮遊電極ＦＧ上に設けられたゲート間絶縁膜１７、およびゲート間絶縁膜１７上に設けられワード線方向に共通に配置された制御電極ＣＧを備えている。
選択トランジスタＳＴ１、ＳＴ２の一方は、ビット線方向に沿って選択トランジスタＳＴ１、ＳＴ２の他方と隣接して配置されている。選択トランジスタＳＴ１およびＳＴ２は、基板１１上に設けられたゲート絶縁膜１５、ゲート絶縁膜１５上に設けられたゲート電極２０、中央部が分離された絶縁膜１９を備えている。
セル領域３６のメモリセルトランジスタＭＴのゲート電極の側壁、メモリセルトランジスタＭＴ間の基板１１の表面上、メモリセルトランジスタＭＴと選択トランジスタＳＴ１、ＳＴ２間の基板１１の表面上、選択トランジスタＳＴ１、ＳＴ２のメモリセルトランジスタＭＴに対面するゲート電極の側壁にシリコン酸化膜であるサイドウォール膜２１が設けられている。このサイドウォール膜２１上に、ビット線方向に沿ったメモリセルトランジスタＭＴ間を埋めるようにセル間絶縁膜２２が設けられている。
図３に示すように、ワード線方向に沿って選択トランジスタＳＴ１、ＳＴ２間を挟むようにシリコン基板１１中に設けられた素子分離膜１３−２上にはバリア膜３３（プラズマ窒化膜）が設けられている。このバリア膜３３はセル領域３６における素子分離膜１３−１上には設けられておらず、領域３５における素子分離膜３５−２上のみに設けられている。
さらに、メモリセルトランジスタＭＴのゲート電極上、選択トランジスタＳＴ１、ＳＴ２のゲート電極上、および領域３５の選択トランジスタＳＴ１、ＳＴ２のゲート電極の側壁上に沿ってバリア膜（プラズマ窒化膜）３３が設けられている。
これらバリア膜３３は、後述するプラズマ法等を用いて、窒化もしくは高密度酸化により成膜され、酸素（Ｏ）を含む酸化膜か、もしくは窒素（Ｎ）を含む窒化膜等により形成される。
メモリセルトランジスタＭＴ上、選択トランジスタＳＴ１、ＳＴ２上には、これらを覆うように、層間絶縁膜２９が設けられている。
領域３５における層間絶縁膜２９およびバリア膜３３を貫通し、選択トランジスタＳＴ１、ＳＴ２のソースまたはドレイン１８上にコンタクト配線２７が設けられ、ビット線ＢＬと電気的に導通されている。この領域３５のビット線方向の距離Ｄ１は、極狭いスペースである。層間絶縁膜２９上、コンタクト配線２７上にビット線ＢＬが設けられ、このビット線ＢＬ上に層間絶縁膜３０が設けられている。
＜製造方法＞
次に、この実施形態に係る半導体装置の製造方法について、図１乃至図３に示した半導体装置を例に挙げて説明する。
次に、この実施形態に係る半導体装置の製造方法について、図１乃至図３に示した半導体装置を例に挙げて説明する。
まず、図４に示すように、周知の製造工程を用いて、シリコン等の半導体基板１１中に、例えば、過水素化シラザン重合体をスピンコーティングして素子分離膜１３−１、１３−２を形成する。続いて、基板１１上にメモリセルトランジスタＭＴ、選択トランジスタＳＴ１、ＳＴ２のゲート電極、およびソースまたはドレイン１８を形成する。
続いて、図５および図６に示すように、上記ゲート電極の上面および側面上、ソースまたはドレイン１８上、に沿って、例えば、熱酸化法やＣＶＤ（Chemical Vapor Deposition）等を用いてシリコン酸化膜からなるサイドウォール膜２１を形成する。
続いて、図７および図８に示すように、例えば、プラズマ窒化法等を用いて、上記サイドウォール膜２１を窒化させた窒化膜を形成し、バリア膜３３を形成する。
ここで、上記プラズマ窒化法のようにプラズマ系の成膜工程を用いた場合、各ゲート電極の上面や選択トランジスタＳＴ１、ＳＴ２のゲート電極間である領域３５のような比較的広い領域ではシリコン酸化膜は窒化され易いため、サイドウォール膜２１が窒化され、バリア膜３３が形成される。しかし、セル領域３６におけるメモリセルトランジスタＭＴのゲート電極間のような狭い場所では、アスペクト比が厳しいためプラズマが失活され、サイドウォール膜２１はほとんど窒化されない、もしくは、サイドウォール膜２１が窒化されバリア膜３３が形成されたとしてもその膜厚は無視できる程度に極端に小さくなる。
同様に、領域３５における素子分離膜１３−１上および基板１１上のサイドウォール膜２１に対しては、窒化が行われバリア膜３３が形成される（図８）。一方、セル領域３６における素子分離膜１３−１上のサイドウォール膜２１については、プラズマが失活されて窒化が行われず、バリア膜３３は形成されない（図示せず）。
この結果、素子分離膜１３−２上に、エッチングに対して十分な膜厚を有するバリア膜３３を選択的に形成することができる。そのため、後述するスペーサ絶縁膜を剥離するためのウェットエッチング工程の際においても、バリア膜３３がかかるエッチング液のエッチングバリアとして機能させることができる。よって、素子分離膜１３−２および基板１１が後退して、絶縁破壊することを防止できる。
また、一般的にＣＶＤ法等でエッチングバリア膜を成膜した場合には、広い場所、狭い場所に関わらず均一な膜厚で成膜されてしまうのに対して、プラズマ処理においてはセル間の窒化量を少なくすることが可能となる。そのため、セル間の誘電率の上昇を防ぐことができる。セル間の誘電率の向上はセルへの書き込み速度が低下に繋がるが、この実施形態においてはこのような弊害を防止でき、かつセレクトゲート間のスペーサ絶縁膜を剥離することが可能となる。
尚、このバリア膜３３の製造工程においは、窒化ガスの代わりに酸素ガスを用いた場合であっても、高密度な酸化膜を形成することにより、同様のバリア膜３３を形成することが可能である。
続いて、図９および図１０に示すように、各ゲート電極上を覆うように、例えば、ＣＶＤ法等を用いて、メモリセルトランジスタＭＴのゲート電極間を埋め込むセル間絶縁膜２２および周辺トランジスタ（図示せず）のスペーサとなるべきＴＥＯＳ（Tetraethylorthosilicate）膜等からなるスペーサ絶縁膜（LDD mask）３８を形成する。ここで、上記周辺トランジスタは、例えば、このＮＡＮＤ型フラッシュメモリの周辺に配置され、メモリセルトランジスタＭＴに書き込み電圧を転送する高電圧系トランジスタ等である。
続いて、図１１および図１２に示すように、バリア膜３３表面上が露出するまで、例えば、ＲＩＥ等を用いた異方性エッチングによりスペーサ絶縁膜３８に対してエッチングを行う。この製造工程により、セル領域３６のメモリセルトランジスタＭＴのゲート電極間にスペーサ絶縁膜３８を残存させてセル間絶縁膜２２を形成し、周辺トランジスタ（図示せず）のゲート電極側壁にスペーサ絶縁膜３８を残存させてスペーサを形成する。
この工程の際においては、領域３５の選択トランジスタＳＴ１、ＳＴ２のゲート電極の側壁にもかかるスペーサ絶縁膜３８が残存する。このスペーサ絶縁膜３８の基板１１上における膜厚は、例えば、数十ｎｍ程度である。一方、領域３５の間の距離Ｄ１は、極狭いスペースである。そのため、残りのスペース（例えば、数十ｎｍ程度）にコンタクト配線を形成することは困難であるため、このスペーサ絶縁膜３８を除去する必要がある。
そこで、続いて、図１３および図１４に示すように、バリア膜３３上にフォトレジスト３９を塗布し、このフォトレジスト３９に露光および現像を行って、領域３５が露出する開口部４０を形成する。
続いて、図１５および図１６に示すように、上記フォトレジスト３９をエッチングのマスクとして用いて、領域３５に残存したスペーサ絶縁膜３８に対して、例えば、ＤＨＦやＢＨＦ等の少なくともフッ酸（ＨＦ）等を含んだ液体によるウェットエッチング（Wet Etching）法等によるエッチングを行い、スペーサ絶縁膜（ＴＥＯＳ膜）３８の剥離を行う。
このウェットエッチング工程の際には、領域３５の素子分離膜１３−２上もかかるエッチング液に浸される。ここで、素子分離膜１３−２としてＰＳＺ膜を用いた場合、このＰＳＺ膜はウェット耐性がほとんどないためエッチングレートがあまりにも速い。そのため、図１６中の破線１００に示すように、素子分離膜１３−２および基板１１は、ワード線方向はもちろんのことビット線方向（図示せず）においても大きく後退し、素子分離構造が破壊されてしまうとも考えられる。
しかし、この実施形態に係る上記ウェットエッチング工程の際には、素子分離膜１３−２上にプラズマ法により形成された窒化膜または高密度酸化膜からなるエッチングバリア膜３３が形成されているため、バリア膜３３がウェットエッチングに対するバリアとして働く。そのため、素子分離膜（ＰＳＺ膜等）１３−２とスペーサ絶縁膜（ＴＥＯＳ膜等）３８とのエッチング選択比を大きく取ることができ、素子分離膜１３−２の後退を防止することができる。
続いて、図１５および図１６に示すように、その後、フォトレジスト３９を例えば、アッシャー等により除去する。
続いて、選択トランジスタＳＴ１、ＳＴ２上およびメモリセルトランジスタＭＴ上を覆うように、例えば、ＣＶＤ法等を用いてシリコン酸化膜等を堆積形成し、層間絶縁膜２９を形成する。
続いて、図１９および図２０に示すように、例えば、ＲＩＥ法等の異方性エッチングを用いて、領域３５における層間絶縁膜２９およびバリア膜３３を貫通して基板１１表面上が露出するトレンチ４３を形成する。続いて、周知の工程を用いて、上記トレンチ４３内部に銅（Ｃｕ）等の金属を埋め込み、コンタクト配線２７を形成する。
その後、周知の工程を用いて、ビット線ＢＬおよび層間絶縁膜３０を形成し、図１乃至図３に示す半導体装置を製造する。
上記に示したように、この実施形態に係る構成によれば、下記（１）および（２）に示す効果が得られる。
（１）微細化に対して有利である。
スペーサ絶縁膜３８を除去した状態でコンタクト配線２７を設けることができ、領域３５の間隔を狭めることができる。そのため、微細化に対して有利である。
（２）メモリセルトランジスタＭＴの容量特性の劣化を防止できる。
一般に、窒化膜は誘電率が高く、メモリセルトランジスタＭＴのゲート電極間に存在した場合には、配線容量（Yupin 値）を上げてしまいセル動作の劣化を引き起こしてしまう。しかし、この実施形態に係る構造によれば、プラズマ窒化膜をバリア膜３３として用いる場合において、メモリセルトランジスタＭＴのゲート電極間に窒化膜は形成されない。そのため、配線容量値（Yupin 値）が上昇することがなく、メモリセルトランジスタＭＴの容量特性の劣化を防止できる点で有利である。
さらに、この実施形態に係る半導体装置の製造方法によれば、下記（１）乃至（４）の効果が得られる。
（１）メモリセルトランジスタＭＴの容量特性の劣化を防止できる。
図７および図８に示すように、バリア膜３３は、プラズマ窒化法等のプラズマ系の成膜工程を用いて形成する。そのため、各ゲート電極の上面や領域３５のような比較的広い領域ではサイドウォール膜２１が窒化されバリア膜３３が形成される。しかし、セル領域３６におけるゲート電極間のような狭い場所では、アスペクト比が厳しいためプラズマが失活されるため、サイドウォール膜２１はほとんど窒化されず、バリア膜３３は形成されない。また、形成されたとしてもその膜厚は無視できる程度に極端に小さくなる。
そのため、メモリセルトランジスタＭＴのゲート電極間に誘電率の高い窒化膜が形成されず、配線容量値（Yupin 値）が上昇することがない。その結果、メモリセルトランジスタＭＴの容量特性の劣化を防止できる点が有利である。
（２）素子分離膜１３−２の後退を防止して、素子領域１２の絶縁破壊を防止できる。
図１５および図１６に示すように、領域３５に残存したスペーサ絶縁膜３８を剥離するためのウェットエッチング工程の際には、領域３５の素子分離膜１３−２上にもかかるエッチング液に浸される。ここで、素子分離膜１３−２としてＰＳＺ膜を用いる場合、このＰＳＺ膜はウェット耐性がほとんどないため、エッチングレートがあまりにも速い。そのため、図１６中の破線１００に示すように、素子分離膜１３−２および基板１１は、ワード線方向はもちろんのことビット線方向（図示せず）においても大きく後退し、素子分離構造が破壊されてしまうとも考えられる。
しかし、この実施形態に係る上記ウェットエッチング工程の際には、素子分離膜１３−２上にプラズマ法により形成された窒化膜または高密度酸化膜からなるバリア膜３３が形成されているため、このバリア膜３３がウェットエッチングに対するバリアとして働く。そのため、素子分離膜（ＰＳＺ膜等）１３−２とスペーサ絶縁膜（ＴＥＯＳ膜等）３８とのエッチング選択比を大きく取ることができ、素子分離膜１３−２の後退を防止することができる。
尚、この場合において、素子分離膜１３−２が、その他のウェット耐性がほとんどなく、エッチングレートが速い絶縁材料に対してもスペーサ絶縁膜３８とのエッチング選択比を大きくとることが適用できる。また、上記バリア膜３３は、上記ウェットエッチングに限らず、ドライエッチングに対してもエッチングバリアとしての同様の効果を有する。
（３）微細化に対して有利である。
図１９および図２０に示すように、異方性エッチングを用いて、領域３５における層間絶縁膜２９およびエッチングバリア膜３３を貫通して基板１１表面上が露出するトレンチ４３を形成する。続いて、周知の工程を用いて、上記トレンチ４３内部に銅（Ｃｕ）等の金属を埋め込み、コンタクト配線２７を形成する。
上記トレンチ４３形成工程の際に先立って、領域３５には上記スペーサ絶縁膜３８は除去され、その専有スペースを省くことができる。結果、領域３５の距離Ｄ１が、例えば、数十ｎｍ程度の極狭いスペースであっても、所望の位置にトレンチ４３を形成し、コンタクト配線２７を形成することができるため、微細化に対して有利である。
（４）工程数の増加を抑えることができる。
図７および図８に示すように、バリア膜３３は、サイドウォール膜２１を窒化（又は酸化）させることにより形成できるが、この際にはプラズマ系の成膜工程が用いられる。そのため、セル領域３６におけるゲート電極間のような狭い場所では、アスペクト比が厳しいためプラズマが失活されるため、サイドウォール膜２１はほとんど窒化されない、もしくは形成されたとしてもその膜厚は無視できる程度に極端に小さくなる。
そのため、プラズマそれ自体の失活性を利用して、メモリセルトランジスタＭＴのゲート電極の上面、および領域３５の素子分離膜１３−２上に同時かつ選択的にバリア膜３３を形成することができる。
前者のメモリセルトランジスタＭＴのゲート電極の上面のバリア膜３３は、コンタクト配線２７を形成するためのトレンチ４３を形成する際において、エッチングバリアとして働き、信頼性を向上できる。後者のセレクトゲート間３５の素子分離膜１３−２上のバリア膜３３は、スペーサ絶縁膜３８を剥離するためのウェットエッチング工程のエッチングバリアとして働き、素子分離膜１３−２および基板１１が後退して、絶縁破壊することを防止できる。
よって、このようなバリア膜３３を、一製造工程において、同時かつ所望の場所に選択的に形成できる点で、製造工程数の増加を抑えることができ、製造コストを低減できる。
尚、上記素子分離膜１３−２は、ＰＳＺ膜等の単層により構成された場合に限らず、少なくともシリコン（Ｓｉ）と酸素（Ｏ）から成る２層以上の構造であってもよい。例えば、ウェット耐性が殆どないＰＳＺ膜の上にウェット耐性が若干あるＨＤＰ膜が積層された二積層構造（ＨＤＰ膜／ＰＳＺ膜）等を適用することもできる。この場合であっても、ＨＤＰ膜がウェットエッチング工程の際に剥離されることなく、且つＰＳＺ膜が表面に出ることを防止することが可能となり、素子領域の絶縁破壊を防止できる。
以上、上記実施形態を例に挙げてこの発明の説明を行ったが、この発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記実施形態には種々の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
１１…半導体基板、１２…素子領域、１３−１、１３−２…素子分離膜、１６−１、１６−２…セル列、ＳＴ１、ＳＴ２…選択トランジスタ、ＭＴ…メモリセルトランジスタ、ＷＬ…ワード線、ＢＬ…ビット線、ＳＧ…セレクトゲート、２７…コンタクト配線、３３…バリア膜。
Claims (5)
- 半導体基板上にマトリクス状に配置された複数のメモリセルトランジスタの電流経路が第１方向に沿って直列接続された第１セル列と、
前記第１方向に沿って前記第１セル列と隣接して配置された第２セル列と、
前記第１セル列を選択する第１選択トランジスタと、
前記第１選択トランジスタと隣接しソースまたはドレインの一方を共有して配置され、前記第２セル列を選択する第２選択トランジスタと、
前記第１、第２選択トランジスタに共有された前記ソースまたはドレイン上に設けられたコンタクト配線と、
前記第１方向と交差する第２方向に沿って、前記コンタクト配線を挟むように前記半導体基板中に隔離して設けられた前記第１、第２選択トランジスタ間における素子分離膜と、
前記メモリセルトランジスタのゲート電極の側壁上に形成されたシリコン酸化膜からなるサイドウォール膜と、
前記サイドウォール膜と同じ層として形成され、前記メモリセルトランジスタのゲート電極の上面、前記第１選択トランジスタのゲート電極の上面および前記第２選択トランジスタに対向する側面、前記第２選択トランジスタのゲート電極の上面および前記第１選択トランジスタに対向する側面、前記素子分離膜上に設けられたプラズマ窒化膜と
を具備することを特徴とする半導体装置。 - 半導体基板上にマトリクス状に配置された複数のメモリセルトランジスタの電流経路が第１方向に沿って直列接続された第１セル列と、
前記第１方向に沿って前記第１セル列と隣接して配置された第２セル列と、
前記第１セル列を選択する第１選択トランジスタと、
前記第１選択トランジスタと隣接しソースまたはドレインの一方を共有して配置され、前記第２セル列を選択する第２選択トランジスタと、
前記第１、第２選択トランジスタに共有された前記ソースまたはドレイン上に設けられたコンタクト配線と、
前記第１方向と交差する第２方向に沿って、前記コンタクト配線を挟むように前記半導体基板中に隔離して設けられた前記第１、第２選択トランジスタ間における素子分離膜と、
前記メモリセルトランジスタのゲート電極の側壁上に形成されたシリコン酸化膜からなるサイドウォール膜と、
前記サイドウォール膜と同じ層として形成され、前記メモリセルトランジスタのゲート電極の上面、前記第１選択トランジスタのゲート電極の上面および前記第２選択トランジスタに対向する側面、前記第２選択トランジスタのゲート電極の上面および前記第１選択トランジスタに対向する側面、前記素子分離膜上に設けられた、前記シリコン酸化膜より高密度のプラズマ酸化膜と
を具備することを特徴とする半導体装置。 - 前記素子分離膜は過水素化シラザン重合体をスピンコーティングして形成されたことを
特徴とする請求項１または２記載の半導体装置。 - 第１線方向に沿った半導体基板中に素子分離膜を形成する工程と、
前記半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、順次第１導電材料、絶縁材料、第２導電材料からなる積層構造を形成する工程と、
前記第１方向と交差する第２方向に沿って、前記積層構造を分離し、複数のメモリセルトランジスタおよび複数の選択トランジスタのゲート電極を形成する工程と、
前記ゲート電極をマスクとして、前記半導体基板中に不純物を導入して、ソースまたはドレインを形成する工程と、
前記半導体基板上、前記素子分離膜上、前記メモリセルトランジスタおよび選択トランジスタそれぞれのゲート電極の上面および側面上にサイドウォール膜を形成する工程と、
プラズマ法を用いて、前記メモリセルトランジスタのゲート電極の側面上のサイドウォール膜の状態は維持しつつ、前記メモリセルトランジスタおよび前記選択トランジスタのゲート電極の上面、および前記第１方向に沿って隣接する前記選択トランジスタのゲート電極間における素子分離膜上の前記サイドウォール膜を窒化又は酸化してバリア膜を形成する工程と、
前記メモリセルトランジスタのゲート電極間および前記バリア膜上に、スペーサ絶縁膜を形成する工程と、
前記第１方向に沿って隣接する前記選択トランジスタのゲート電極間および前記各ゲート電極の上面上の前記スペーサ絶縁膜を除去する工程と、
前記選択トランジスタのゲート電極間および前記各ゲート電極の上面上を覆うように層間絶縁膜を形成する工程と、
前記選択トランジスタのゲート電極間における前記層間絶縁膜を貫通して前記ソースまたはドレイン上にコンタクト配線を形成する工程と
を具備することを特徴とする半導体装置の製造方法。 - 前記スペーサ絶縁膜の除去工程は、ＲＩＥ法を用いた異方性エッチングにより前記各ゲート電極上のバリア膜が露出するまで前記スペーサ絶縁膜を除去する第１工程と、この第１工程後に前記選択トランジスタのゲート電極間に残存した前記スペーサ絶縁膜をウェットエッチングにより除去する第２工程とを有すること
を特徴とする請求項４記載の半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005327600A JP4504300B2 (ja) | 2005-11-11 | 2005-11-11 | 半導体装置およびその製造方法 |
| KR1020060111020A KR100795631B1 (ko) | 2005-11-11 | 2006-11-10 | 반도체 장치 및 그 제조 방법 |
| US11/558,692 US20070138593A1 (en) | 2005-11-11 | 2006-11-10 | Semiconductor device that is advantageous in microfabrication and method of manufacturing the same |
| US12/351,906 US20090124080A1 (en) | 2005-11-11 | 2009-01-12 | Semiconductor device that is advantageous in microfabrication and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005327600A JP4504300B2 (ja) | 2005-11-11 | 2005-11-11 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2007134580A true JP2007134580A (ja) | 2007-05-31 |
| JP4504300B2 JP4504300B2 (ja) | 2010-07-14 |
Family
ID=38155979
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005327600A Expired - Fee Related JP4504300B2 (ja) | 2005-11-11 | 2005-11-11 | 半導体装置およびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US20070138593A1 (ja) |
| JP (1) | JP4504300B2 (ja) |
| KR (1) | KR100795631B1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4448148B2 (ja) * | 2006-03-29 | 2010-04-07 | キヤノン株式会社 | 有機発光装置 |
| JP2009130136A (ja) * | 2007-11-22 | 2009-06-11 | Renesas Technology Corp | 不揮発性半導体記憶装置およびその製造方法 |
| KR20130022534A (ko) * | 2011-08-25 | 2013-03-07 | 에스케이하이닉스 주식회사 | 비휘발성 메모리 장치 및 그 제조 방법 |
| US11293817B2 (en) | 2017-01-06 | 2022-04-05 | Newtonoid Technologies, L.L.C. | Transparent ceramic composition |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2004006433A (ja) * | 2002-03-15 | 2004-01-08 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
| JP2004153037A (ja) * | 2002-10-31 | 2004-05-27 | Renesas Technology Corp | 半導体装置の製造方法 |
| JP2004281662A (ja) * | 2003-03-14 | 2004-10-07 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
| JP2005286155A (ja) * | 2004-03-30 | 2005-10-13 | Toshiba Corp | 半導体記憶装置及び半導体記憶装置の製造方法 |
| JP2006060138A (ja) * | 2004-08-23 | 2006-03-02 | Toshiba Corp | 半導体集積回路装置 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000311992A (ja) * | 1999-04-26 | 2000-11-07 | Toshiba Corp | 不揮発性半導体記憶装置およびその製造方法 |
| TW484228B (en) * | 1999-08-31 | 2002-04-21 | Toshiba Corp | Non-volatile semiconductor memory device and the manufacturing method thereof |
| JP4149644B2 (ja) * | 2000-08-11 | 2008-09-10 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JP4023770B2 (ja) * | 2000-12-20 | 2007-12-19 | 株式会社東芝 | 半導体記憶装置及びその製造方法 |
| US20020130376A1 (en) * | 2001-03-16 | 2002-09-19 | Zhongze Wang | Method to reduce transistor channel length using SDOX |
| US6995414B2 (en) * | 2001-11-16 | 2006-02-07 | Kabushiki Kaisha Toshiba | Semiconductor memory device including multi-layer gate structure |
| JP4018596B2 (ja) * | 2002-10-02 | 2007-12-05 | 株式会社東芝 | 半導体装置の製造方法 |
| US8053171B2 (en) * | 2004-01-16 | 2011-11-08 | Semiconductor Energy Laboratory Co., Ltd. | Substrate having film pattern and manufacturing method of the same, manufacturing method of semiconductor device, liquid crystal television, and EL television |
| US7521378B2 (en) * | 2004-07-01 | 2009-04-21 | Micron Technology, Inc. | Low temperature process for polysilazane oxidation/densification |
| JP4031000B2 (ja) * | 2005-01-13 | 2008-01-09 | エルピーダメモリ株式会社 | 半導体装置の製造方法 |
| JP4607613B2 (ja) * | 2005-02-09 | 2011-01-05 | 株式会社東芝 | 半導体装置の製造方法 |
-
2005
- 2005-11-11 JP JP2005327600A patent/JP4504300B2/ja not_active Expired - Fee Related
-
2006
- 2006-11-10 KR KR1020060111020A patent/KR100795631B1/ko not_active IP Right Cessation
- 2006-11-10 US US11/558,692 patent/US20070138593A1/en not_active Abandoned
-
2009
- 2009-01-12 US US12/351,906 patent/US20090124080A1/en not_active Abandoned
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08148586A (ja) * | 1994-11-21 | 1996-06-07 | Toshiba Corp | 半導体装置の製造方法 |
| JP2004006433A (ja) * | 2002-03-15 | 2004-01-08 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
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| JP2006060138A (ja) * | 2004-08-23 | 2006-03-02 | Toshiba Corp | 半導体集積回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20090124080A1 (en) | 2009-05-14 |
| KR100795631B1 (ko) | 2008-01-17 |
| KR20070050849A (ko) | 2007-05-16 |
| US20070138593A1 (en) | 2007-06-21 |
| JP4504300B2 (ja) | 2010-07-14 |
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| JP4651461B2 (ja) | 半導体装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20091021 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20091027 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20091224 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100126 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100303 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100330 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100422 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130430 Year of fee payment: 3 |
|
| LAPS | Cancellation because of no payment of annual fees |