JP2006339241A - 半導体集積回路装置 - Google Patents

Abstract

【課題】ゲートは抵抗値を下げたい、抵抗素子は反対に抵抗値を上げたい、という双方の要求を満足できる電気的に書き換えが可能な不揮発性半導体記憶装置を有した半導体集積回路を提供する。
【解決手段】半導体基板１に形成され、基板１に素子領域を分離する素子分離領域５と、素子領域上に設けられた、浮遊ゲートを有するメモリセルと、素子領域上に設けられた、抵抗素子とを備え、浮遊ゲートは、複数の導電膜３、６を含む積層構造であり、抵抗素子は配線とのコンタクト部と、抵抗として働く抵抗部とを有し、抵抗部は複数の導電膜３、６のうちの少なくとも１つと、半導体基板１に対してエッチング選択比がとれる絶縁物４との積層構造とを含む。
【選択図】図１１

Description

本発明は、半導体集積回路装置に関し、特に、電気的に書き換えが可能な不揮発性半導体記憶装置を備えた半導体集積回路装置に関する。

電気的に書き換えが可能な不揮発性半導体記憶装置、例えば、ＮＡＮＤ型フラッシュメモリのタイミング回路に使用されている抵抗素子には、スタンドバイ時に電圧をかけつづける。このため、抵抗素子の抵抗値を上げる必要がある。スタンドバイ電流を少なくしたい、という要求からである。

抵抗素子の作り方は、例えば、特許文献１、２に記載されている。特許文献１によれば、制御ゲートとなる導電層を、抵抗素子に利用する。また、特許文献２によれば、浮遊ゲートとなる第１、第２の導電層、及び制御ゲートなる第３の導電層を、抵抗素子に利用する。

特許文献１、２に記載されるように、抵抗素子には、ゲート材料が利用されるが、ゲート材料はゲートとして使用するために、抵抗値を下げたいという要求がある。対して、抵抗素子は、上述の通り抵抗値を上げたい。

このように、ゲートと抵抗素子との間には、互いに相反した要求がある。
特開２００２−１１０８２５号公報 特開２００２−１１０８２７号公報

この発明は、ゲートは抵抗値を下げたい、抵抗素子は反対に抵抗値を上げたい、という双方の要求を満足できる電気的に書き換えが可能な不揮発性半導体記憶装置を有した半導体集積回路装置を提供する。

この発明の一態様に係る半導体集積回路装置は、半導体基板と、前記半導体基板に形成され、前記半導体基板に素子領域を分離する素子分離領域と、前記素子領域上に設けられた、浮遊ゲートを有するメモリセルと、前記素子領域上に設けられた、抵抗素子と、を備え、前記浮遊ゲートは、複数の導電膜を含む積層構造であり、前記抵抗素子は配線とのコンタクト部と、抵抗として働く抵抗部とを有し、前記抵抗部は前記複数の導電膜のうちの少なくとも１つと、前記半導体基板に対してエッチング選択比がとれる絶縁物との積層構造とを含む。

この発明によれば、ゲートは抵抗値を下げたい、抵抗素子は反対に抵抗値を上げたい、という双方の要求を満足できる電気的に書き換えが可能な不揮発性半導体記憶装置を有した半導体集積回路装置を提供できる。

以下、この発明の一実施形態を、図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。

図１Ａ及び図１Ｂはこの発明の一実施形態に係る半導体集積回路装置の平面パターン例を示す平面図である。本例では、ＮＡＮＤ型フラッシュメモリを示すが、本実施形態は、ＮＡＮＤ型フラッシュメモリ以外の電気的に書き換えが可能な不揮発性半導体記憶装置にも適用することができる。

図１Ａはメモリセルアレイ部を示し、図１Ｂは抵抗素子部を示す。抵抗素子部は、メモリセルアレイと同じチップ上にある。また、図１Ａにおいては、ワード線ＷＬ、及びブロック選択ゲート線ＳＧ（図中はＳＧＤのみを図示）までを示し、これら配線より上層にある配線については省略する。

以下、この発明の一実施形態に係る半導体集積回路装置を、その製造方法の一例とともに説明する。

図２（図２Ａ〜図２Ｈ）乃至図１１（図１１Ａ〜図１１Ｈ）はそれぞれ、一実施形態に係る半導体集積回路装置の一製造工程を示す断面図である。図２〜図１１において、Ａ図は図１Ａ中のＡ−Ａ線に沿う断面で、以下同様にＢ図はＢ−Ｂ線、Ｃ図はＣ−Ｃ線、Ｄ図はＤ−Ｄ線、Ｅ図はＥ−Ｅ線に沿う断面である。また、Ｆ図は図１Ｂ中のＦ−Ｆ線に沿う断面、同様にＧ図はＧ−Ｇ線、Ｈ図はＨ−Ｈ線に沿う断面である。

まず、図２Ａ〜図２Ｈに示すように、Ｐ型シリコン基板（もしくは、Ｐ型ウェル）１の表面を酸化し、二酸化シリコン膜（トンネル酸化膜）２を形成する。次いで、二酸化シリコン膜２上に、導電性ポリシリコンを堆積し、導電性ポリシリコン膜３を形成する。この導電性ポリシリコン膜３は、後に、メモリセルアレイ部においては浮遊ゲートとなり、抵抗素子部においては抵抗素子となる。次いで、導電性ポリシリコン膜３上に、窒化シリコンを堆積し、窒化シリコン膜４を形成する。窒化シリコン膜４は、浅いトレンチを形成する際のキャップ材（マスク材）である。このため、キャップ材の材料は、半導体基板に対してエッチング選択比をとれる材料から選ばれ、かつ、本例では、絶縁物とする。また、キャップ材は、ＣＭＰ法を用いてＳＴＩを形成する際に、ポリッシングのストッパとしても利用できる。この場合には、キャップ材の材料は、半導体基板と、ＳＴＩに使用される絶縁物とのそれぞれに対してエッチング選択比をとれる材料から選ばれ、かつ、絶縁物とされれば良い。

次に、図３Ａ〜図３Ｈに示すように、ＳＴＩ（Shallow Trench Isolation）を形成するパターンに対応して窒化シリコン膜４、及び導電性ポリシリコン膜３をパターニングする。

次に、図４Ａ〜図４Ｈに示すように、窒化シリコン膜４をマスクに用いて、基板１内に浅いトレンチを形成する。次いで、この浅いトレンチに、例えば、二酸化シリコン等の絶縁物を埋め込む。次いで、絶縁物を平坦化してＳＴＩ５を形成する。ＳＴＩ５は、基板１に素子領域ＡＡ（Active Area）を分離する。

次に、図５Ａ〜図５Ｈに示すように、窒化シリコン膜４を、メモリセルアレイ部、図示しないが周辺回路のトランジスタ部と配線部、並びに抵抗素子部のコンタクト部から除去する。例えば、窒化シリコン膜４は、抵抗素子部に、そのコンタクト部を除いた部分に残る。次いで、窒化シリコン膜４を除去することで、露出した導電性ポリシリコン膜３上、及びＳＴＩ５上に、導電性ポリシリコンを堆積し、導電性ポリシリコン膜６を形成する。

次に、図６Ａ〜図６Ｈに示すように、導電性ポリシリコン膜６を、例えば、ＳＴＩ５をストッパに用いてＣＭＰ（Chemical Mechanical Polishing）し、平坦化する。これにより、窒化シリコン膜４を除去することで得られた溝に、導電性ポリシリコン膜６が埋め込まれる。この工程は、ダマシンプロセス（damascene process）である。

次に、図７Ａ〜図７Ｈに示すように、メモリセルアレイ部のＳＴＩ５をエッチバックし、導電性ポリシリコン膜６の側壁、又は導電性ポリシリコン膜３、６の側壁を露出させる。この工程は、後に形成されるメモリセルの浮遊ゲートと制御ゲートとの間の容量Ｃｏｎｏを増加させるために必要に応じて行われる。本例では、抵抗素子部のＳＴＩ５についてはエッチバックしない。

次に、図８Ａ〜図８Ｈに示すように、図７Ａ〜図７Ｇに示す構造上に、絶縁物を堆積し、ゲート間絶縁膜７を形成する。ゲート間絶縁膜７の一例は、二酸化シリコン／窒化シリコン／二酸化シリコンの三層膜、所謂ＯＮＯ膜である。

次に、図９Ａ〜図９Ｈに示すように、ゲート間絶縁膜７のうち、抵抗素子部のコンタクト部上にある部分を除去する。除去された部分を、参照符号１００により示す。この工程は、ゲート間絶縁膜７をブロック選択ゲート線の部分から除去する工程がある場合には、この工程と兼ねても良い。要するに、ゲート間絶縁膜７を、メモリセルアレイ部のブロック選択ゲート線の部分と、抵抗素子部のコンタクト部上にある部分とから同時に除去するようにしても良い。次いで、ゲート間絶縁膜７上、及び除去部分１００から露出した導電性ポリシリコン層６上に、導電性ポリシリコンを堆積し、導電性ポリシリコン膜８を形成する。次いで、導電性ポリシリコン膜８上に、金属の珪化物を堆積し、金属シリサイド膜９を形成する。金属の例は、タングステン、ニッケル、コバルト等である。導電性ポリシリコン膜８と金属シリサイド膜９との積層構造はポリサイド構造と呼ばれ、低抵抗配線材である。本例では、この低抵抗配線材は、制御ゲート、例えば、ワード線ＷＬ、ブロック選択ゲート線ＳＧや、周辺回路内の配線等に使用される。

次に、図１０Ａ〜図１０Ｈに示すように、低抵抗配線材（本例では、導電性ポリシリコン膜８と金属シリサイド膜９）のうち、抵抗素子部のコンタクト部間にある部分にスリット１０１を形成する。スリット１０１を形成することで、抵抗素子のコンタクト部どうし、例えば、導電性ポリシリコン膜６どうしを、導電性ポリシリコン膜３のみで接続することが可能となる。

次に、図１１Ａ〜図１１Ｈに示すように、低抵抗配線材（本例では、導電性ポリシリコン膜８と金属シリサイド膜９）をエッチングし、ワード線ＷＬ、ブロック選択ゲート線ＳＧ、及び配線等を形成する。引き続き、メモリセルアレイ部においては、エッチングを続行し、ゲート間絶縁膜７、導電性ポリシリコン膜３、６をエッチングし、浮遊ゲートを形成する。次いで、基板１に、ワード線ＷＬ、ブロック選択ゲート線ＳＧ、配線、及びＳＴＩ５をマスクに用いて、Ｎ型の不純物を注入し、拡散層１０を形成する。次いで、エッチングすることで得た構造上に、例えば、二酸化シリコンを堆積し、二酸化シリコン膜１１を形成する。次いで、二酸化シリコン膜１１をＲＩＥ（Reactive Ion Etching）する。これにより、二酸化シリコン膜１１は、例えば、ワード線ＷＬとワード線ＷＬとの間、及びワード線ＷＬとブロック選択ゲート線ＳＧとの間の空間と、ブロック選択線ＳＧの側壁とに残す。次いで、基板１に、ワード線ＷＬ、ブロック選択ゲート線ＳＧ、配線、ＳＴＩ５、及び二酸化シリコン膜１１をマスクに用いて、Ｎ型の不純物を注入し、拡散層１２を形成する。次いで、エッチングすることで得た構造上に、例えば、窒化シリコンを堆積し、窒化シリコン膜１３を形成する。

以後、周知の製造方法を用いて、ビット線、及び上層配線等を順次形成することにより、一実施形態に係る半導体集積回路装置が完成する。

例えば、図１２Ａ〜図１２Ｅ、及び図１３Ａ〜図１３Ｃに示すように、第１層層間絶縁膜１４の形成、基板〜第１層金属膜間コンタクト１５の形成、第１層金属膜１７の形成、第２層層間絶縁膜１８の形成、第２層層間絶縁膜１８の平坦化、第３層層間絶縁膜１９の形成、第１層金属膜〜第２層金属膜間コンタクト２０の形成、第２層金属膜２２（ＢＬ）の形成、第４層層間絶縁膜２２の形成、第４層層間絶縁膜２２の平坦化、第５層層間絶縁膜２３の形成、第２層金属膜〜第３層金属膜間コンタクト２４の形成、第３層金属膜２５の形成、第６層層間絶縁膜２６の形成、及びパッシベーション膜２７の形成を、順次行えば良い。

一実施形態に係る半導体集積回路装置であると、抵抗素子を、一つの層の導電膜、本例では、導電性ポリシリコン膜３を用いて形成することが可能となる。一つの層の導電膜を用いて形成される抵抗素子は、例えば、複数の層の導電膜を用いて形成される抵抗素子に比較して、抵抗値を大きくすることが可能である。

さらに、抵抗素子は、積層構造の浮遊ゲートに利用される導電膜の少なくとも１層（本例では導電性ポリシリコン膜３）と、浅いトレンチを形成する際のキャップ材（本例では窒化シリコン膜４）との積層構造とする。この構成によれば、積層構造の浮遊ゲート自体を利用する抵抗素子よりも、大きな抵抗値が得られる抵抗素子を、メモリセルと同じ製造工程にて製造できる、という利点を得ることができる。

さらに、ワード線ＷＬ、ブロック選択ゲート線ＳＧ、及び配線等は、複数の層の導電膜、本例では、導電性ポリシリコン膜８と金属シリサイド膜９を用いて形成できる。従って、ゲート、あるいはゲート、及び配線の抵抗値は下げたい、という要求も同時に満足することができる。

また、複数の層の導電膜を用いて形成される抵抗素子では、抵抗値を大きくするために、配線長を長くする手法がとられる。結果として、例えば、タイミング回路に流れるスタンドバイ電流を少なくしようとすると、抵抗素子の配線長を長くせざるを得ず、チップ面積が増大する、という事情がある。

対して、一実施形態では、抵抗素子の配線長を長くしなくても、充分に大きな抵抗値を得ることが可能である。従って、チップ面積の増大を抑制しつつ、例えば、タイミング回路に流れるスタンドバイ電流を少なくすることもできる。

抵抗素子のレイアウトの一例を、図１Ｂに示す。本一例では、複数の抵抗素子を直列接続し、より大きな抵抗値を得るようにしている。抵抗素子の平面パターンの一例は、短軸、及び長軸を有する矩形であり、これが、例えば、長軸を隣接させながら列状に配置される。本一例では、列状に配置された複数の抵抗素子を、ワード線ＷＬ、及びブロック選択ゲート線ＳＧに利用した導電性ポリシリコン膜８と金属シリサイド膜９との積層構造をコンタクトに用いて、抵抗素子の上方にある配線１７、２１等を利用して、もしくは導電性ポリシリコン膜８と金属シリサイド膜９との積層構造自体を利用して、例えば、ジクザグ状に接続する。もしくは、これにより、複数の抵抗素子を、一つの直列接続型抵抗素子として機能させる。

抵抗素子のレイアウト例は、本一例に限られるものではないが、本一例に係るレイアウト例によれば、複数の抵抗素子を、その長軸を隣接させながら列状に配置する。これにより、大きな抵抗値を持つ抵抗素子を、コンパクトな平面面積中に形成できる、という利点を得ることができる。

さらに、複数の抵抗素子を用いて、一つの直列接続型抵抗素子とすることによれば、大きな抵抗値を持つ抵抗素子の平面パターン形状を、チップ内にレイアウトし易い形状に自由に変えることができる、という利点を得ることができる。

これらの利点は、半導体集積回路装置、例えば、ＮＡＮＤ型フラッシュメモリの高集積化に有利な利点である。

以上、この発明を一実施形態により説明したが、この発明の実施形態は、上記一実施形態が唯一のものではない。その実施にあたっては発明の要旨を逸脱しない範囲で種々に変形することが可能である。

例えば、上記一実施形態は、浮遊ゲートにおける導電膜の積層数を２層としたが、積層数はこれに限られるものではない。３層以上積層することも可能である。そして、浮遊ゲートにおける導電膜の積層数を３層以上とした場合には、抵抗素子における導電膜の積層数は１層に限られるものでもない。例えば、抵抗素子のうち、抵抗として働く抵抗部における導電膜の積層数を、浮遊ゲートにおける導電膜の積層数よりも少なくすれば、上記一実施形態と同様の効果を得ることができる。

また、上記一実施形態は種々の段階の発明を含んでおり、一実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することが可能である。

また、実施形態は、この発明をＮＡＮＤ型フラッシュメモリに適用した例に基づき説明したが、この発明はＮＡＮＤ型フラッシュメモリに限られるものではなく、ＮＡＮＤ型以外のフラッシュメモリにも適用することができる。例えば、ＡＮＤ型、ＮＯＲ型等である。さらに、これらフラッシュメモリを内蔵した半導体集積回路装置、例えば、プロセッサ、システムＬＳＩ等もまた、この発明の範疇である。

図１Ａ及び図１Ｂはこの発明の一実施形態に係る半導体集積回路装置の平面パターン例を示す平面図 図２Ａ乃至図２Ｈはこの発明の一実施形態に係る半導体集積回路装置の一製造工程を示す断面図 図３Ａ乃至図３Ｈはこの発明の一実施形態に係る半導体集積回路装置の一製造工程を示す断面図 図４Ａ乃至図４Ｈはこの発明の一実施形態に係る半導体集積回路装置の一製造工程を示す断面図 図５Ａ乃至図５Ｈはこの発明の一実施形態に係る半導体集積回路装置の一製造工程を示す断面図 図６Ａ乃至図６Ｈはこの発明の一実施形態に係る半導体集積回路装置の一製造工程を示す断面図 図７Ａ乃至図７Ｈはこの発明の一実施形態に係る半導体集積回路装置の一製造工程を示す断面図 図８Ａ乃至図８Ｈはこの発明の一実施形態に係る半導体集積回路装置の一製造工程を示す断面図 図９Ａ乃至図９Ｈはこの発明の一実施形態に係る半導体集積回路装置の一製造工程を示す断面図 図１０Ａ乃至図１０Ｈはこの発明の一実施形態に係る半導体集積回路装置の一製造工程を示す断面図 図１１Ａ乃至図１１Ｈはこの発明の一実施形態に係る半導体集積回路装置の一製造工程を示す断面図 図１２Ａ乃至図１２Ｅはこの発明の一実施形態に係る半導体集積回路装置のメモリセルアレイ部の構造例を示す断面図 図１３Ａ乃至図１３Ｃはこの発明の一実施形態に係る半導体集積回路装置の抵抗素子部の構造例を示す断面図

符号の説明

１…シリコン基板、３…導電性ポリシリコン膜、４…窒化シリコン膜（マスク材）、５…ＳＴＩ、６…導電性ポリシリコン膜、７…ゲート間絶縁膜、８…導電性ポリシリコン膜、９…金属シリサイド膜、１００…ゲート間絶縁膜の除去部分。

Claims (5)

1. 半導体基板と、
   前記半導体基板に形成され、前記半導体基板に素子領域を分離する素子分離領域と、
   前記素子領域上に設けられた、浮遊ゲートを有するメモリセルと、
   前記素子領域上に設けられた、抵抗素子と、を備え、
   前記浮遊ゲートは、複数の導電膜を含む積層構造であり、
   前記抵抗素子は配線とのコンタクト部と、抵抗として働く抵抗部とを有し、前記抵抗部は前記複数の導電膜のうちの少なくとも１つと、前記半導体基板に対してエッチング選択比がとれる絶縁物との積層構造とを含むことを特徴とする半導体集積回路装置。
2. 前記絶縁物は、さらに、前記素子分離領域に対してエッチング選択比がとれることを特徴とする請求項１に記載の半導体集積回路装置。
3. 前記コンタクト部は、前記浮遊ゲートの積層構造と同じ第１の構造を含むことを特徴とする請求項１及び請求項２いずれかに記載の半導体集積回路装置。
4. 前記コンタクト部は、前記浮遊ゲート上にゲート間絶縁膜を介して形成される制御ゲートと同じ第２の構造を、さらに含み、
   前記第２の構造は、前記第１の構造に対して前記ゲート間絶縁膜に利用された絶縁膜に形成された開口部を介して電気的に接続されることを特徴とする請求項３に記載の半導体集積回路装置。
5. 前記抵抗部における前記導電膜の積層数は、前記浮遊ゲートにおける前記導電膜の積層数よりも少ないことを特徴とする請求項１乃至請求項４いずれか一項に記載の半導体集積回路装置。

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