JP2005183763A - 不揮発性メモリを含む半導体装置の製造方法 - Google Patents

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Abstract

【課題】不揮発性メモリセルにおいて、制御性の良い、微細なトンネルウィンドウを提供する。
【解決手段】トンネルウィンドウを形成する箇所に多結晶シリコン膜等のキャップ膜３２を残存させ、これを除去することによりトンネルウィンドウを開孔する。従来の膜を開孔する方法よりも、多結晶シリコン膜等のキャップ膜３２の微細な寸法を制御が容易である。従って、メモリセルの微細化が可能になる。
【選択図】図４

Description

本発明は、不揮発性メモリを含む半導体装置の製造方法に関する。
これまで、不揮発性メモリとしてＮＡＮＤ型フラッシュメモリやＮＯＲ型フラッシュメモリが広く使われてきている。近年、ＩＣカードへの応用が拡大すると共に、バイト単位で書き替えが可能となるバイト型の不揮発性メモリが一層重要となってきている。例えば、メモリセルトランジスタ及び選択トランジスタの２つのトランジスタを有するメモリセルである。
このような不揮発性メモリの場合、メモリセルトランジスタには、半導体基板上において、トンネル絶縁膜を形成する箇所に絶縁膜で囲まれたトンネルウィンドウが形成される。
即ち、トンネル絶縁膜を介してその上に形成されたフローティングゲート電極と半導体基板における不純物拡散層との間を電子が行き来することにより、不揮発性メモリにおけるデータの書き換えが行われる。
このトンネルウィンドウの寸法は、メモリセルの微細化或いはフローティングゲート電極にかかる実効的な電圧制御のため、なるべく小さいことが要求される。
従来技術においては、半導体基板に形成された膜、例えばレジスト膜に、リソグラフィ法等を用い、小さい開孔部を形成する方法が検討されてきた。また、開孔部を設けた後、その開孔部の側壁に膜を形成する等の方法が用いられている（例えば、特許文献１参照。）。
しかし、上述した従来技術では、開孔部の形成にリソグラフィ法による通常の穴あけ工程が用いられるため、微細なトンネルウィンドウ形成に限界があり、また、側壁形成においても膜厚等の制御が困難であるため、得られた不揮発性メモリのセル特性に不均一性が生じる等の問題があった。
特開平１１−３３０４２５号公報 （第４ページ、第１図）
本発明は上記問題を解決するためになされたもので、不揮発性メモリセルにおいて、制御性の良い、微細なトンネルウィンドウを形成することを目的とする。
上記の課題を解決するため、本発明の第１の態様は、半導体装置の製造方法として、第１導電型の半導体基体に素子分離領域を形成する工程と、前記素子分離領域に囲まれた素子領域にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にキャップ膜を選択的に形成する工程と、選択的に形成された前記キャップ膜を囲うようにして前記ゲート絶縁膜上にマスク膜を形成する工程と、前記キャップ膜を除去し、トンネルウィンドウを形成する工程と前記マスク膜をマスクにして、前記トンネルウィンドウの下方領域における前記半導体基体の表面領域に第２導電型の不純物を導入し、不純物拡散層を形成する工程と、前記トンネルウィンドウ内の前記ゲート絶縁膜を除去する工程と、前記トンネルウィンドウ内にトンネル絶縁膜を形成する工程と、前記トンネル絶縁膜上の所定領域にフローティングゲート電極、インターゲート絶縁膜、及びコントロールゲート電極を積層して形成する工程と、前記コントロールゲート電極をマスクに、前記コントロールゲート電極の下方領域における前記半導体基体の表面領域を挟むように、前記半導体基体の表面領域に第２導電型の不純物を導入し、ソース及びドレイン領域を形成する工程とを有することを特徴とする。
本発明によれば、トンネルウィンドウを形成する箇所に多結晶シリコン膜等のキャップ膜を残存させ、これを除去することによりトンネルウィンドウを開孔する。この方法では、微細な寸法を制御することが容易であるため、メモリセルの微細化が可能になる。
以下、図面を参照して本発明の実施例を説明する。
図１は本発明による第１の実施例における不揮発性メモリのブロック図である。不揮発性メモリ１０はメモリセルアレイ１１、カラムデコーダ１２、センスアンプ１３、ロウデコーダ１４、１５及びソース線ドライバ１６を備えている。
メモリセルアレイ１１はマトリックス状に配置された複数個のメモリセルＭＣを有している。それぞれのメモリセルは、互いに電流経路が直列に接続されたメモリセルトランジスタＭＴと選択トランジスタＳＴを有している。カラム方向で隣接するメモリセルＭＣは選択トランジスタのドレイン領域を共有している。
ロウ方向におけるメモリセルＭＣのメモリセルトランジスタＭＴの制御ゲートは、ワード線ＷＬに共通して接続され、同じように、選択トランジスタＳＴのゲートは、セレクトゲート線ＳＧに共通して接続されている。また、カラム方向におけるメモリセルＭＣの選択トランジスタＳＴのドレインはビット線に共通して接続されている。更に、メモリセルＭＣのメモリセルトランジスタＭＴのソースはソース線ＳＬに共通して接続され、それらがソース線ドライバ１６に接続される。
図１に示したメモリセルアレイ１１の一部の領域を平面の模式図として図２に示す。半導体基体であるシリコン基板２０に、素子分離領域２１ａによって区分けされた長方形の素子領域２１が形成されている。その素子領域２１に直交して複数の素子領域２１を跨ぐようにして、第１のゲート電極膜であるワード線１４ａ、１４ｂ及びセレクトゲート線１５ａ、１５ｂが形成されている。
ワード線１４ａ、１４ｂと素子領域２１が交差する部分にメモリセルトランジスタが形成され、一方、セレクトゲート線１５ａ、１５ｂと素子領域２１が交差する部分に選択トランジスタが形成されている。また、ワード線１４ａ、１４ｂと素子領域２１が交差する部分にはメモリセルトランジスタごとに分離されたフローティングゲート電極（図示せず）が形成されている。
素子領域２１には、ワード線１４ａ、１４ｂとセレクトゲート線１５ａ、１５ｂを挟むようにしてソースコンタクトプラグ２２及びドレインコンタクトプラグ２３が形成され、それらを接続するように図示しないビット線が素子領域２１に沿って形成されている。２つのコンタクトプラグ２２、２３に挟まれたメモリセルトランジスタと選択トランジスタによって一つのメモリセル１１ａが形成されている。
図３乃至図６は本発明による半導体装置の製造方法の第１の実施例を工程順に示す断面図である。各図の不揮発性メモリの断面は、図２におけるＹ−Ｙ断面を示す。
次に、実際の工程の説明に入る。先ず、図３（ａ）に示すように、半導体基体としてＰ型のシリコン基板３０を用意する。
続いて、素子分離工程を説明する。素子分離工程によって形成される素子分離領域は、図２におけるＹ−Ｙ断面には現れない。従って、図３（ａ）には図示せず、簡単に説明する。
先ず、シリコン酸化膜、シリコン窒化膜等をシリコン基板３０上に積層する。次に、リソグラフィ法、ドライエッチング法等を用い、シリコン酸化膜、シリコン窒化膜等にパターンを形成する。次に、形成されたパターンをマスクにして、シリコン基板３０の領域に、ドライエッチング法により溝を形成する。続いて、ＣＶＤ法を用い、溝への埋め込みも含め、シリコン基板３０の全面にシリコン酸化膜を形成する。更に、ＣＭＰ法、エッチング法等を用い、表面を平坦化しながらシリコン基板３０の溝の中に、素子分離領域としてシリコン酸化膜を残存させる。
本実施例における不揮発性メモリ領域には、通常、ウェル領域は形成しない。特に必要であればイオン注入法等を用い、Ｐ型ウェル領域を形成する。また、Ｎ型ウェル領域を先ず形成し、その中にＰ型ウェルを埋め込む二重ウェル構造としても良い。
次に、シリコン基板３０上に、ゲート絶縁膜３１を形成する。熱酸化法により、シリコン酸化膜をシリコン基板３０上に３０〜４０ｎｍ程度成長する。また、必要であれば、イオン注入法等を用い、チャネル領域を形成する。
続いて、ＣＶＤ法により、多結晶シリコン膜を５０ｎｍ程度形成した後、リソグラフィ法及びドライエッチング法等を用い、図３（ｂ）に示すように選択的にパターンを形成し、キャップ膜３２とする。
次に、図４（ｃ）に示すように、ＣＶＤ法によりマスク膜であるシリコン窒化膜３３を５０ｎｍ程度形成する。更に、表面を平坦化するようにレジスト膜３４を塗布する。続いて、図４（ｄ）に示すように、キャップ膜３２の表面が露出するまでレジスト膜３４及びシリコン窒化膜３３をドライエッチング法等でエッチバックを行う。
更に、表面が露出したキャップ膜３２を、シリコン窒化膜３３との選択比が得られるようなドライエッチング法或いはウエットエッチング法を用いて選択的にエッチングし、図５（ｅ）に示すようにトンネルウィンドウ３５を形成する。
続いて、シリコン窒化膜３３をマスクとして用い、トンネルウィンドウ３５を通して、イオン注入法により不純物をシリコン基板３０へ導入する。例えば、Ｎ型不純物である砒素をドーズ量として１Ｅ１４ｃｍ−２〜１Ｅ１５ｃｍ−２程度ドーピングする。その後、熱処理を行い、シリコン基板３０に導入された不純物である砒素を活性化し、Ｎ型拡散層３６を形成する。
更に、図５（ｅ）に示すようにシリコン窒化膜３３をマスクに用いて、ドライエッチング法或いはウエットエッチング法によりトンネルウィンドウ３５内のゲート絶縁膜３１を選択的にエッチングする。続いて、シリコン窒化膜３３をシリコン基板３０との高い選択比が得られるようなドライエッチング法或いはウエットエッチング法を用いて選択的に除去する。次に、図５（ｆ）に示すように、トンネルウィンドウ３５内におけるＮ型拡散層３６上に、熱酸化法を用いてトンネル絶縁膜３７を９ｎｍ程度形成する。
続いて、ＣＶＤ法を用い、多結晶シリコン膜を５０ｎｍ程度、絶縁膜を２０ｎｍ程度、積層して形成する。続いて、リソグラフィ法及びドライエッチング法等を用い、上記の積層された膜を選択的に加工する。更に多結晶シリコン膜を５０ｎｍ程度形成した後、リソグラフィ法及びドライエッチング法等を用い、上層の多結晶シリコン膜を選択的に加工する。
これによって図６（ｇ）に示すように、上層の多結晶シリコン膜をコントロールゲート電極４０及びゲート電極４０ａに、絶縁膜をインターゲート絶縁膜３９に、下層の多結晶シリコン膜をフローティングゲート電極３８に、それぞれ形成する。なお、上層の多結晶シリコン膜或いは下層の多結晶シリコン膜を形成後、イオン注入法等を用い、それぞれ導電型を与える不純物をドーピングしても良い。また、下層の多結晶シリコン膜をゲート電極とする工程を組んでも良い。
図１で示したメモリセルトランジスタＭＴと選択トランジスタＳＴとの対応は以下のようである。即ち、図６（ｇ）のコントロールゲート電極４０、インターゲート絶縁膜３９、及びフローティングゲート電極３８が積層されたゲート構造はメモリセルトランジスタＭＴであり、ゲート電極３８ａだけのゲート構造は選択トランジスタＳＴである。
更に、イオン注入法等を用い、不純物をシリコン基板３０、コントロールゲート電極４０及びゲート電極４０ａに導入する。例えば、砒素をドーズ量として１Ｅ１５ｃｍ−２〜１Ｅ１６ｃｍ−２程度ドーピングする。その後、熱処理を行い、シリコン基板３０にソース及びドレイン領域４１が形成される。
続いて、図６（ｈ）に示すように、ゲート絶縁膜３１を選択的にエッチングし、ゲート構造が完成する。なお、ゲート絶縁膜３１をエッチングせずに次の工程に進んでも良い。
その後、プラズマＣＶＤ法等を用い、図示しないシリコン酸化膜等をシリコン基板３０全面に形成する。このシリコン酸化膜等に、更に、コンタクト孔を開口した後、ビット線等を含む金属配線層を形成する。さらに、必要に応じてシリコン酸化膜等の形成、コンタクト孔の開口、及び金属配線層の形成を繰り返して行い、多層配線構造を形成する。更に、全面を表面保護膜で覆い、パッド部を開口して不揮発性メモリを含む半導体装置を完成させる。
本実施例によれば、トンネルウィンドウを形成する箇所に多結晶シリコン膜等のキャップ膜を残存させ、これを除去することによりトンネルウィンドウを開孔する。従来の膜を開孔する方法よりも、多結晶シリコン膜等のキャップ膜の微細な寸法を制御することは容易である。従って、メモリセルの微細化が可能になる。
本発明による第２の実施例は、図７にブロック図により示した、不揮発性メモリ、ランダムアクセスメモリ及び論理回路を含むシステムＬＳＩとしての半導体装置である。
システムＬＳＩ５０は論理回路領域とメモリ領域とを有している。論理回路領域には、例えば、ＣＰＵ５１及び制御部５２が設けられている。また、メモリ領域には、不揮発性メモリ５３及びランダムアクセスメモリ５４が設けられている。即ち、不揮発性メモリ５３は上述の第１の実施例で説明したメモリセルトランジスタＭＴと選択トランジスタＳＴを有する１つのメモリセルがマトリックスで構成されている。
また、不揮発性メモリとして３つのトランジスタで構成されるメモリセル構造のものを用いても良い。３つのトランジスタで構成されるメモリセル構造の不揮発性メモリ５３の回路ブロック図を図８に示す。メモリセル１１ｃは２つのトランジスタと、その２つのトランジスタ挟まれた積層構造のゲートを有する１つのトランジスタとで構成されている。周辺にビット線と接続するカラムデコーダ１２、センスアンプ１３、ワード線と接続するロウデコーダ１４及びソース線と接続するソース線ドライバ１６を備えている。
このような構造をもつシステムＬＳＩはメモリカード等へ応用できる。
以上に述べたシステムＬＳＩ５０は第１の実施例で示した半導体装置の製造方法と基本的に同一の方法を含むことによって、半導体装置として完成させることができる。
なお、本発明は上述した実施形態に何ら限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することができる。
例えば、キャップ膜は多結晶シリコン膜だけでなく、アモルファスシリコン膜であっても良い。また、レジスト膜或いは絶縁膜を用いることもできる。
また、トンネル絶縁膜、インターゲート絶縁膜、及びゲート絶縁膜は、シリコン酸化膜、シリコン窒化膜、酸素及び窒素の両方を様々な組成で含んだシリコン窒酸化膜、或いはハフニウム酸化膜、ジルコニウム酸化膜、チタン酸化膜、アルミニウム酸化膜等の金属酸化膜、また、これらの膜の複合膜、或いは積層構造を用いた膜であっても良いことは勿論である。
また、コントロールゲート電極、フローティングゲート電極、及びゲート電極は多結晶シリコン膜ではなく、アモルファスシリコン膜であっても良い。また、それらのゲート電極の材料としては、コバルトに限らず、チタン、ニッケル、タングステン、チタン、モリブデン等のシリサイド構造であっても良い。更に、上記金属のシリサイド或いは窒化物も含めて積層構造の電極を形成することもできる。
また、金属配線はアルミニウム、銅、金、銀、タングステン等から選択して用いることができ、また、バリヤメタルを上述の材料の下層に敷くことによって、下地絶縁膜との密着性、コンタクト領域での反応抑制等の利点が得られる。この場合はバリヤメタルとして、タングステン、モリブデン、チタン等の金属、タングステンシリサイド、モリブデンシリサイド、チタンシリサイド等の金属シリサイド、或いは窒化チタン、窒化タングステン等の金属窒化物を形成した構造をとっても良い。
また、半導体基体としてシリコン基板以外に、ＳＯＩ基板等を用いることができる。
また、積層ゲート構造として、不揮発性メモリだけではなく、他の種類の素子へも適用可能なこと勿論である。
また、半導体装置としては、種々の不揮発性メモリ単独であっても、或いはそれらと種々のロジック回路との混載であっても適用できることは勿論である。
本発明による半導体装置の製造方法の第1の実施例における不揮発性メモリの回路ブロック図。 本発明による半導体装置の製造方法第1の実施例における不揮発性メモリの平面の模式図。 本発明による半導体装置の製造方法の第1の実施例における断面の模式図。 本発明による半導体装置の製造方法の第1の実施例における断面の模式図。 本発明による半導体装置の製造方法の第1の実施例における断面の模式図。 本発明による半導体装置の製造方法の第1の実施例における断面の模式図。 本発明による半導体装置の製造方法の第２の実施例におけるシステムＬＳＩのブロック図。 本発明による半導体装置の製造方法の第２の実施例における不揮発性メモリの回路ブロック図。
符号の説明
１０ 不揮発性メモリ
１１ メモリセルアレイ
１１ａ メモリセル
１２ カラムデコーダ
１３ センスアンプ
１４、１５ ロウデコーダ
１４ａ、１４ｂ ワード線
１５ａ、１５ｂ セレクトゲート線
１６ ソース線ドライバ
１７、３５ トンネルウィンドウ
２０、３０ シリコン基板
２１素子領域
２１ａ 素子分離領域
２２ コンタクトプラグ
３１ ゲート絶縁膜
３２ キャップ膜
３３ シリコン窒化膜
３４ レジスト膜
３６ Ｎ型拡散層
３７ トンネル絶縁膜
３８ フローティングゲート電極
３９ インターゲート電極
４０ コントロールゲート電極
４０ａ ゲート電極
４１ ソース及びドレイン領域
５０ システムＬＳＩ
５１ ＣＰＵ
５２ 制御部
５３、５３ａ 不揮発性メモリ
５４ ランダムアクセスメモリ

Claims (5)

  1. 第１導電型の半導体基体に素子分離領域を形成する工程と、
    前記素子分離領域に囲まれた素子領域にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上にキャップ膜を選択的に形成する工程と
    選択的に形成された前記キャップ膜を囲うようにして前記ゲート絶縁膜上にマスク膜を形成する工程と、
    前記キャップ膜を選択的に除去し、トンネルウィンドウを形成する工程と
    前記マスク膜をマスクにして、前記トンネルウィンドウの下方領域における前記半導体基体の表面領域に第２導電型の不純物を導入し、不純物拡散層を形成する工程と、
    前記トンネルウィンドウ内の前記ゲート絶縁膜を除去する工程と、
    前記トンネルウィンドウ内にトンネル絶縁膜を形成する工程と、
    前記トンネル絶縁膜上の所定領域にフローティングゲート電極、インターゲート絶縁膜、及びコントロールゲート電極を積層して形成する工程と、
    前記コントロールゲート電極をマスクに、前記コントロールゲート電極の下方領域における前記半導体基体の表面領域を挟むように、前記半導体基体の表面領域に第２導電型を与える不純物を導入し、ソース及びドレイン領域を形成する工程とを
    有することを特徴とする不揮発性メモリを含む半導体装置の製造方法。
  2. 前記キャップ膜が多結晶シリコン膜或いはアモルファスシリコン膜であることを特徴とする請求項１に記載の不揮発性メモリを含む半導体装置の製造方法。
  3. 前記マスク膜がシリコン窒化膜であることを特徴とする請求項１又は請求項２に記載の不揮発性メモリを含む半導体装置の製造方法。
  4. 前記半導体基体がＰ型半導体であり、前記不純物拡散層並びにソース及びドレイン領域がＮ型半導体であることを特徴とする請求項１乃至請求項３のいずれか１項に記載の不揮発性メモリを含む半導体装置の製造方法。
  5. 前記不揮発性メモリのメモリセルがメモリセルトランジスタ及び選択トランジスタを含む構造であって、前記選択トランジスタのゲート電極を形成する工程が、前記コントロールゲート電極を形成する工程と同一工程において行われることを特徴とする請求項１乃至請求項４のいずれか１項に記載の不揮発性メモリを含む半導体装置の製造方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008123548A1 (ja) 2007-04-04 2008-10-16 Rohm Co., Ltd. Ｆｌｏｔｏｘ型ｅｅｐｒｏｍ
US7842557B2 (en) 2005-12-01 2010-11-30 Kabushiki Kaisha Toshiba Nonvolatile storage device and method of manufacturing the same, and storage device and method of manufacturing the same
US8089116B2 (en) 2007-04-19 2012-01-03 Rohm Co., Ltd. FLOTOX-TYPE EEPROM and method for manufacturing the same

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050239250A1 (en) * 2003-08-11 2005-10-27 Bohumil Lojek Ultra dense non-volatile memory array
US7521316B2 (en) * 2004-09-09 2009-04-21 Samsung Electronics Co., Ltd. Methods of forming gate structures for semiconductor devices
KR100717770B1 (ko) * 2006-04-24 2007-05-11 주식회사 하이닉스반도체 지르코늄산화막을 포함하는 적층구조의 유전막을 구비한플래시메모리소자 및 그의 제조 방법
US8895388B2 (en) * 2006-07-21 2014-11-25 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device and a non-volatile semiconductor storage device including the formation of an insulating layer using a plasma treatment
CN101983423B (zh) * 2008-03-31 2014-03-26 富士通半导体股份有限公司 半导体器件

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07120724B2 (ja) 1989-06-16 1995-12-20 松下電子工業株式会社 半導体記憶装置の製造方法
JPH0330078A (ja) 1989-06-28 1991-02-08 Fujitsu Kiden Ltd 定置型バーコードスキャナ
DE19534780A1 (de) * 1995-09-19 1997-03-20 Siemens Ag Verfahren zum Erzeugen sehr kleiner Strukturweiten auf einem Halbleitersubstrat
IT1289524B1 (it) * 1996-12-24 1998-10-15 Sgs Thomson Microelectronics Cella di memoria per dispositivi di tipo eeprom e relativo processo di fabbricazione
AU735045B2 (en) * 1997-10-30 2001-06-28 Texas Instruments Incorporated A process flow to integrate high and low voltage peripheral transistors with a floating gate array
JP4081854B2 (ja) 1998-05-11 2008-04-30 沖電気工業株式会社 半導体装置の製造方法
KR100311971B1 (ko) * 1998-12-23 2001-12-28 윤종용 비휘발성메모리반도체소자제조방법
JP2002100688A (ja) * 2000-09-22 2002-04-05 Oki Electric Ind Co Ltd 不揮発性半導体メモリの製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7842557B2 (en) 2005-12-01 2010-11-30 Kabushiki Kaisha Toshiba Nonvolatile storage device and method of manufacturing the same, and storage device and method of manufacturing the same
WO2008123548A1 (ja) 2007-04-04 2008-10-16 Rohm Co., Ltd. Ｆｌｏｔｏｘ型ｅｅｐｒｏｍ
US8072807B2 (en) 2007-04-04 2011-12-06 Rohm Co., Ltd. FLOTOX type EEPROM
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