JP4081854B2 - 半導体装置の製造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims description 10
- 239000004065 semiconductor Substances 0.000 title claims description 10
- 239000010408 film Substances 0.000 claims description 70
- 239000000758 substrate Substances 0.000 claims description 12
- 239000010409 thin film Substances 0.000 claims description 7
- 230000003647 oxidation Effects 0.000 claims description 5
- 238000007254 oxidation reaction Methods 0.000 claims description 5
- 238000005530 etching Methods 0.000 claims description 3
- 238000009413 insulation Methods 0.000 claims 1
- 239000000463 material Substances 0.000 claims 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 33
- 239000010410 layer Substances 0.000 description 10
- 238000009792 diffusion process Methods 0.000 description 8
- 230000008878 coupling Effects 0.000 description 7
- 238000010168 coupling process Methods 0.000 description 7
- 238000005859 coupling reaction Methods 0.000 description 7
- 238000000034 method Methods 0.000 description 7
- 150000004767 nitrides Chemical class 0.000 description 7
- 239000011229 interlayer Substances 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
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- Manufacturing & Machinery (AREA)
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- General Physics & Mathematics (AREA)
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- Non-Volatile Memory (AREA)
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Description
【０００１】
【産業上の利用分野】
本発明は浮遊ゲート電極と制御ゲート電極を有し、局所的な薄膜部によりトンネル注入消去を行う不揮発性半導体メモリの製造方法に関するものである。
【０００２】
【従来の技術】
従来、 浮遊ゲート電極と制御ゲート電極を有する電気的書き込み／消去可能読み出し専用メモリ（ＥＥＰＲＯＭ）においては、拡散層上に開口した薄いゲート酸化膜(トンネル酸化膜)を介して浮遊ゲート電極と拡散層の間で電子をトンネル現象でやり取りする事でデータの書き換えを行う種類の不揮発性メモリがある。
【０００３】
上記のようなＥＥＰＲＯＭの製造方法について図２を参照にして説明する。
図２（ａ)のように、Ｐ型シリコン（Ｓｉ）基板１０１上にＬＯＣＯＳ法などにより素子分離領域を形成した後、酸化膜１０２を例えば２００Å生成しレジスト１０３をマスクとしてＥＥＰＲＯＭメモリセルのソース・ドレインを形成すべくヒ素（Ａｓ）などのイオン注入を行う。次に、 図２（ｂ) のように、 酸化膜１０２を除去した後ゲート酸化膜１０６を例えば５００Å生成する。ゲート酸化膜１０６は、高電圧を印加してトンネル電流により書き換えを行う際に、当該ゲート酸化膜１０６には電流を流さないように十分厚い酸化膜厚とする必要がある。
【０００４】
しかる後、図２（ｃ) に示すように、レジスト１０７をマスクにゲート酸化膜１０６のドレイン拡散層１０４上の一部に開口部を設ける。この開口部をトンネルウィンドウと呼ぶこととする。 トンネルウィンドウ部の開口径の大きさは、後述するようにカップリング比のために重要である。
次に、図２（ｄ) に示すように、レジスト１０７を除去した後熱酸化によりトンネル酸化膜１０８を例えば100Åの膜厚となるようトンネルウィンドウ部に形成する。
【０００５】
その後、図２（ｅ)乃至 図２（ｈ)に示すように、浮遊ゲート電極となる多結晶シリコン１０９を堆積した後、レジスト１１０をマスクに多結晶シリコンをエッチングし、 その後層間絶縁膜１１１を例えば２００Åとなるよう生成後制御ゲート電極となる多結晶シリコン１１２を生成し、パターニングしてＥＥＰＲＯＭのメモリセル電極形成を行う。
【０００６】
【発明が解決しようとする課題】
従来の開示される方法では、例えば１００Åのトンネル酸化膜１０８に電流を流して浮遊ゲート電極１０９へ電荷を出し入れしてデータの書き換えを行うのであるが、トンネル酸化膜に加わる実効電圧は１００Åの膜厚の場合１０Ｖ以上必要となる。この場合、制御ゲート電極１１２とドレイン１０４の間に印加した電圧のどくらいの割合が実効的に浮遊ゲート電極１０９とドレイン１０４間の印加電圧となるかが問題となる。 この割合をカップリング比と呼び、制御ゲート電極ー浮遊ゲート電極間容量と浮遊ゲート電極-ドレイン間容量との比で決定される。
【０００７】
浮遊ゲート電極-ドレイン間容量値が相対的に小さい程カップリング比が向上し制御ゲート電極-ドレイン間に印加しなければいけない電圧は低くて済む。
従来、トンネルウィンドウ部を開口する場合、開口径の最小値はデザインルールで決定されているため、メモリセルを特に大きくしない限りカップリング比も大きく取れず、結局２０Ｖ近い電圧を制御ゲート電極-ドレイン間に印加する必要があった。 このような高電圧を必要とすることは、通常の電源電圧が５Ｖ以下であるＬＳＩにとってメモリセルを駆動する周辺回路のトランジスタのゲート酸化膜の厚膜化、それに伴う面積の増大、回路動作の低速化といった問題をもたらす。 また、トンネルウィンドウ径がデザインルールの最小値以下にできない為、メモリセル自体も合わせずれ余裕の確保とカップリング比確保の為に大きくなってしまう欠点があった。
【０００８】
【課題を解決するための手段】
本発明は、トンネルウィンドウ部の開口に際して、浮遊ゲート電極となる導電層の一部分を開口除去し、開口部の導電層側部に側壁を形成し、その側壁をマスクとして自己整合的に下部のゲート絶縁膜を除去し半導体基板を露出させ、トンネルウィンドウ開口部に局所的に薄いトンネル絶縁膜を形成するようにしたものである。
【０００９】
【作用】
本発明では、トンネルウィンドウ径をデザインルール以下の小さな寸法とすることが可能で、カップリング比の大きい、印加電圧を下げることが可能なＥＥＰＲＯＭメモリセルを製造することができる。
【００１０】
【実施例】
まず本発明の第１の実施例を図１を参照して説明する。図１（ａ）乃至図１（ｂ）において、Ｐ型シリコン（Ｓｉ）基板１０１上に素子分離領域、２００Åの酸化膜１０２、ソース・ドレイン拡散、５００Åのゲート酸化膜１０６、多結晶シリコン１０９を順次形成する。次に 図１（ｃ）において、レジスト１０７により多結晶シリコンに開口部を形成する。 この時ゲート酸化膜１０６は除去せずそのまま残しておく。 図１（ｄ）に示すように、 レジスト１０７除去後多結晶シリコン１０９の堆積、エッチバックにより側壁２０１を多結晶シリコン１０９の開口部に形成した後ゲート酸化膜１０６を側壁２０１をマスクとして自己整合的に除去する事により小さなトンネルウィンドウ部２０２を形成する。
【００１１】
その後、図１（ｅ）に示すように、トンネル酸化膜１０８を１００Åとなるように熱酸化により生成する。
この時多結晶シリコン１０９及び多結晶シリコン１０９の側壁２０１上に酸化膜２０３が同時に形成される。
次に 図１（ｆ）に示すように、レジスト２０４でトンネルウィンドウ２０２を保護しながら多結晶シリコン１０９上の酸化膜２０３を除去する。
しかる後、 図１（ｇ）に示すように、多結晶シリコン２０５を堆積して多結晶シリコン１０９と導通させるとともにトンネルウィンドウ部２０２中の浮遊ゲート電極とする。
その後 図１（ｈ）に示すように、多結晶シリコン２０５及び多結晶シリコン１０９からなる浮遊ゲート電極をパターニングし、層間絶縁膜１１１を例えば２００Å形成した後制御ゲート電極１１２を形成する。
【００１２】
本発明の第１の実施例において、側壁は導電層である多結晶シリコンで形成されていたが側壁を窒化膜等の絶縁膜で形成するようにしてもよい。
【００１３】
次に、本発明の第２の実施例を図３を参照して説明する。図３（ａ）乃至図３（ｃ）において、第１の実施例 と同様 、Ｐ型シリコン（Ｓｉ）基板に素子分離領域、ソース・ドレイン拡散層、ゲート酸化膜１０６を５００Å、 多結晶シリコン１０９、酸化膜３０１を例えば３０００Å形成する。
そして、レジスト１０７により酸化膜３０１及び多結晶シリコン１０９に開口部を形成する。
図３（ｄ）において、 レジスト１０７を除去した後、多結晶シリコン或いは窒化膜で側壁２０１をトンネルウィンドウ部２０２内に形成する。
その後、側壁２０１をマスクとして自己整合的にトンネルウィンドウ部２０２をゲート酸化膜１０６に開口する。
この時酸化膜３０１もエッチングされるが、酸化膜は厚く堆積してあるので全て除去されることはない。
【００１４】
その後、図３（ｅ）に示すように、トンネル酸化膜１０８を１００Åとなるように熱酸化を行う。
この時側壁２０１上には、側壁が多結晶シリコンの場合には酸化膜２０３が形成される。
次に、図３（ｆ）において、多結晶シリコンを堆積してエッチバックすることによりトンネルウィンドウ２０２内に多結晶シリコン３０２を埋め込む。
その後、図３（ｇ）に示すように、残存している多結晶シリコン１０９上の酸化膜３０１を除去した後多結晶シリコン３０３を堆積して、多結晶シリコン３０３をトンネルウィンドウ部２０２中の多結晶シリコン３０２及び多結晶シリコン１０９と導通させる。
その後、図３（ｈ）に示すように、多結晶シリコン３０３及び多結晶シリコン１０９をパターニングした後層間絶縁膜１１１、制御ゲート電極１１２形成する。
【００１５】
次に、本発明の第３の実施例を図４を参照して説明する。図４（ａ）乃至図４（ｃ）において、第１の実施例 と同様 、Ｐ型シリコン（Ｓｉ）基板に、素子分離領域、ソース・ドレイン拡散層、ゲート酸化膜１０６を５００Å、 多結晶シリコン１０９、耐酸化性膜である窒化膜４０１を例えば２００Å形成する。
そして、レジスト１０７により窒化膜４０１及び多結晶シリコン１０９に開口部を形成する。
図４（ｄ）において、 レジスト１０７を除去した後、側壁２０１をトンネルウィンドウ部２０２内に形成する。 その後、側壁２０１をマスクとして自己整合的にトンネルウィンドウ部２０２をゲート酸化膜１０６に開口する。
【００１６】
その後、図４（ｅ）に示すように、トンネル酸化膜１０８を１００Åとなるように熱酸化を行う。
この時耐酸化性膜である窒化膜４０１上には酸化膜は殆ど形成されない。
そして、図４（ｆ）に示すように、熱リン酸溶液などにより窒化膜４０１を選択的に除去する。その後、図４（ｇ）に示すように、多結晶シリコン４０２を堆積して多結晶シリコン１０９と導通させる。
その後、図３（ｈ）に示すように、多結晶シリコン４０２及び多結晶シリコン１０９をパターニングした後層間絶縁膜１１１、制御ゲート電極１１２形成する。
【００１７】
【発明の効果】
以上説明したように本発明は、トンネルウィンドウ径をデザインルール以下にすることが可能となり、カップリング比が高く印加電圧の低い、低電圧化が可能なＥＥＰＲＯＭの製造が可能となる。
また、トンネルウィンドウ径が小さいためＥＥＰＲＯＭメモリセルサイズを小さくでき、低電圧化により周辺回路に要求される耐圧も低くなるので、面積の小さくかつ高速動作が可能なＥＥＰＲＯＭの製造が可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示す工程図。
【図２】従来の技術を説明するための工程図。
【図３】本発明の第２の実施例を示す工程図。
【図４】本発明の第３の実施例を示す工程図。
【符合の説明】
１０１ 半導体基板
１０２、２０３、３０１ 酸化膜
１０３、１０７、１１０、２０４ レジスト
１０４ ドレイン拡散層
１０５ ソース拡散層
１０６ ゲート酸化膜
１０８ トンネル酸化膜
１０９、１１２、２０５、３０２、３０３、４０２ 多結晶シリコン
１１１ 層間絶縁膜
１１２ 制御ゲート
２０１ 側壁
２０２ トンネルウィンドウ部
４０１ 窒化膜
【産業上の利用分野】
本発明は浮遊ゲート電極と制御ゲート電極を有し、局所的な薄膜部によりトンネル注入消去を行う不揮発性半導体メモリの製造方法に関するものである。
【０００２】
【従来の技術】
従来、 浮遊ゲート電極と制御ゲート電極を有する電気的書き込み／消去可能読み出し専用メモリ（ＥＥＰＲＯＭ）においては、拡散層上に開口した薄いゲート酸化膜(トンネル酸化膜)を介して浮遊ゲート電極と拡散層の間で電子をトンネル現象でやり取りする事でデータの書き換えを行う種類の不揮発性メモリがある。
【０００３】
上記のようなＥＥＰＲＯＭの製造方法について図２を参照にして説明する。
図２（ａ)のように、Ｐ型シリコン（Ｓｉ）基板１０１上にＬＯＣＯＳ法などにより素子分離領域を形成した後、酸化膜１０２を例えば２００Å生成しレジスト１０３をマスクとしてＥＥＰＲＯＭメモリセルのソース・ドレインを形成すべくヒ素（Ａｓ）などのイオン注入を行う。次に、 図２（ｂ) のように、 酸化膜１０２を除去した後ゲート酸化膜１０６を例えば５００Å生成する。ゲート酸化膜１０６は、高電圧を印加してトンネル電流により書き換えを行う際に、当該ゲート酸化膜１０６には電流を流さないように十分厚い酸化膜厚とする必要がある。
【０００４】
しかる後、図２（ｃ) に示すように、レジスト１０７をマスクにゲート酸化膜１０６のドレイン拡散層１０４上の一部に開口部を設ける。この開口部をトンネルウィンドウと呼ぶこととする。 トンネルウィンドウ部の開口径の大きさは、後述するようにカップリング比のために重要である。
次に、図２（ｄ) に示すように、レジスト１０７を除去した後熱酸化によりトンネル酸化膜１０８を例えば100Åの膜厚となるようトンネルウィンドウ部に形成する。
【０００５】
その後、図２（ｅ)乃至 図２（ｈ)に示すように、浮遊ゲート電極となる多結晶シリコン１０９を堆積した後、レジスト１１０をマスクに多結晶シリコンをエッチングし、 その後層間絶縁膜１１１を例えば２００Åとなるよう生成後制御ゲート電極となる多結晶シリコン１１２を生成し、パターニングしてＥＥＰＲＯＭのメモリセル電極形成を行う。
【０００６】
【発明が解決しようとする課題】
従来の開示される方法では、例えば１００Åのトンネル酸化膜１０８に電流を流して浮遊ゲート電極１０９へ電荷を出し入れしてデータの書き換えを行うのであるが、トンネル酸化膜に加わる実効電圧は１００Åの膜厚の場合１０Ｖ以上必要となる。この場合、制御ゲート電極１１２とドレイン１０４の間に印加した電圧のどくらいの割合が実効的に浮遊ゲート電極１０９とドレイン１０４間の印加電圧となるかが問題となる。 この割合をカップリング比と呼び、制御ゲート電極ー浮遊ゲート電極間容量と浮遊ゲート電極-ドレイン間容量との比で決定される。
【０００７】
浮遊ゲート電極-ドレイン間容量値が相対的に小さい程カップリング比が向上し制御ゲート電極-ドレイン間に印加しなければいけない電圧は低くて済む。
従来、トンネルウィンドウ部を開口する場合、開口径の最小値はデザインルールで決定されているため、メモリセルを特に大きくしない限りカップリング比も大きく取れず、結局２０Ｖ近い電圧を制御ゲート電極-ドレイン間に印加する必要があった。 このような高電圧を必要とすることは、通常の電源電圧が５Ｖ以下であるＬＳＩにとってメモリセルを駆動する周辺回路のトランジスタのゲート酸化膜の厚膜化、それに伴う面積の増大、回路動作の低速化といった問題をもたらす。 また、トンネルウィンドウ径がデザインルールの最小値以下にできない為、メモリセル自体も合わせずれ余裕の確保とカップリング比確保の為に大きくなってしまう欠点があった。
【０００８】
【課題を解決するための手段】
本発明は、トンネルウィンドウ部の開口に際して、浮遊ゲート電極となる導電層の一部分を開口除去し、開口部の導電層側部に側壁を形成し、その側壁をマスクとして自己整合的に下部のゲート絶縁膜を除去し半導体基板を露出させ、トンネルウィンドウ開口部に局所的に薄いトンネル絶縁膜を形成するようにしたものである。
【０００９】
【作用】
本発明では、トンネルウィンドウ径をデザインルール以下の小さな寸法とすることが可能で、カップリング比の大きい、印加電圧を下げることが可能なＥＥＰＲＯＭメモリセルを製造することができる。
【００１０】
【実施例】
まず本発明の第１の実施例を図１を参照して説明する。図１（ａ）乃至図１（ｂ）において、Ｐ型シリコン（Ｓｉ）基板１０１上に素子分離領域、２００Åの酸化膜１０２、ソース・ドレイン拡散、５００Åのゲート酸化膜１０６、多結晶シリコン１０９を順次形成する。次に 図１（ｃ）において、レジスト１０７により多結晶シリコンに開口部を形成する。 この時ゲート酸化膜１０６は除去せずそのまま残しておく。 図１（ｄ）に示すように、 レジスト１０７除去後多結晶シリコン１０９の堆積、エッチバックにより側壁２０１を多結晶シリコン１０９の開口部に形成した後ゲート酸化膜１０６を側壁２０１をマスクとして自己整合的に除去する事により小さなトンネルウィンドウ部２０２を形成する。
【００１１】
その後、図１（ｅ）に示すように、トンネル酸化膜１０８を１００Åとなるように熱酸化により生成する。
この時多結晶シリコン１０９及び多結晶シリコン１０９の側壁２０１上に酸化膜２０３が同時に形成される。
次に 図１（ｆ）に示すように、レジスト２０４でトンネルウィンドウ２０２を保護しながら多結晶シリコン１０９上の酸化膜２０３を除去する。
しかる後、 図１（ｇ）に示すように、多結晶シリコン２０５を堆積して多結晶シリコン１０９と導通させるとともにトンネルウィンドウ部２０２中の浮遊ゲート電極とする。
その後 図１（ｈ）に示すように、多結晶シリコン２０５及び多結晶シリコン１０９からなる浮遊ゲート電極をパターニングし、層間絶縁膜１１１を例えば２００Å形成した後制御ゲート電極１１２を形成する。
【００１２】
本発明の第１の実施例において、側壁は導電層である多結晶シリコンで形成されていたが側壁を窒化膜等の絶縁膜で形成するようにしてもよい。
【００１３】
次に、本発明の第２の実施例を図３を参照して説明する。図３（ａ）乃至図３（ｃ）において、第１の実施例 と同様 、Ｐ型シリコン（Ｓｉ）基板に素子分離領域、ソース・ドレイン拡散層、ゲート酸化膜１０６を５００Å、 多結晶シリコン１０９、酸化膜３０１を例えば３０００Å形成する。
そして、レジスト１０７により酸化膜３０１及び多結晶シリコン１０９に開口部を形成する。
図３（ｄ）において、 レジスト１０７を除去した後、多結晶シリコン或いは窒化膜で側壁２０１をトンネルウィンドウ部２０２内に形成する。
その後、側壁２０１をマスクとして自己整合的にトンネルウィンドウ部２０２をゲート酸化膜１０６に開口する。
この時酸化膜３０１もエッチングされるが、酸化膜は厚く堆積してあるので全て除去されることはない。
【００１４】
その後、図３（ｅ）に示すように、トンネル酸化膜１０８を１００Åとなるように熱酸化を行う。
この時側壁２０１上には、側壁が多結晶シリコンの場合には酸化膜２０３が形成される。
次に、図３（ｆ）において、多結晶シリコンを堆積してエッチバックすることによりトンネルウィンドウ２０２内に多結晶シリコン３０２を埋め込む。
その後、図３（ｇ）に示すように、残存している多結晶シリコン１０９上の酸化膜３０１を除去した後多結晶シリコン３０３を堆積して、多結晶シリコン３０３をトンネルウィンドウ部２０２中の多結晶シリコン３０２及び多結晶シリコン１０９と導通させる。
その後、図３（ｈ）に示すように、多結晶シリコン３０３及び多結晶シリコン１０９をパターニングした後層間絶縁膜１１１、制御ゲート電極１１２形成する。
【００１５】
次に、本発明の第３の実施例を図４を参照して説明する。図４（ａ）乃至図４（ｃ）において、第１の実施例 と同様 、Ｐ型シリコン（Ｓｉ）基板に、素子分離領域、ソース・ドレイン拡散層、ゲート酸化膜１０６を５００Å、 多結晶シリコン１０９、耐酸化性膜である窒化膜４０１を例えば２００Å形成する。
そして、レジスト１０７により窒化膜４０１及び多結晶シリコン１０９に開口部を形成する。
図４（ｄ）において、 レジスト１０７を除去した後、側壁２０１をトンネルウィンドウ部２０２内に形成する。 その後、側壁２０１をマスクとして自己整合的にトンネルウィンドウ部２０２をゲート酸化膜１０６に開口する。
【００１６】
その後、図４（ｅ）に示すように、トンネル酸化膜１０８を１００Åとなるように熱酸化を行う。
この時耐酸化性膜である窒化膜４０１上には酸化膜は殆ど形成されない。
そして、図４（ｆ）に示すように、熱リン酸溶液などにより窒化膜４０１を選択的に除去する。その後、図４（ｇ）に示すように、多結晶シリコン４０２を堆積して多結晶シリコン１０９と導通させる。
その後、図３（ｈ）に示すように、多結晶シリコン４０２及び多結晶シリコン１０９をパターニングした後層間絶縁膜１１１、制御ゲート電極１１２形成する。
【００１７】
【発明の効果】
以上説明したように本発明は、トンネルウィンドウ径をデザインルール以下にすることが可能となり、カップリング比が高く印加電圧の低い、低電圧化が可能なＥＥＰＲＯＭの製造が可能となる。
また、トンネルウィンドウ径が小さいためＥＥＰＲＯＭメモリセルサイズを小さくでき、低電圧化により周辺回路に要求される耐圧も低くなるので、面積の小さくかつ高速動作が可能なＥＥＰＲＯＭの製造が可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示す工程図。
【図２】従来の技術を説明するための工程図。
【図３】本発明の第２の実施例を示す工程図。
【図４】本発明の第３の実施例を示す工程図。
【符合の説明】
１０１ 半導体基板
１０２、２０３、３０１ 酸化膜
１０３、１０７、１１０、２０４ レジスト
１０４ ドレイン拡散層
１０５ ソース拡散層
１０６ ゲート酸化膜
１０８ トンネル酸化膜
１０９、１１２、２０５、３０２、３０３、４０２ 多結晶シリコン
１１１ 層間絶縁膜
１１２ 制御ゲート
２０１ 側壁
２０２ トンネルウィンドウ部
４０１ 窒化膜
Claims (3)
- 浮遊ゲート電極を備え、前記浮遊ゲート電極へのトンネル電流注入用の薄膜部分が設けられたＭＯＳトランジスタの製造方法において、半導体基板上に第１の絶縁膜及び第１の導電層を形成し、前記第１の導電層の一部分を除去し前記第１の絶縁膜が露出する開口部を形成し、前記開口部内に側壁を形成し、前記側壁をマスクとして前記開口部の前記第１の絶縁膜を除去し前記半導体基板を露出させ、前記開口部を含む部分に選択的に前記薄膜となる第２の絶縁膜を形成し、第２の導電層を全面に形成し前記第１の導電層と接触させ、エッチングにより第１の導電層及び第２の導電層よりなる浮遊ゲート電極を形成することを特徴とするＭＯＳトランジスタの製造方法。
- 浮遊ゲート電極を備え、前記浮遊ゲート電極へのトンネル電流注入用の薄膜部分が設けられたＭＯＳトランジスタの製造方法において、半導体基板上に第１の絶縁膜及び第１の導電層及び第２の絶縁膜を順次形成し、第２の絶縁膜の一部分を除去しさらに前記第１の導電層を除去し前記第１の絶縁膜の露出する開口部を形成し、前記開口部内に側壁を形成し、前記側壁をマスクとして前記開口部の前記第１の絶縁膜を除去し前記半導体基板を露出させ、前記開口部を含む部分に選択的に前記薄膜となる第３の絶縁膜を形成し、選択的に前記第２の導電層を前記開口部のみに形成し、前記第２の絶縁層を除去し全面に第３の導電層を形成し、エッチングにより前記第１乃至第３の導電層よりなる浮遊ゲート電極を形成することを特徴とするＭＯＳトランジスタの製造方法。
- 浮遊ゲート電極を備え、前記浮遊ゲート電極へのトンネル電流注入用の薄膜部分が設けられたＭＯＳトランジスタの製造方法において、半導体基板上に第１の絶縁膜及び第１の導電層及び耐酸化性の第２の絶縁膜を順次形成し、前記第２の絶縁膜の一部分を除去しさらに前記第１の導電層を除去し前記第１の絶縁膜の露出する開口部を形成し、前記開口部内に側壁を形成し、前記側壁をマスクとして前記開口部の前記第１の絶縁膜を除去し前記半導体基板を露出させ、前記開口部を含む部分に選択的に前記薄膜となる第３の絶縁膜を形成し、前記第２の絶縁膜を除去し、第２の導電層を全面に形成し前記第１の導電層と接触させ、エッチングにより第１の導電層及び第２の導電層よりなる浮遊ゲート電極を形成することを特徴とするＭＯＳトランジスタの製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12735098A JP4081854B2 (ja) | 1998-05-11 | 1998-05-11 | 半導体装置の製造方法 |
| US09/294,361 US6211017B1 (en) | 1998-05-11 | 1999-04-20 | Method of fabricating floating gate EEPROM |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12735098A JP4081854B2 (ja) | 1998-05-11 | 1998-05-11 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11330425A JPH11330425A (ja) | 1999-11-30 |
| JP4081854B2 true JP4081854B2 (ja) | 2008-04-30 |
Family
ID=14957765
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12735098A Expired - Fee Related JP4081854B2 (ja) | 1998-05-11 | 1998-05-11 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6211017B1 (ja) |
| JP (1) | JP4081854B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6350652B1 (en) * | 1998-10-23 | 2002-02-26 | Stmicroelectronics S.R.L. | Process for manufacturing nonvolatile memory cells with dimensional control of the floating gate regions |
| JP2005183763A (ja) | 2003-12-22 | 2005-07-07 | Toshiba Microelectronics Corp | 不揮発性メモリを含む半導体装置の製造方法 |
| KR100621545B1 (ko) * | 2005-01-04 | 2006-09-19 | 삼성전자주식회사 | 비휘발성 메모리 소자 및 그 제조 방법 |
| KR100673004B1 (ko) * | 2005-07-22 | 2007-01-24 | 삼성전자주식회사 | 이이피롬 및 그 제조방법 |
| US20070018230A1 (en) * | 2005-07-22 | 2007-01-25 | Samsung Electronics Co.,Ltd. | Eeprom and methods of fabricating the same |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5021848A (en) | 1990-03-13 | 1991-06-04 | Chiu Te Long | Electrically-erasable and electrically-programmable memory storage devices with self aligned tunnel dielectric area and the method of fabricating thereof |
| IT1252214B (it) * | 1991-12-13 | 1995-06-05 | Sgs Thomson Microelectronics | Procedimento per la definizione di porzioni di ossido sottile particolarmente per celle di memoria a sola lettura programmabili e cancellabile elettricamente. |
| US5225362A (en) | 1992-06-01 | 1993-07-06 | National Semiconductor Corporation | Method of manufacturing a full feature high density EEPROM cell with poly tunnel spacer |
| JPH06140517A (ja) | 1992-10-27 | 1994-05-20 | Nec Corp | 半導体装置およびその製造方法 |
| JPH06326198A (ja) | 1993-05-13 | 1994-11-25 | Sony Corp | 接続孔の形成方法 |
| JP2626523B2 (ja) * | 1993-12-01 | 1997-07-02 | 日本電気株式会社 | 不揮発性半導体記憶装置及びその製造方法 |
| US5516713A (en) * | 1994-09-06 | 1996-05-14 | United Microelectronics Corporation | Method of making high coupling ratio NAND type flash memory |
| DE19534780A1 (de) * | 1995-09-19 | 1997-03-20 | Siemens Ag | Verfahren zum Erzeugen sehr kleiner Strukturweiten auf einem Halbleitersubstrat |
| US5712179A (en) * | 1995-10-31 | 1998-01-27 | Sandisk Corporation | Method of making triple polysilicon flash EEPROM arrays having a separate erase gate for each row of floating gates |
| EP0788144B1 (en) * | 1996-01-31 | 2003-11-26 | STMicroelectronics S.r.l. | Process for fabricating tunnel-oxide nonvolatile memory devices |
| US5844269A (en) * | 1996-07-02 | 1998-12-01 | National Semiconductor Corporation | EEPROM cell having reduced capacitance across the layer of tunnel oxide |
-
1998
- 1998-05-11 JP JP12735098A patent/JP4081854B2/ja not_active Expired - Fee Related
-
1999
- 1999-04-20 US US09/294,361 patent/US6211017B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11330425A (ja) | 1999-11-30 |
| US6211017B1 (en) | 2001-04-03 |
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Legal Events
| Date | Code | Title | Description |
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| RD01 | Notification of change of attorney |
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|
| RD02 | Notification of acceptance of power of attorney |
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|
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|
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| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| S531 | Written request for registration of change of domicile |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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