JPH0139663B2 - - Google Patents
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- JPH0139663B2 JPH0139663B2 JP4544483A JP4544483A JPH0139663B2 JP H0139663 B2 JPH0139663 B2 JP H0139663B2 JP 4544483 A JP4544483 A JP 4544483A JP 4544483 A JP4544483 A JP 4544483A JP H0139663 B2 JPH0139663 B2 JP H0139663B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
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Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置及びその製造方法に関し、
特に電気的消去可能なPROM（Electrically
Erasable PROM）のような記憶機能を有する半
導体装置及びその製造方法に係る。
特に電気的消去可能なPROM（Electrically
Erasable PROM）のような記憶機能を有する半
導体装置及びその製造方法に係る。
電気的消去可能なPROM（以下、EEPROMと
略称する）はまだ商品化されるまでには至つてい
ないが、従来から多数の提案がなされており、例
えば第１図ａ及びｂに示すようなものが知られて
いる。
略称する）はまだ商品化されるまでには至つてい
ないが、従来から多数の提案がなされており、例
えば第１図ａ及びｂに示すようなものが知られて
いる。
図中１はＰ型シリコン基板であり、この基板１
表面にはN+型ソース領域２、N+型ドレイン領域
３及びN+型ビツト線用拡散領域４が互いに電気
的に分離されている。前記ソース、ドレイン領域
２，３間のチヤネル領域上には極薄酸化膜（thin
oxide）５を介して多結晶シリコンからなるフロ
ーテイングゲート６が形成されている。このフロ
ーテイングゲート６を含む領域上には多結晶シリ
コンの熱酸化膜７を介してコントロールゲート８
が形成されている。
表面にはN+型ソース領域２、N+型ドレイン領域
３及びN+型ビツト線用拡散領域４が互いに電気
的に分離されている。前記ソース、ドレイン領域
２，３間のチヤネル領域上には極薄酸化膜（thin
oxide）５を介して多結晶シリコンからなるフロ
ーテイングゲート６が形成されている。このフロ
ーテイングゲート６を含む領域上には多結晶シリ
コンの熱酸化膜７を介してコントロールゲート８
が形成されている。
一方、前記ドレイン領域３とビツト線用拡散領
域４間のチヤネル領域上にはゲート酸化膜９を介
してセレクトゲート１０が形成されている。
域４間のチヤネル領域上にはゲート酸化膜９を介
してセレクトゲート１０が形成されている。
上述したEEPROMの動作原理は以下のような
ものである。すなわち、消去操作においてセレク
トトランジスタをONさせ、それぞれドレイン領
域３を0V、コントロールゲート８を高電圧
（20V程度）にすると、極薄酸化膜５を通過する
トンネル電流によつてフローテイングゲート６に
電子が蓄積され、トランジスタのVthが上昇する。
また、書き込み操作において、セレクトトランジ
スタをONさせ、それぞれドレイン領域３を高電
圧、コントロールゲート８を0Vとするフローテ
イングゲート６中の電子が極薄酸化膜５を通過し
て放電し、トランジスタのVthが低下する。以上
の２状態をそれぞれ論理“０”と“１”に対応さ
せる。
ものである。すなわち、消去操作においてセレク
トトランジスタをONさせ、それぞれドレイン領
域３を0V、コントロールゲート８を高電圧
（20V程度）にすると、極薄酸化膜５を通過する
トンネル電流によつてフローテイングゲート６に
電子が蓄積され、トランジスタのVthが上昇する。
また、書き込み操作において、セレクトトランジ
スタをONさせ、それぞれドレイン領域３を高電
圧、コントロールゲート８を0Vとするフローテ
イングゲート６中の電子が極薄酸化膜５を通過し
て放電し、トランジスタのVthが低下する。以上
の２状態をそれぞれ論理“０”と“１”に対応さ
せる。
従来提案されているEEPROMは第１図ａ及び
ｂ図示のものに限らないがいずれも以下のような
種々の欠点を有する。
ｂ図示のものに限らないがいずれも以下のような
種々の欠点を有する。
(i) 消去時にはコントロールゲート８に電圧を印
加し、フローテイングゲート６を介してチヤネ
ル領域を反転させてトンネル電流によりフロー
テイングゲート６に電子を蓄積させる。このた
め、コントロールゲート８に高電圧（20V程
度）を印加する必要がある。
加し、フローテイングゲート６を介してチヤネ
ル領域を反転させてトンネル電流によりフロー
テイングゲート６に電子を蓄積させる。このた
め、コントロールゲート８に高電圧（20V程
度）を印加する必要がある。
(ii) 素子が微細化されてくるとパンチスルーが起
こり易くなる。
こり易くなる。
(iii) １セル２トランジスタの構造であるため、高
集積化が困難である。
集積化が困難である。
(iv) フローテイングゲートとコントロールゲート
が基板表面に積層して形成されているため、素
子領域表面が平坦でなく、配線等の形成が困難
となる。
が基板表面に積層して形成されているため、素
子領域表面が平坦でなく、配線等の形成が困難
となる。
本発明は上記欠点を解消するためになされたも
のであり、低電圧での書き込み及び消去が可能で
あり、パンチスルーを防止でき、高集積化を達成
でき、しかも表面の平坦な半導体装置及びこうし
た半導体装置を簡便に製造し得る方法を提供しよ
うとするものである。
のであり、低電圧での書き込み及び消去が可能で
あり、パンチスルーを防止でき、高集積化を達成
でき、しかも表面の平坦な半導体装置及びこうし
た半導体装置を簡便に製造し得る方法を提供しよ
うとするものである。
本願第１の発明の半導体装置は、一導電型の半
導体基板内に絶縁膜によつて囲まれた第１のゲー
ト電極（フローテイングゲート）が埋込まれ、こ
の第１のゲート電極上に第１のゲート絶縁膜、チ
ヤネル領域となる半導体膜、第２のゲート絶縁膜
及び第２のゲート電極（コントロールゲート）が
順次形成され、第１及び第２のゲート電極の両側
方に位置する基板にソース、ドレイン領域が形成
されるとともに、第１のゲート電極に薄い絶縁膜
を介して部分的にオーバーラツプする電極（記憶
消去用電極）が形成された構造を骨子とするもの
である。
導体基板内に絶縁膜によつて囲まれた第１のゲー
ト電極（フローテイングゲート）が埋込まれ、こ
の第１のゲート電極上に第１のゲート絶縁膜、チ
ヤネル領域となる半導体膜、第２のゲート絶縁膜
及び第２のゲート電極（コントロールゲート）が
順次形成され、第１及び第２のゲート電極の両側
方に位置する基板にソース、ドレイン領域が形成
されるとともに、第１のゲート電極に薄い絶縁膜
を介して部分的にオーバーラツプする電極（記憶
消去用電極）が形成された構造を骨子とするもの
である。
こうした構造によれば、第１及び第２のゲート
電極がチヤネル領域に近いことから書き込み、消
去電圧を低減することができる。また、基板内に
絶縁膜によつて囲まれた第１のゲート電極が存在
するのでパンチスルーを防止することができる。
また、１セル１トランジスタ構造であるので、高
集積化を達成することができる。更に、表面の平
坦性も改善することができる。
電極がチヤネル領域に近いことから書き込み、消
去電圧を低減することができる。また、基板内に
絶縁膜によつて囲まれた第１のゲート電極が存在
するのでパンチスルーを防止することができる。
また、１セル１トランジスタ構造であるので、高
集積化を達成することができる。更に、表面の平
坦性も改善することができる。
また、本願第２の発明の半導体装置は、半導体
基板の一部を選択的にエツチングして溝を形成
し、この溝内に絶縁膜を介して第１のゲート電極
を埋設し、この第１のゲート電極上に第１のゲー
ト絶縁膜及びチヤネル領域となる半導体膜を順次
形成した後、前記第１のゲート電極に薄い絶縁膜
を介して部分的にオーバーラツプする電極を形成
する。つづいて、前記半導体膜上に第２のゲート
絶縁膜及び第２のゲート電極を順次形成した後、
この第２のゲート電極をマスクとして不純物をイ
オン注入することによりソース、ドレイン領域を
形成するものである。
基板の一部を選択的にエツチングして溝を形成
し、この溝内に絶縁膜を介して第１のゲート電極
を埋設し、この第１のゲート電極上に第１のゲー
ト絶縁膜及びチヤネル領域となる半導体膜を順次
形成した後、前記第１のゲート電極に薄い絶縁膜
を介して部分的にオーバーラツプする電極を形成
する。つづいて、前記半導体膜上に第２のゲート
絶縁膜及び第２のゲート電極を順次形成した後、
この第２のゲート電極をマスクとして不純物をイ
オン注入することによりソース、ドレイン領域を
形成するものである。
このような工程により本願第１の発明の半導体
装置を簡便に製造し得るものである。
装置を簡便に製造し得るものである。
以下、本発明の実施例を第２図ａ〜ｊ、第３図
及び第４図を参照して説明する。
及び第４図を参照して説明する。
まず、Ｐ型シリコン基板１１表面に厚さ300Å
の熱酸化膜１２を形成し、更にその上に厚さ2000
Åの窒化シリコン膜１３を堆積した。次に、図示
しないホトレジストパターンをマスクとして反応
性イオンエツチング等の異方性エツチング法によ
り、前記窒化シリコン膜１３、熱酸化膜１２及び
基板１１の一部を順次選択的にエツチング除去
し、前記基板１１に溝１４を形成した（第２図ａ
図示）。
の熱酸化膜１２を形成し、更にその上に厚さ2000
Åの窒化シリコン膜１３を堆積した。次に、図示
しないホトレジストパターンをマスクとして反応
性イオンエツチング等の異方性エツチング法によ
り、前記窒化シリコン膜１３、熱酸化膜１２及び
基板１１の一部を順次選択的にエツチング除去
し、前記基板１１に溝１４を形成した（第２図ａ
図示）。
次いで、前記ホトレジストパターンを除去した
後、残存した窒化シリコン膜１３を耐酸化性マス
クとして熱酸化を行ない、前記溝１４の側壁及び
底部に厚さ約1000Åの熱酸化膜１５を形成した。
つづいて、全面に多結晶シリコン膜１６を前記溝
１４の幅の1/2以上の膜厚で堆積し、更に低抵抗
化を図るために、この多結晶シリコン膜１６に例
えばリン（ 31P+）をドープした（同図ｂ図示）。
後、残存した窒化シリコン膜１３を耐酸化性マス
クとして熱酸化を行ない、前記溝１４の側壁及び
底部に厚さ約1000Åの熱酸化膜１５を形成した。
つづいて、全面に多結晶シリコン膜１６を前記溝
１４の幅の1/2以上の膜厚で堆積し、更に低抵抗
化を図るために、この多結晶シリコン膜１６に例
えばリン（ 31P+）をドープした（同図ｂ図示）。
つづいて、前記多結晶シリコン膜１６をほぼそ
の膜厚分だけエツチングし、前記溝１４の内部に
のみ多結晶シリコン膜を残存させてチヤネル幅方
向に亘つて第１のゲート電極（フローテイングゲ
ート）１７を形成した（同図ｃ図示）。
の膜厚分だけエツチングし、前記溝１４の内部に
のみ多結晶シリコン膜を残存させてチヤネル幅方
向に亘つて第１のゲート電極（フローテイングゲ
ート）１７を形成した（同図ｃ図示）。
次いで、前記窒化シリコン膜１３を耐酸化性マ
スクとして熱酸化を行ない、前記第１のゲート電
極１７表面に第１のゲート酸化膜となる熱酸化膜
１８を前記熱酸化膜１２に膜厚よりも厚く形成し
た（同図ｄ図示）。
スクとして熱酸化を行ない、前記第１のゲート電
極１７表面に第１のゲート酸化膜となる熱酸化膜
１８を前記熱酸化膜１２に膜厚よりも厚く形成し
た（同図ｄ図示）。
つづいて、前記窒化シリコン膜１３を除去した
後、前記熱酸化膜１２と熱酸化膜１８の一部を熱
酸化膜１２の膜厚分エツチング除去し、第１のゲ
ート酸化膜１９を形成した（同図ｅ図示）。
後、前記熱酸化膜１２と熱酸化膜１８の一部を熱
酸化膜１２の膜厚分エツチング除去し、第１のゲ
ート酸化膜１９を形成した（同図ｅ図示）。
つづいて、全面にCVD法により厚さ1000Åの
チヤネル領域となる多結晶シリコン膜２０を堆積
した（同図ｆ図示）。
チヤネル領域となる多結晶シリコン膜２０を堆積
した（同図ｆ図示）。
つづいて、通常の選択酸化法に従い、フイール
ド酸化膜２１を形成した後、図示しないホトレジ
ストパターンをマスクとしてチヤネル領域となる
前記多結晶シリコン膜２０及び第１のゲート酸化
膜１９の一部を順次エツチング除去して開口部２
２を設け、前記第１のゲート電極１７の一部を露
出させた（同図ｇ図示）。
ド酸化膜２１を形成した後、図示しないホトレジ
ストパターンをマスクとしてチヤネル領域となる
前記多結晶シリコン膜２０及び第１のゲート酸化
膜１９の一部を順次エツチング除去して開口部２
２を設け、前記第１のゲート電極１７の一部を露
出させた（同図ｇ図示）。
つづいて、熱酸化を行ない露出した第１のゲー
ト電極１７の一部表面及び多結晶シリコン膜２０
の表面に厚さ100〜200Åの薄い熱酸化膜２３を形
成した。つづいて、全面に多結晶シリコン膜を堆
積した後、パターニングして前記開口部２２を含
む周辺の多結晶シリコン膜２０上に前記薄い熱酸
化膜２３を介して前記第１のゲート電極１７と部
分的にオーバーラツプする記憶消去用電極２４を
形成した（同図ｈ図示）。
ト電極１７の一部表面及び多結晶シリコン膜２０
の表面に厚さ100〜200Åの薄い熱酸化膜２３を形
成した。つづいて、全面に多結晶シリコン膜を堆
積した後、パターニングして前記開口部２２を含
む周辺の多結晶シリコン膜２０上に前記薄い熱酸
化膜２３を介して前記第１のゲート電極１７と部
分的にオーバーラツプする記憶消去用電極２４を
形成した（同図ｈ図示）。
つづいて、この消去用電極２４をマスクとして
前記薄い熱酸化膜２３を部分的にエツチング除去
した後、熱酸化を行ない前記多結晶シリコン膜２
０及び消去用電極２４の表面に厚さ300Åの熱酸
化膜２５を形成した。この熱酸化膜２５の前記多
結晶シリコン膜２０上の部分は第２のゲート酸化
膜として用いられる。つづいて、全面に多結晶シ
リコン膜を堆積した後、パターニングして前記第
１のゲート電極１７のチヤネル幅方向の領域にオ
ーバーラツプするように第２のゲート電極（コン
トロールゲート）２６を形成した（同図ｉ図示）。
前記薄い熱酸化膜２３を部分的にエツチング除去
した後、熱酸化を行ない前記多結晶シリコン膜２
０及び消去用電極２４の表面に厚さ300Åの熱酸
化膜２５を形成した。この熱酸化膜２５の前記多
結晶シリコン膜２０上の部分は第２のゲート酸化
膜として用いられる。つづいて、全面に多結晶シ
リコン膜を堆積した後、パターニングして前記第
１のゲート電極１７のチヤネル幅方向の領域にオ
ーバーラツプするように第２のゲート電極（コン
トロールゲート）２６を形成した（同図ｉ図示）。
つづいて、前記第２のゲート電極２６及び消去
用電極２４をマスクとして例えば砒素をイオン注
入した後、熱処理してN+型ソース、ドレイン領
域２７，２８を形成した。
用電極２４をマスクとして例えば砒素をイオン注
入した後、熱処理してN+型ソース、ドレイン領
域２７，２８を形成した。
つづいて、全面にCVD酸化膜２９を堆積した
後、ドレイン領域２８上にコンタクトホール３０
を開孔し、更に全面にAl膜を蒸着した後、パタ
ーニングして前記第２のゲート電極２６と直交す
る方向に延びるAl配線（ビツト線）３１を形成
してEEPROMを製造した（第２図ｊ、第３図及
び第４図図示。ただし、第３図は平面図であり、
第２図ｊは第３図のＪ−Ｊ線に沿う断面図、第４
図は第３図の−線に沿う断面図である）。な
お、第３図では１セルに相当する領域のみを図示
しているが、実際にはソース領域２７は多数のセ
ルにわたつて延長して形成されている。
後、ドレイン領域２８上にコンタクトホール３０
を開孔し、更に全面にAl膜を蒸着した後、パタ
ーニングして前記第２のゲート電極２６と直交す
る方向に延びるAl配線（ビツト線）３１を形成
してEEPROMを製造した（第２図ｊ、第３図及
び第４図図示。ただし、第３図は平面図であり、
第２図ｊは第３図のＪ−Ｊ線に沿う断面図、第４
図は第３図の−線に沿う断面図である）。な
お、第３図では１セルに相当する領域のみを図示
しているが、実際にはソース領域２７は多数のセ
ルにわたつて延長して形成されている。
本発明のEEPROMは第２図ｊ、第３図及び第
４図図示の如くＰ型シリコン基板１１内に側面及
び下部を熱酸化膜１５で囲まれた第１のゲート電
極（フローテイングゲート）１７がチヤネル幅方
向に亘つて埋込まれ、この第１のゲート電極１７
上に第１のゲート酸化膜１９、チヤネル領域とな
る多結晶シリコン膜２０、第２のゲート酸化膜２
５及び前記第１のゲート電極１７のチヤネル幅方
向にオーバーラツプするように第２のゲート電極
（コントロールゲート）２６が順次形成され、こ
の第２のゲート電極２６の両側方の基板１１に
N+型ソース、ドレイン領域２７，２８が形成さ
れるとともに、前記第１のゲート電極１７の一部
上に設けられた開口部２２を含む周辺の多結晶シ
リコン膜２０上に薄い熱酸化膜２３を介して第１
のゲート電極１７と部分的にオーバーラツプする
記憶消去用電極２４がソース領域２７方向に延出
して形成されている。
４図図示の如くＰ型シリコン基板１１内に側面及
び下部を熱酸化膜１５で囲まれた第１のゲート電
極（フローテイングゲート）１７がチヤネル幅方
向に亘つて埋込まれ、この第１のゲート電極１７
上に第１のゲート酸化膜１９、チヤネル領域とな
る多結晶シリコン膜２０、第２のゲート酸化膜２
５及び前記第１のゲート電極１７のチヤネル幅方
向にオーバーラツプするように第２のゲート電極
（コントロールゲート）２６が順次形成され、こ
の第２のゲート電極２６の両側方の基板１１に
N+型ソース、ドレイン領域２７，２８が形成さ
れるとともに、前記第１のゲート電極１７の一部
上に設けられた開口部２２を含む周辺の多結晶シ
リコン膜２０上に薄い熱酸化膜２３を介して第１
のゲート電極１７と部分的にオーバーラツプする
記憶消去用電極２４がソース領域２７方向に延出
して形成されている。
上記EEPROMにおいて、書き込み時に選択さ
れたビツト線（Al配線３１）とワード線（第２
のゲート電極２６）とが直交する位置のセルにお
いては、第２のゲート電極２６とドレイン領域２
８に電圧が印加され、トランジスタがオンした状
態でチヤネル中にホツトエレクトロンが生成し、
これが基板１１中に埋め込まれている第１のゲー
ト電極（フローテイングゲート）１７にアバラン
シエ注入されることにより書き込みが行われる。
すなわち、第２のゲート電極（コントロールゲー
ト）２６はトランジスタをオンさせるという作用
により第１のゲート電極（フローテイングゲー
ト）１７への書き込みを間接的に制御している。
一方、消去時には記憶消去用電極２４に電圧が印
加され、第１のゲート電極（フローテイングゲー
ト）１７に蓄積された電子を薄い酸化膜２３を通
して流出させることにより消去が行われる。
れたビツト線（Al配線３１）とワード線（第２
のゲート電極２６）とが直交する位置のセルにお
いては、第２のゲート電極２６とドレイン領域２
８に電圧が印加され、トランジスタがオンした状
態でチヤネル中にホツトエレクトロンが生成し、
これが基板１１中に埋め込まれている第１のゲー
ト電極（フローテイングゲート）１７にアバラン
シエ注入されることにより書き込みが行われる。
すなわち、第２のゲート電極（コントロールゲー
ト）２６はトランジスタをオンさせるという作用
により第１のゲート電極（フローテイングゲー
ト）１７への書き込みを間接的に制御している。
一方、消去時には記憶消去用電極２４に電圧が印
加され、第１のゲート電極（フローテイングゲー
ト）１７に蓄積された電子を薄い酸化膜２３を通
して流出させることにより消去が行われる。
しかして、上記EEPROMは以下のような効果
を有する。
を有する。
(i) 第２のゲート電極（コントロールゲート）２
６とチヤネル領域となる多結晶シリコン膜２０
が近いので、低電圧で書き込みができる。ま
た、消去用電極２４が薄い熱酸化膜２３を介し
て第１のゲート電極（フローテイングゲート）
１７上に形成されているので、低電圧で消去が
できる。
６とチヤネル領域となる多結晶シリコン膜２０
が近いので、低電圧で書き込みができる。ま
た、消去用電極２４が薄い熱酸化膜２３を介し
て第１のゲート電極（フローテイングゲート）
１７上に形成されているので、低電圧で消去が
できる。
(ii) チヤネル領域となる多結晶シリコン膜２０下
に絶縁膜に囲まれた第１のゲート電極（フロー
テイングゲート）１７が存在するので空乏層の
拡がりを阻止することができ、パンチスルーが
起きず、素子の微細化に有効である。
に絶縁膜に囲まれた第１のゲート電極（フロー
テイングゲート）１７が存在するので空乏層の
拡がりを阻止することができ、パンチスルーが
起きず、素子の微細化に有効である。
(iii) １セル１トランジスタ構成であるので素子占
有面積を小さくすることができ、高集積化する
ことができる。
有面積を小さくすることができ、高集積化する
ことができる。
(iv) 消去用電極２４がソース領域２７側から第１
のゲート電極（フローテイングゲート）１７上
に配線されているので、書き込み効率の低下が
ない。
のゲート電極（フローテイングゲート）１７上
に配線されているので、書き込み効率の低下が
ない。
なお、上記EEPROMでは消去用電極２４と第
２のゲート電極（コントロールゲート）２６が一
部重なつているが、例えば第１のゲート電極をチ
ヤネル長方向にも延びるようにしてカギ型とし、
そのチヤネル長方向の延出部に消去用電極が埋込
まれる開口部を設ける等、パターンレイアウトを
工夫すれば両者が重ならないようにすることがで
きる。この結果、表面を平坦化することができ、
配線の形成が容易となる。
２のゲート電極（コントロールゲート）２６が一
部重なつているが、例えば第１のゲート電極をチ
ヤネル長方向にも延びるようにしてカギ型とし、
そのチヤネル長方向の延出部に消去用電極が埋込
まれる開口部を設ける等、パターンレイアウトを
工夫すれば両者が重ならないようにすることがで
きる。この結果、表面を平坦化することができ、
配線の形成が容易となる。
また、上述した製造方法によれば以上のような
種々の効果を有するEEPROMを簡便に製造する
ことができる。
種々の効果を有するEEPROMを簡便に製造する
ことができる。
なお、上記実施例では第２図ｆ図示の工程でチ
ヤネル領域となる多結晶シリコン膜２０をCVD
法により形成したが、エピタキシヤル法により単
結晶シリコン膜を形成してもよい。
ヤネル領域となる多結晶シリコン膜２０をCVD
法により形成したが、エピタキシヤル法により単
結晶シリコン膜を形成してもよい。
また、こうした多結晶シリコン膜や単結晶シリ
コン膜にレーザービームや電子ビーム等のエネル
ギービームを照射することにより、結晶性の改善
を図つてもよく、こうすることにより素子特性を
更に向上することができる。
コン膜にレーザービームや電子ビーム等のエネル
ギービームを照射することにより、結晶性の改善
を図つてもよく、こうすることにより素子特性を
更に向上することができる。
以上詳述した如く、本発明によれば低電圧での
書き込み及び消去が可能であり、パンチスルーを
防止でき、高集積化を達成でき、しかも表面の平
坦な半導体装置及びこうした半導体装置を簡便に
製造し得る方法を提供できるものである。
書き込み及び消去が可能であり、パンチスルーを
防止でき、高集積化を達成でき、しかも表面の平
坦な半導体装置及びこうした半導体装置を簡便に
製造し得る方法を提供できるものである。
第１図ａは従来のEEPROMの平面図、同図ｂ
は同図ａのＢ−Ｂ線に沿う断面図、第２図ａ〜ｊ
は本発明の実施例におけるEEPROMを得るため
の製造工程を示す断面図、第３図は同EEPROM
の平面図、第４図は第３図の−線に沿う断面
図である。 １１……Ｐ型シリコン基板、１２，１５，１８
……熱酸化膜、１３……窒化シリコン膜、１４…
…溝、１６……多結晶シリコン膜、１７……第１
のゲート電極（フローテイングゲート）、１９…
…第１のゲート酸化膜、２０……多結晶シリコン
膜、２１……フイールド酸化膜、２２……開口
部、２３……薄い熱酸化膜、２４……記憶消去用
電極、２５……第２のゲート酸化膜、２６……第
２のゲート電極（コントロールゲート）、２７…
…N+型ソース領域、２８……N+型ドレイン領
域、２９……CVD酸化膜、３０……コンタクト
ホール、３１……Al配線。
は同図ａのＢ−Ｂ線に沿う断面図、第２図ａ〜ｊ
は本発明の実施例におけるEEPROMを得るため
の製造工程を示す断面図、第３図は同EEPROM
の平面図、第４図は第３図の−線に沿う断面
図である。 １１……Ｐ型シリコン基板、１２，１５，１８
……熱酸化膜、１３……窒化シリコン膜、１４…
…溝、１６……多結晶シリコン膜、１７……第１
のゲート電極（フローテイングゲート）、１９…
…第１のゲート酸化膜、２０……多結晶シリコン
膜、２１……フイールド酸化膜、２２……開口
部、２３……薄い熱酸化膜、２４……記憶消去用
電極、２５……第２のゲート酸化膜、２６……第
２のゲート電極（コントロールゲート）、２７…
…N+型ソース領域、２８……N+型ドレイン領
域、２９……CVD酸化膜、３０……コンタクト
ホール、３１……Al配線。
Claims (1)
- 【特許請求の範囲】 １ 一導電型の半導体基板内にその側面及び下部
に絶縁膜を介してチヤネル幅方向に亘つて埋込ま
れた第１のゲート電極と、該第１のゲート電極上
に形成された第１のゲート絶縁膜と、該第１のゲ
ート絶縁膜上に形成されたチヤネル領域となる半
導体膜と、前記第１のゲート電極の一部に対応す
る前記半導体膜及び第１のゲート絶縁膜部分に亘
つて設けられた開口部と、前記半導体膜上の一部
及び前記開口部内に薄い絶縁膜を介して前記第１
のゲート電極と部分的にオーバーラツプするよう
に形成された電極と、前記半導体膜上に第２のゲ
ート絶縁膜を介して少なくとも前記第１のゲート
電極のチヤネル幅方向の領域にオーバーラツプす
るように形成された第２のゲート電極と、該第２
のゲート電極の両側方に位置する前記基板に互い
に電気的に分離して形成された基板と逆導電型の
ソース、ドレイン領域とを具備したことを特徴と
する半導体装置。 ２ 第１のゲート電極がフローテイングゲート、
該第１のゲート電極と薄い絶縁膜を介して部分的
にオーバーラツプする電極が記憶消去用電極、第
２のゲート電極がコントロールゲートであること
を特徴とする特許請求の範囲第１項記載の半導体
装置。 ３ 一導電型の半導体基板の一部を選択的にエツ
チングして溝を形成する工程と、該溝内に露出し
た前記基板表面に絶縁膜を形成する工程と、前記
溝内にチヤネル幅方向に亘つて第１のゲート電極
を形成する工程と、該第１のゲート電極表面に第
１のゲート絶縁膜を形成する工程と、該第１のゲ
ート絶縁膜上にチヤネル領域となる半導体膜を形
成する工程と、該半導体膜及び前記第１のゲート
絶縁膜の一部を選択的にエツチングして開口部を
形成する工程と、該開口部を含む周辺の半導体膜
部分上に薄い絶縁膜を介して前記第１のゲート電
極と部分的にオーバーラツプする電極を形成する
工程と、前記半導体膜上に第２のゲート絶縁膜を
介して少なくとも前記第１のゲート電極のチヤネ
ル幅方向の領域にオーバーラツプするように第２
のゲート電極を形成する工程と、該第２のゲート
電極をマスクとして不純物をイオン注入し、前記
基板と逆導電型のソース、ドレイン領域を形成す
る工程とを具備したことを特徴とする半導体装置
の製造方法。 ４ 第１のゲート電極を、全面に溝の幅の1/2以
上の膜厚の第１のゲート電極材料を推積した後、
エツチバツク法を用いて該溝の内部に第１のゲー
ト電極材料を残存させることにより形成すること
を特徴とする特許請求の範囲第３項記載の半導体
装置の製造方法。 ５ 半導体膜をCVD法あるいはエピタキシヤル
法により形成することを特徴とする特許請求の範
囲第１項記載の半導体装置の製造方法。 ６ 半導体膜の少なくとも一部にレーザービーム
又は電子ビームを照射することを特徴とする特許
請求の範囲第５項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4544483A JPS59172270A (ja) | 1983-03-18 | 1983-03-18 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4544483A JPS59172270A (ja) | 1983-03-18 | 1983-03-18 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59172270A JPS59172270A (ja) | 1984-09-28 |
| JPH0139663B2 true JPH0139663B2 (ja) | 1989-08-22 |
Family
ID=12719496
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4544483A Granted JPS59172270A (ja) | 1983-03-18 | 1983-03-18 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59172270A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2752616B2 (ja) * | 1987-01-26 | 1998-05-18 | 日本電気株式会社 | Ｍｏｓ型不揮発性半導体記憶装置 |
| JPH0393276A (ja) * | 1989-09-05 | 1991-04-18 | Toshiba Micro Electron Kk | 半導体記憶装置及びその製造方法 |
| KR100364790B1 (ko) * | 1996-09-09 | 2003-03-15 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자 및 그 제조방법 |
-
1983
- 1983-03-18 JP JP4544483A patent/JPS59172270A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59172270A (ja) | 1984-09-28 |
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