JP2752616B2 - Ｍｏｓ型不揮発性半導体記憶装置 - Google Patents
Ｍｏｓ型不揮発性半導体記憶装置Info
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- JP2752616B2 JP2752616B2 JP62016508A JP1650887A JP2752616B2 JP 2752616 B2 JP2752616 B2 JP 2752616B2 JP 62016508 A JP62016508 A JP 62016508A JP 1650887 A JP1650887 A JP 1650887A JP 2752616 B2 JP2752616 B2 JP 2752616B2
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- capacitance
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、薄い絶縁膜を介するトンネル電流によつ
て、浮遊ゲート電極に電子を注入または抽出することに
より記憶トランジスタの特性を変化することのできるMO
S型不揮発性半導体記憶装置に関する。 〔従来の技術〕 上記半導体装置は、通常、集積回路として選択トラン
ジスタと直列接続して形成される。第４図（ａ）に従来
装置の平面図およびそのAA′断面を同図（ｂ）に示す。
図において、拡散層216b,216cは半導体基板201とは対導
電型であつて、記憶トランジスタのソース，ドレインに
なつている。230がチャネル領域である。半導体基板201
の表面の第１絶縁膜（ゲート絶縁膜）209は、前記拡散
層216cの端部において、薄い部分があり、この部分がト
ンネル電流領域212になつている。浮遊ゲート電極210a
は、第１絶縁膜209上に、チャネル領域230およびトンネ
ル電流領域212をおおつて形成されている。浮遊ゲート
電極210aは、さらに第２絶縁膜211を介して、ゲート電
極213におおわれている。 〔発明が解決しようとする問題点〕 上述した従来の記憶トランジスタは、第４図（ｂ）に
示す拡散層216cと浮遊ゲート電極210aとの間のトンネル
電流領域212にかかる電界により浮遊ゲート電極210aへ
電子を注入又は抽出し、浮遊ゲート電極210aの電位を変
化させて拡散層216c,216b間のチヤネル領域230をオフ又
はオンさせて記憶動作を行なう。 トンネル電流領域212にかゝる電界は、ゲート電極213
と拡散層216cとの間に印加する電圧により生ずる。ゲー
ト電極213と浮遊ゲート電極210aとの間の容量値C2と、
浮遊ゲート電極210aと拡散層216cとの間の容量値C1との
比により電圧が分配され、C2/C1を大きくすると、トン
ネル電流領域212にかゝる電界が大きくなる。 容量値C2を大きくするために、ゲート電極213と浮遊
ゲート電極210aとの対向面積を大にすると、記憶トラン
ジスタとして占有面積が大きくなり、また第２絶縁膜21
1を薄くすると絶縁耐圧が低下するという難点がある。
次に容量値C1を小さくするために、浮遊ゲート電極210a
と拡散層216cとの対向面積を小さくすると、記憶トラン
ジスタの幅が小さくなり利得（ゲイン）が小さくなつて
記憶トランジスタの性能が劣化し、また第１絶縁膜209
の膜厚を厚くすると記憶トランジスタのチヤネル領域23
0上の絶縁膜厚が厚くなり、利得（ゲイン）が小さくな
つて記憶トランジスタの性能が劣化する。 上記のように、従来の構造では、記憶トランジスタが
低電圧で記憶状態を変えることのできるように、容量比
C2/C1を大きくしようとすると、高密度化、利得特性に
問題が生ずる。 本発明の目的は、上記欠点を除去した、新規な構造の
記憶トランジスタを有する半導体記憶装置を提供するこ
とにある。 〔問題点を解決するための手段〕 本発明のMOS型不揮発性半導体装置は、半導体基板の
ドレイン拡散層のチャネル領域に隣接する端部上に第１
絶縁膜を介して形成された浮遊ゲート電極と、前記浮遊
ゲート電極の全面をおおう第２絶縁膜の一部に設けたト
ンネル電流領域と、前記第２絶縁膜上に設けたゲート電
極とを有するMOS型不揮発性半導体記憶装置において、
前記第２絶縁膜上の前記ゲート電極は前記トンネル電流
領域を完全におおい、かつ前記第２絶縁膜の一部上にの
み限定的に設けることで、前記第２絶縁膜上の前記ゲー
ト電極と前記浮遊ゲート電極間の容量値に対する前記浮
遊ゲート電極と前記ドレイン拡散層間の容量値の容量比
を大きくすることを特徴とするものです。更に、本願浮
遊ゲート電極は、その一部がドレイン拡散層内に開口さ
れた溝内に、第１絶縁膜を介して埋め込まれていること
を別の本願特徴とする。 〔作用〕 トンネル電流領域は、本発明では、ゲート電極と浮遊
ゲート電極との間に形成している。上記両電極間の容量
値をC3,浮遊ゲート電極と半導体基板のドレイ拡散層と
の間の容量値をC4とすれば、C4/C3を大きくすることに
よつて記憶トランジスタは低電圧で動作可能になる。実
施例で説明するように、従来のような高密度化・利得特
性上の問題を生ずることなく、容量値C3の減少、容量値
C4の増大が可能である。 〔実施例〕 以下、本発明の実施例につき、図面を参照して説明す
る。第１実施例の平面図を第１図（ａ）に、またAA′断
面図を第１図（ｂ）に示す。この実施例も、記憶トラン
ジスタを選択トランジスタに直列にしたものである。半
導体基板（Ｐ型）101に、拡散層（Ｎ型）116a,116b,116
cを設け、拡散層116b,116cが記憶トランジスタのソー
ス，ドレインとなり、その間にチヤネル領域130が存在
する。一方拡散層116a,116cは選択トランジスタのソー
ス，ドレインで、拡散層116cは両者に共通となつてい
る。選択トランジスタは114が選択ゲート電極で、117は
外部配線118と接続するコンタクト孔である。 次に記憶トランジスタのゲート構造につき説明する。
第１絶縁膜（ゲート絶縁膜）109上に、浮遊ゲート電極1
10aが、チヤネル領域130およびドレイン拡散層116cに延
在するように形成される。浮遊ゲート電極110aは全面を
比較的厚く例えば1000Å以上の第２絶縁膜111でおおわ
れ、その一部にトンネル電流領域112を有する。トンネ
ル電流領域112は厚さ200Å程度とする。このトンネル電
流領域112をおおつてゲート電極113が設けられる。この
ゲート電極113は第２絶縁膜111の一部のみに接するよう
に、その面積を小さくする。 上記の構造であるから、浮遊ゲート電極110aとゲート
電極113との間の容量値C3は、第２絶縁膜111の膜厚が大
きいことと、ゲート電極113の面積が小さいことから、
極めて小さくできる。浮遊ゲート電極110aとドレイン拡
散層116cとの間の容量値C4は、従来例において小さくし
たのと反対に、そのままでもC4/C3を大きくできる。 この実施例に示した半導体記憶装置の動作モート、す
なわちトンネル電流領域112を介しての浮遊ゲート電極1
10aへの電子の注入・注出につき説明する。まず電子を
注入する場合には、選択トランジスタの選択ゲート電極
114および配線118を高電位にすることにより、選択トラ
ンジスタを導通し、ドレイン拡散層116cを高電位にする
とともに、ゲート電極113を接地レベルにする。する
と、トンネル電流領域112に高電界が印加され浮遊ゲー
ト電極110aに電子が注入される。 次に、浮遊ゲート電極110aから電子を注出する場合に
は、選択ゲート電極114を高電位にし、配線118を接地す
ることにより、選択トランジスタを導通し、ドレイン拡
散層116cを接地レベルにするとともに、ゲート電極113
を高電位にする。するとトンネル電流領域112に高電界
が印加され浮遊ゲート電極110aからゲート電極113へ電
子が注出される。 前述したように、浮遊ゲート電極10aとドレイン拡散
層116cとの間の容量値C4と、浮遊ゲート電極10aとゲー
ト電極113との間の容量値C3との比C4/C3が大きいので、
電子の注入・注出の場合に、トンネル電流領域112にか
ゝる電界が大きく、低電圧により注入・注出ができる。 第１図に示す実施例の製作方法を、工程順に第２図を
参照して説明する。まず、第２図（ａ）に示すように周
知のLOCOS酸化法により半導体基板101にチヤネル・スト
ツパ105,フイールド絶縁膜104を形成し第１絶縁膜（ゲ
ート絶縁膜）109を熱酸化法により形成し、拡散層116a,
116b,116cを形成したのち、第２図（ｂ）に示すように
不純物例えばリンを含有した多結晶シリコン層110を形
成し、次に第２図（ｃ）に示すように多結晶シリコン層
110をパターニングして浮遊ゲート電極110aを形成した
のち、その上を例えば1000Å以上の厚い第２絶縁膜111
で覆う。さらに、第２図（ｄ）に示すように、第２絶縁
膜111の一部を除去して例えば200Å程度の薄いトンネル
電流領域112を形成した後、第２図（ｅ）に示すように
その上に覆うようにゲート電極113を形成すると同時に
選択ゲート電極114を形成する。次に第２図（ｆ）に示
すように層間絶縁膜125を形成し、コンタクト孔117を開
孔する。その後配線118を形成して第１図に示す装置を
完成する。 次に第２実施例として、浮遊ゲート電極とドレイン拡
散層との間の容量値C4を、さらに積極的に大きくした例
につき説明する。第３図（ａ）は実施例の平面図で、
（ｂ）がAA′断面図である。ドレイン拡散層108とし
て、拡散層116cよりさらに深い拡散層を設け、その中に
溝107を形成し、浮遊ゲート電極110aが、溝107内をも埋
めるような構造としている。このように容量値C4を特に
大きくできるので容量比C4/C3がさらに大きくなる。 〔発明の効果〕 以上、説明したように、本発明ではトンネル電流領域
を浮遊ゲート電極の上に形成するという、全く新しい構
造としている。したがつて浮遊ゲート電極とゲート電極
との間の容量C3を小さくするために、浮遊ゲート電極を
おおう第２絶縁膜の厚みを増加し、ゲート電極の面積を
小さくしても、何ら記憶トランジスタの性能を劣化させ
ない。これにより浮遊ゲート電極とドレイン拡散層との
間の容量C4と前記容量C3との比C4/C3を大きくとれ、ト
ンネル電流領域における電子の注入・注出の効率が格段
と高い不揮発性記憶装置を得ることができる。さらに、
ドレイン拡散層に溝を形成し、この溝内にも浮遊ゲート
電極を埋込むことにより記憶トランジスタの占有面積を
変えることなく容量値C4をいくらでも大きくできる。
て、浮遊ゲート電極に電子を注入または抽出することに
より記憶トランジスタの特性を変化することのできるMO
S型不揮発性半導体記憶装置に関する。 〔従来の技術〕 上記半導体装置は、通常、集積回路として選択トラン
ジスタと直列接続して形成される。第４図（ａ）に従来
装置の平面図およびそのAA′断面を同図（ｂ）に示す。
図において、拡散層216b,216cは半導体基板201とは対導
電型であつて、記憶トランジスタのソース，ドレインに
なつている。230がチャネル領域である。半導体基板201
の表面の第１絶縁膜（ゲート絶縁膜）209は、前記拡散
層216cの端部において、薄い部分があり、この部分がト
ンネル電流領域212になつている。浮遊ゲート電極210a
は、第１絶縁膜209上に、チャネル領域230およびトンネ
ル電流領域212をおおつて形成されている。浮遊ゲート
電極210aは、さらに第２絶縁膜211を介して、ゲート電
極213におおわれている。 〔発明が解決しようとする問題点〕 上述した従来の記憶トランジスタは、第４図（ｂ）に
示す拡散層216cと浮遊ゲート電極210aとの間のトンネル
電流領域212にかかる電界により浮遊ゲート電極210aへ
電子を注入又は抽出し、浮遊ゲート電極210aの電位を変
化させて拡散層216c,216b間のチヤネル領域230をオフ又
はオンさせて記憶動作を行なう。 トンネル電流領域212にかゝる電界は、ゲート電極213
と拡散層216cとの間に印加する電圧により生ずる。ゲー
ト電極213と浮遊ゲート電極210aとの間の容量値C2と、
浮遊ゲート電極210aと拡散層216cとの間の容量値C1との
比により電圧が分配され、C2/C1を大きくすると、トン
ネル電流領域212にかゝる電界が大きくなる。 容量値C2を大きくするために、ゲート電極213と浮遊
ゲート電極210aとの対向面積を大にすると、記憶トラン
ジスタとして占有面積が大きくなり、また第２絶縁膜21
1を薄くすると絶縁耐圧が低下するという難点がある。
次に容量値C1を小さくするために、浮遊ゲート電極210a
と拡散層216cとの対向面積を小さくすると、記憶トラン
ジスタの幅が小さくなり利得（ゲイン）が小さくなつて
記憶トランジスタの性能が劣化し、また第１絶縁膜209
の膜厚を厚くすると記憶トランジスタのチヤネル領域23
0上の絶縁膜厚が厚くなり、利得（ゲイン）が小さくな
つて記憶トランジスタの性能が劣化する。 上記のように、従来の構造では、記憶トランジスタが
低電圧で記憶状態を変えることのできるように、容量比
C2/C1を大きくしようとすると、高密度化、利得特性に
問題が生ずる。 本発明の目的は、上記欠点を除去した、新規な構造の
記憶トランジスタを有する半導体記憶装置を提供するこ
とにある。 〔問題点を解決するための手段〕 本発明のMOS型不揮発性半導体装置は、半導体基板の
ドレイン拡散層のチャネル領域に隣接する端部上に第１
絶縁膜を介して形成された浮遊ゲート電極と、前記浮遊
ゲート電極の全面をおおう第２絶縁膜の一部に設けたト
ンネル電流領域と、前記第２絶縁膜上に設けたゲート電
極とを有するMOS型不揮発性半導体記憶装置において、
前記第２絶縁膜上の前記ゲート電極は前記トンネル電流
領域を完全におおい、かつ前記第２絶縁膜の一部上にの
み限定的に設けることで、前記第２絶縁膜上の前記ゲー
ト電極と前記浮遊ゲート電極間の容量値に対する前記浮
遊ゲート電極と前記ドレイン拡散層間の容量値の容量比
を大きくすることを特徴とするものです。更に、本願浮
遊ゲート電極は、その一部がドレイン拡散層内に開口さ
れた溝内に、第１絶縁膜を介して埋め込まれていること
を別の本願特徴とする。 〔作用〕 トンネル電流領域は、本発明では、ゲート電極と浮遊
ゲート電極との間に形成している。上記両電極間の容量
値をC3,浮遊ゲート電極と半導体基板のドレイ拡散層と
の間の容量値をC4とすれば、C4/C3を大きくすることに
よつて記憶トランジスタは低電圧で動作可能になる。実
施例で説明するように、従来のような高密度化・利得特
性上の問題を生ずることなく、容量値C3の減少、容量値
C4の増大が可能である。 〔実施例〕 以下、本発明の実施例につき、図面を参照して説明す
る。第１実施例の平面図を第１図（ａ）に、またAA′断
面図を第１図（ｂ）に示す。この実施例も、記憶トラン
ジスタを選択トランジスタに直列にしたものである。半
導体基板（Ｐ型）101に、拡散層（Ｎ型）116a,116b,116
cを設け、拡散層116b,116cが記憶トランジスタのソー
ス，ドレインとなり、その間にチヤネル領域130が存在
する。一方拡散層116a,116cは選択トランジスタのソー
ス，ドレインで、拡散層116cは両者に共通となつてい
る。選択トランジスタは114が選択ゲート電極で、117は
外部配線118と接続するコンタクト孔である。 次に記憶トランジスタのゲート構造につき説明する。
第１絶縁膜（ゲート絶縁膜）109上に、浮遊ゲート電極1
10aが、チヤネル領域130およびドレイン拡散層116cに延
在するように形成される。浮遊ゲート電極110aは全面を
比較的厚く例えば1000Å以上の第２絶縁膜111でおおわ
れ、その一部にトンネル電流領域112を有する。トンネ
ル電流領域112は厚さ200Å程度とする。このトンネル電
流領域112をおおつてゲート電極113が設けられる。この
ゲート電極113は第２絶縁膜111の一部のみに接するよう
に、その面積を小さくする。 上記の構造であるから、浮遊ゲート電極110aとゲート
電極113との間の容量値C3は、第２絶縁膜111の膜厚が大
きいことと、ゲート電極113の面積が小さいことから、
極めて小さくできる。浮遊ゲート電極110aとドレイン拡
散層116cとの間の容量値C4は、従来例において小さくし
たのと反対に、そのままでもC4/C3を大きくできる。 この実施例に示した半導体記憶装置の動作モート、す
なわちトンネル電流領域112を介しての浮遊ゲート電極1
10aへの電子の注入・注出につき説明する。まず電子を
注入する場合には、選択トランジスタの選択ゲート電極
114および配線118を高電位にすることにより、選択トラ
ンジスタを導通し、ドレイン拡散層116cを高電位にする
とともに、ゲート電極113を接地レベルにする。する
と、トンネル電流領域112に高電界が印加され浮遊ゲー
ト電極110aに電子が注入される。 次に、浮遊ゲート電極110aから電子を注出する場合に
は、選択ゲート電極114を高電位にし、配線118を接地す
ることにより、選択トランジスタを導通し、ドレイン拡
散層116cを接地レベルにするとともに、ゲート電極113
を高電位にする。するとトンネル電流領域112に高電界
が印加され浮遊ゲート電極110aからゲート電極113へ電
子が注出される。 前述したように、浮遊ゲート電極10aとドレイン拡散
層116cとの間の容量値C4と、浮遊ゲート電極10aとゲー
ト電極113との間の容量値C3との比C4/C3が大きいので、
電子の注入・注出の場合に、トンネル電流領域112にか
ゝる電界が大きく、低電圧により注入・注出ができる。 第１図に示す実施例の製作方法を、工程順に第２図を
参照して説明する。まず、第２図（ａ）に示すように周
知のLOCOS酸化法により半導体基板101にチヤネル・スト
ツパ105,フイールド絶縁膜104を形成し第１絶縁膜（ゲ
ート絶縁膜）109を熱酸化法により形成し、拡散層116a,
116b,116cを形成したのち、第２図（ｂ）に示すように
不純物例えばリンを含有した多結晶シリコン層110を形
成し、次に第２図（ｃ）に示すように多結晶シリコン層
110をパターニングして浮遊ゲート電極110aを形成した
のち、その上を例えば1000Å以上の厚い第２絶縁膜111
で覆う。さらに、第２図（ｄ）に示すように、第２絶縁
膜111の一部を除去して例えば200Å程度の薄いトンネル
電流領域112を形成した後、第２図（ｅ）に示すように
その上に覆うようにゲート電極113を形成すると同時に
選択ゲート電極114を形成する。次に第２図（ｆ）に示
すように層間絶縁膜125を形成し、コンタクト孔117を開
孔する。その後配線118を形成して第１図に示す装置を
完成する。 次に第２実施例として、浮遊ゲート電極とドレイン拡
散層との間の容量値C4を、さらに積極的に大きくした例
につき説明する。第３図（ａ）は実施例の平面図で、
（ｂ）がAA′断面図である。ドレイン拡散層108とし
て、拡散層116cよりさらに深い拡散層を設け、その中に
溝107を形成し、浮遊ゲート電極110aが、溝107内をも埋
めるような構造としている。このように容量値C4を特に
大きくできるので容量比C4/C3がさらに大きくなる。 〔発明の効果〕 以上、説明したように、本発明ではトンネル電流領域
を浮遊ゲート電極の上に形成するという、全く新しい構
造としている。したがつて浮遊ゲート電極とゲート電極
との間の容量C3を小さくするために、浮遊ゲート電極を
おおう第２絶縁膜の厚みを増加し、ゲート電極の面積を
小さくしても、何ら記憶トランジスタの性能を劣化させ
ない。これにより浮遊ゲート電極とドレイン拡散層との
間の容量C4と前記容量C3との比C4/C3を大きくとれ、ト
ンネル電流領域における電子の注入・注出の効率が格段
と高い不揮発性記憶装置を得ることができる。さらに、
ドレイン拡散層に溝を形成し、この溝内にも浮遊ゲート
電極を埋込むことにより記憶トランジスタの占有面積を
変えることなく容量値C4をいくらでも大きくできる。
【図面の簡単な説明】
第１図は、本発明の一実施例の平面図，断面図、第２図
は上記実施例の製作工程を示す図、第３図は別の実施例
の平面図，断面図、第４図は従来例である。 101……半導体基板、107……溝、 108……ドレイン拡散層、 109……第１絶縁膜（ゲート絶縁膜）、 110a……浮遊ゲート電極、 111……第２絶縁膜、112……トンネル電流領域、 113……ゲート電極、114……選択ゲート電極、 116a,116b,116c……拡散層（基板と反対導電型）、 117……コンタクト孔、118……配線、 119,120,121……配線、 122,123,124……コンタクト孔。
は上記実施例の製作工程を示す図、第３図は別の実施例
の平面図，断面図、第４図は従来例である。 101……半導体基板、107……溝、 108……ドレイン拡散層、 109……第１絶縁膜（ゲート絶縁膜）、 110a……浮遊ゲート電極、 111……第２絶縁膜、112……トンネル電流領域、 113……ゲート電極、114……選択ゲート電極、 116a,116b,116c……拡散層（基板と反対導電型）、 117……コンタクト孔、118……配線、 119,120,121……配線、 122,123,124……コンタクト孔。
Claims (1)
- (57)【特許請求の範囲】 １．半導体基板のドレイン拡散層のチャネル領域に隣接
する端部上に第１絶縁膜を介して形成された浮遊ゲート
電極と、前記浮遊ゲート電極の全面をおおう第２絶縁膜
の一部に設けたトンネル電流領域と、前記第２絶縁膜上
に設けたゲート電極とを有するMOS型不揮発性半導体記
憶装置において、前記第２絶縁膜上の前記ゲート電極は
前記トンネル電流領域を完全におおい、かつ前記第２絶
縁膜の一部上にのみ限定的に設けることで、前記第２絶
縁膜上の前記ゲート電極と前記浮遊ゲート電極間の容量
値に対する前記浮遊ゲート電極と前記ドレイン拡散層間
の容量値の容量比を大きくすることを特徴とするMOS型
不揮発性半導体装置。 ２．前記浮遊ゲート電極は、その一部がドレイン拡散層
内に開口された溝内に、第１絶縁膜を介して埋め込まれ
ていることを特徴とする特許請求の範囲第１項記載のMO
S型不揮発性半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62016508A JP2752616B2 (ja) | 1987-01-26 | 1987-01-26 | Ｍｏｓ型不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62016508A JP2752616B2 (ja) | 1987-01-26 | 1987-01-26 | Ｍｏｓ型不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63184367A JPS63184367A (ja) | 1988-07-29 |
| JP2752616B2 true JP2752616B2 (ja) | 1998-05-18 |
Family
ID=11918212
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62016508A Expired - Lifetime JP2752616B2 (ja) | 1987-01-26 | 1987-01-26 | Ｍｏｓ型不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2752616B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2807256B2 (ja) * | 1989-03-17 | 1998-10-08 | 株式会社東芝 | 不揮発性半導体メモリ |
| JP2008047729A (ja) * | 2006-08-17 | 2008-02-28 | Toshiba Corp | 半導体記憶装置 |
| KR101107988B1 (ko) * | 2006-09-20 | 2012-01-25 | 가부시키가이샤 아드반테스트 | 스위치 장치 및 시험 장치 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5771587A (en) * | 1980-10-22 | 1982-05-04 | Toshiba Corp | Semiconductor storing device |
| JPS57130473A (en) * | 1981-02-05 | 1982-08-12 | Seiko Epson Corp | Mos type semiconductor memory storage |
| JPS59172270A (ja) * | 1983-03-18 | 1984-09-28 | Toshiba Corp | 半導体装置及びその製造方法 |
| JPS6367783A (ja) * | 1986-09-09 | 1988-03-26 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1987
- 1987-01-26 JP JP62016508A patent/JP2752616B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63184367A (ja) | 1988-07-29 |
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