JP2807256B2 - 不揮発性半導体メモリ - Google Patents
不揮発性半導体メモリInfo
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
- G11C16/0433—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and one or more separate select transistors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は不揮発性トランジスタを使用し、電気的に
データの書替えが可能な不揮発性半導体メモリに関す
る。
データの書替えが可能な不揮発性半導体メモリに関す
る。
（従来の技術） 電気的にデータの書替えが可能な不揮発性半導体メモ
リは、E2PROM（Electrically Erasable and Programabl
e Read Only Memory）として良く知られている。このE2
PROMに使用されるメモリセルの構造には種々の方式があ
るが、フローティングゲート型でフローティングゲート
電極（浮遊ゲート電極）が一部薄い絶縁膜を介して拡散
層と重なり合っている方式のものが一般的である。
リは、E2PROM（Electrically Erasable and Programabl
e Read Only Memory）として良く知られている。このE2
PROMに使用されるメモリセルの構造には種々の方式があ
るが、フローティングゲート型でフローティングゲート
電極（浮遊ゲート電極）が一部薄い絶縁膜を介して拡散
層と重なり合っている方式のものが一般的である。
第９図はこの方式の従来のメモリセルの素子構造を示
す断面図である。Ｐ型半導体基板50の表面にはＮ型拡散
層51,52,53が形成されている。上記拡散層51と52の相互
間にはチャネル領域54が設定されており、このチャネル
領域54上には比較的厚い絶縁膜55を介して、多結晶シリ
コンで構成された電極56が設けられている。また、この
電極56は、上記絶縁膜55よりも薄い膜厚の絶縁膜57の部
分を介して上記Ｎ型拡散層52と重なり合っている。さら
に、電極56上には比較的厚い絶縁膜58を介して、多結晶
シリコンで構成された電極59が設けられている。
す断面図である。Ｐ型半導体基板50の表面にはＮ型拡散
層51,52,53が形成されている。上記拡散層51と52の相互
間にはチャネル領域54が設定されており、このチャネル
領域54上には比較的厚い絶縁膜55を介して、多結晶シリ
コンで構成された電極56が設けられている。また、この
電極56は、上記絶縁膜55よりも薄い膜厚の絶縁膜57の部
分を介して上記Ｎ型拡散層52と重なり合っている。さら
に、電極56上には比較的厚い絶縁膜58を介して、多結晶
シリコンで構成された電極59が設けられている。
さらに上記拡散層52と53の相互間にもチャネル領域60
が設定されており、このチャネル領域60上には比較的厚
い絶縁膜61を介して、多結晶シリコンで構成された電極
62が設けられている。
が設定されており、このチャネル領域60上には比較的厚
い絶縁膜61を介して、多結晶シリコンで構成された電極
62が設けられている。
ここで、上記拡散層51はソース線Ｓに、拡散層53はビ
ット線BLにそれぞれ接続され、さらに電極56はフローテ
ィングゲート電極（浮遊ゲート電極）、電極59はコント
ロールゲート電極（制御ゲート電極）、ゲート電極62は
選択ゲート電極としてそれぞれ使用され、コントロール
ゲート電極59は制御ゲート線CGに、ゲート電極62は選択
ゲート線SGにそれぞれ接続されている。
ット線BLにそれぞれ接続され、さらに電極56はフローテ
ィングゲート電極（浮遊ゲート電極）、電極59はコント
ロールゲート電極（制御ゲート電極）、ゲート電極62は
選択ゲート電極としてそれぞれ使用され、コントロール
ゲート電極59は制御ゲート線CGに、ゲート電極62は選択
ゲート線SGにそれぞれ接続されている。
第10図は第９図の従来素子の等価回路図である。図中
のトランジスタQ11は前記拡散層51,52をソース，ドレイ
ンとするフローティングゲート型のものであり、データ
を記憶するメモリセルトランジスタを構成している。ま
た、トランジスタQ12は前記拡散層52,53をソース，ドレ
インとする通常のMOS型のものであり、上記メモリセル
トランジスタQ11を選択する選択トランジスタを構成し
ており、両トランジスタQ11,Q12はソース線Ｓとビット
線BLとの間に直列に挿入されている。
のトランジスタQ11は前記拡散層51,52をソース，ドレイ
ンとするフローティングゲート型のものであり、データ
を記憶するメモリセルトランジスタを構成している。ま
た、トランジスタQ12は前記拡散層52,53をソース，ドレ
インとする通常のMOS型のものであり、上記メモリセル
トランジスタQ11を選択する選択トランジスタを構成し
ており、両トランジスタQ11,Q12はソース線Ｓとビット
線BLとの間に直列に挿入されている。
このようなメモリセルの動作モードには、データの消
去、書込み及び読出しモードがある。第11図はこれら各
動作モードにおいて、ソース線Ｓ、ビット線BL、制御ゲ
ート線CG、選択ゲート線SGに供給される電圧をまとめて
示したものである。なお、E2PROMを内蔵した集積回路で
使用される電源電源は基準電圧GND、VCC、VPPの３種類
であり、通常の場合、GND＝0V、VCC＝5V、VPP＝20Vであ
り、VPPは外部電源として供給されるものではなく、集
積回路内部においてVCCの電圧を昇圧して作成される。
去、書込み及び読出しモードがある。第11図はこれら各
動作モードにおいて、ソース線Ｓ、ビット線BL、制御ゲ
ート線CG、選択ゲート線SGに供給される電圧をまとめて
示したものである。なお、E2PROMを内蔵した集積回路で
使用される電源電源は基準電圧GND、VCC、VPPの３種類
であり、通常の場合、GND＝0V、VCC＝5V、VPP＝20Vであ
り、VPPは外部電源として供給されるものではなく、集
積回路内部においてVCCの電圧を昇圧して作成される。
データ消去モードは電子注入モードとも呼ばれ、メモ
リセルトランジスタQ11のフローティングゲート電極56
に電子を注入することによって、その閾値電圧Vthを上
昇させるものである。この場合には、BL＝0V、SG＝20
V、CG＝20V、Ｓ＝0Vに設定する。SGを20Vに設定するこ
とによって選択トランジスタQ12が導通し、前記拡散層5
2はBLの0Vとなる。他方、フローティングゲート電極56
にはCGの高い電圧が印加されている。これにより、フロ
ーティングゲート電極56と拡散層52との間の薄い絶縁膜
57に高電界が加わり、フローティングゲート電極56から
拡散層52に向かってトンネル電流が流れ、フローティン
グゲート電極56に電子が注入される。この結果、メモリ
セルトランジスタQ11の閾値電圧Vthが上昇し、例えば＋
8V程度になる。
リセルトランジスタQ11のフローティングゲート電極56
に電子を注入することによって、その閾値電圧Vthを上
昇させるものである。この場合には、BL＝0V、SG＝20
V、CG＝20V、Ｓ＝0Vに設定する。SGを20Vに設定するこ
とによって選択トランジスタQ12が導通し、前記拡散層5
2はBLの0Vとなる。他方、フローティングゲート電極56
にはCGの高い電圧が印加されている。これにより、フロ
ーティングゲート電極56と拡散層52との間の薄い絶縁膜
57に高電界が加わり、フローティングゲート電極56から
拡散層52に向かってトンネル電流が流れ、フローティン
グゲート電極56に電子が注入される。この結果、メモリ
セルトランジスタQ11の閾値電圧Vthが上昇し、例えば＋
8V程度になる。
データ書込みモードは電子放出モードとも呼ばれ、フ
ローティングゲート電極56に注入された電子を放出する
ことによってメモリセル用トランジスタQ11の閾値電圧V
thを低下させるものである。この場合には、BL＝20V、S
G＝20V、CG＝0Vとし、Ｓは5Vもしくはフローティング状
態に設定する。SGを20Vに設定することによって選択用
トランジスタQ12が導通し、拡散層52はBLの20Vとなる。
これにより、上記消去モードの場合とは反対方向で薄い
絶縁膜57に高電界が加わり、拡散層52からフローティン
グゲート電極56に向かってトンネル電流が流れ、フロー
ティングゲート電極56から電子が放出される。この結
果、メモリセルトランジスタQ11の閾値電圧Vthが低下
し、例えば−5V程度になる。
ローティングゲート電極56に注入された電子を放出する
ことによってメモリセル用トランジスタQ11の閾値電圧V
thを低下させるものである。この場合には、BL＝20V、S
G＝20V、CG＝0Vとし、Ｓは5Vもしくはフローティング状
態に設定する。SGを20Vに設定することによって選択用
トランジスタQ12が導通し、拡散層52はBLの20Vとなる。
これにより、上記消去モードの場合とは反対方向で薄い
絶縁膜57に高電界が加わり、拡散層52からフローティン
グゲート電極56に向かってトンネル電流が流れ、フロー
ティングゲート電極56から電子が放出される。この結
果、メモリセルトランジスタQ11の閾値電圧Vthが低下
し、例えば−5V程度になる。
データ読出しモードの場合には、BL＝1V、SG＝5V、CG
＝0V、Ｓ＝0Vに設定する。SGを5Vに設定することによっ
て選択トランジスタQ12が導通し、拡散層52はBLの1Vと
なる。このとき、フローティングゲート電極56に電子が
注入されている場合には、予め閾値電圧Vthが上昇して
いるため、メモリセルトランジスタQ11は導通しない。
このため、BLとＳとの間には電流が流れず、BLは1Vのま
ま保持される。これに対し、フローティングゲート電極
56から電子が放出されている場合には閾値電圧Vthが低
下しているため、メモリセルトランジスタQ11は導通す
る。このときは、BLとＳとの間に電流が流れ、BLはほぼ
Ｓの0Vとなる。つまり、BLの1Vと0Vの電位差をBLに接続
された図示しないセンス回路で増幅することにより、論
理的な“1"、“0"の判定を行なう。
＝0V、Ｓ＝0Vに設定する。SGを5Vに設定することによっ
て選択トランジスタQ12が導通し、拡散層52はBLの1Vと
なる。このとき、フローティングゲート電極56に電子が
注入されている場合には、予め閾値電圧Vthが上昇して
いるため、メモリセルトランジスタQ11は導通しない。
このため、BLとＳとの間には電流が流れず、BLは1Vのま
ま保持される。これに対し、フローティングゲート電極
56から電子が放出されている場合には閾値電圧Vthが低
下しているため、メモリセルトランジスタQ11は導通す
る。このときは、BLとＳとの間に電流が流れ、BLはほぼ
Ｓの0Vとなる。つまり、BLの1Vと0Vの電位差をBLに接続
された図示しないセンス回路で増幅することにより、論
理的な“1"、“0"の判定を行なう。
ここで問題となるのは、BLの1Vと0Vの電位差をセンス
回路で増幅していることである。すなわち、センス回路
では、わずか1Vの電位差を増幅してレベル判定を行なわ
なければならない。
回路で増幅していることである。すなわち、センス回路
では、わずか1Vの電位差を増幅してレベル判定を行なわ
なければならない。
それでは、なぜ、読出しモードの際にBLを5Vまで上げ
ずに、1V程度にまで押さえ込む必要があるのかについて
説明する。読出しモードに、BL＝5Vに設定すると拡散層
52はほぼ5Vになる。すると、薄い絶縁膜57には、フロー
ティングゲート電極56を介して、CG＝0Vと拡散層52の5V
とによる電界が加わることになる。つまり、先の書込み
モード（電子放出モード）における電界の加わり方と電
界の方向が同じであり、異なる点は電界の強さが書込み
モード時よりも低いだけである。従って、電子が注入さ
れているメモリセルトランジスタが長時間にわたり読出
しモードにされているならば、既に注入されている電子
がトンネル効果により徐々に放出される。この結果、閾
値電圧Vthがわずかづつ低下し、ある時間が経過したと
きには論理的誤動作を引き起こすことになる。このよう
な現象をソフトライト（弱い書込み）現象と呼び、この
ソフトライト現象の時間に対する耐性はリード・リテン
ション特性（読出し時のデータ保持特性）と呼ばれてい
る。次に、上記ソフトライト現象について第12図を用い
て説明する。第12図はフローティングゲート電極に電子
が注入されているメモリセルトランジスタの閾値電圧Vt
hと、ビット線BLに電圧が印加されている合計の時間tBL
との関係を、ビット線の電圧VBLをパラメータとして示
した特性図である。図から明らかなように、フローティ
ングゲート電極からの電子放出を起こさせない、もしく
はこれを最小限に押さえるためには、ビット線の電圧V
BLをなるべく低くする必要がある。従って、ソフトライ
ト現象を抑制するためには、読出しモード時におけるBL
電圧を下げれば良い。しかし、BL電圧を下げることによ
り、逆に電子注入セルと電子放出セルとのBL電圧差が小
さくなり、論理的マージンが低下してしまう。このた
め、従来ではBL＝1V程度に設定し、リード・リテンショ
ン特性に対しては十分な対策を行ない、一方では論理的
マージンが小さくなるという点に対してはセンス回路を
高性能化する等して、センス回路自体に大きな負担をか
けていた。
ずに、1V程度にまで押さえ込む必要があるのかについて
説明する。読出しモードに、BL＝5Vに設定すると拡散層
52はほぼ5Vになる。すると、薄い絶縁膜57には、フロー
ティングゲート電極56を介して、CG＝0Vと拡散層52の5V
とによる電界が加わることになる。つまり、先の書込み
モード（電子放出モード）における電界の加わり方と電
界の方向が同じであり、異なる点は電界の強さが書込み
モード時よりも低いだけである。従って、電子が注入さ
れているメモリセルトランジスタが長時間にわたり読出
しモードにされているならば、既に注入されている電子
がトンネル効果により徐々に放出される。この結果、閾
値電圧Vthがわずかづつ低下し、ある時間が経過したと
きには論理的誤動作を引き起こすことになる。このよう
な現象をソフトライト（弱い書込み）現象と呼び、この
ソフトライト現象の時間に対する耐性はリード・リテン
ション特性（読出し時のデータ保持特性）と呼ばれてい
る。次に、上記ソフトライト現象について第12図を用い
て説明する。第12図はフローティングゲート電極に電子
が注入されているメモリセルトランジスタの閾値電圧Vt
hと、ビット線BLに電圧が印加されている合計の時間tBL
との関係を、ビット線の電圧VBLをパラメータとして示
した特性図である。図から明らかなように、フローティ
ングゲート電極からの電子放出を起こさせない、もしく
はこれを最小限に押さえるためには、ビット線の電圧V
BLをなるべく低くする必要がある。従って、ソフトライ
ト現象を抑制するためには、読出しモード時におけるBL
電圧を下げれば良い。しかし、BL電圧を下げることによ
り、逆に電子注入セルと電子放出セルとのBL電圧差が小
さくなり、論理的マージンが低下してしまう。このた
め、従来ではBL＝1V程度に設定し、リード・リテンショ
ン特性に対しては十分な対策を行ない、一方では論理的
マージンが小さくなるという点に対してはセンス回路を
高性能化する等して、センス回路自体に大きな負担をか
けていた。
このように従来では、センス回路に余り多くの負担を
かけすぎているために、以下のような種々の問題が明ら
かになった。その第１の問題点として、センス回路の構
成が複雑化し、集積回路化する際にチップ面積が増大す
ることである。チップ面積の増大は製造価格の増加をも
たらす。第２の問題点として、読出しモード時における
動作電源電圧マージンが小さくなり、特に低電圧動作が
不利となることが挙げられる。第３の問題点として、BL
に供給するための1Vという中間の定電圧源が必要とな
る。このような中間電圧を作成する回路を内蔵すること
により、消費電流が増加し、低消費電力が不利となる。
第４の問題点としてセンス回路の複雑化に伴い、アクセ
スタイムが長くなることが挙げられる。
かけすぎているために、以下のような種々の問題が明ら
かになった。その第１の問題点として、センス回路の構
成が複雑化し、集積回路化する際にチップ面積が増大す
ることである。チップ面積の増大は製造価格の増加をも
たらす。第２の問題点として、読出しモード時における
動作電源電圧マージンが小さくなり、特に低電圧動作が
不利となることが挙げられる。第３の問題点として、BL
に供給するための1Vという中間の定電圧源が必要とな
る。このような中間電圧を作成する回路を内蔵すること
により、消費電流が増加し、低消費電力が不利となる。
第４の問題点としてセンス回路の複雑化に伴い、アクセ
スタイムが長くなることが挙げられる。
（発明が解決しようとする課題） このように従来の不揮発性半導体メモリでは、チップ
面積が増大する、低電圧動作に不利である、低消費電力
化に不利である、アクセスタイムが長くなる、等の欠点
がある。
面積が増大する、低電圧動作に不利である、低消費電力
化に不利である、アクセスタイムが長くなる、等の欠点
がある。
この発明は上記のような事情を考慮してなされたもの
であり、その目的は、低電圧、低消費電力化を可能なら
しめるとともに、センス回路を始めとする周辺回路の簡
素化と動作速度の高速化を可能ならしめる不揮発性半導
体メモリを提供することにある。
であり、その目的は、低電圧、低消費電力化を可能なら
しめるとともに、センス回路を始めとする周辺回路の簡
素化と動作速度の高速化を可能ならしめる不揮発性半導
体メモリを提供することにある。
［発明の構成］ （課題を解決するための手段） この発明の不揮発性半導体メモリは、第１導電型の半
導体基板と、上記基板内に設けられ、ソース線が接続さ
れ、データの消去時及び読み出し時に第１の電圧が供給
される第２導電型の第１拡散層と、上記基板内に上記第
１拡散層と所定の距離を隔てて設けられた第２導電型の
第２拡散層と、上記基板内に上記第２拡散層と所定の距
離を隔てて設けられ、ビット線が接続され、データの書
き込み時には上記第１の電圧よりも大きな第２の電圧が
供給され、データの消去時には上記第１の電圧が供給さ
れ、データの読み出し時には上記第１の電圧よりは大き
くかつ上記第２の電圧よりは小さい第３の電圧が供給さ
れる第２導電型の第３拡散層と、上記第１拡散層と第２
拡散層との間に設定された第１チャネル領域と、上記第
２拡散層と第３拡散層との間に設定された第２チャネル
領域と、上記第１チャネル領域上及びこれと隣接する上
記第２拡散層上に連続して、第１の絶縁膜を介して設け
られた浮遊ゲート電極と、上記浮遊ゲート電極上に、少
なくとも一部の膜厚が上記第１の絶縁膜よりも薄くされ
た第２の絶縁膜を介して設けられ、データの書き込み時
には上記第１の電圧が供給され、データの消去時には上
記第１及び第３の電圧よりも大きな第４の電圧が供給さ
れ、データの読み出し時には電位的に浮遊状態にされる
制御ゲート電極と、上記第２チャネル領域上に、第１の
絶縁膜と等価な膜厚の第３の絶縁膜を介して設けられ、
選択ゲート線が接続され、データの書き込み時及び消去
時には上記第１及び第３の電圧よりも大きな第５の電圧
が供給され、データの読み出し時には上記第１の電圧よ
りは大きくかつ上記第２の電圧よりは小さい第６の電圧
が供給される選択ゲート電極とを具備し、上記浮遊ゲー
ト電極と制御ゲート電極を有するメモリセルトランジス
タは、データの消去後は、制御ゲート電極を電位的に浮
遊状態にした時に導通するような閾値電圧を有する。
導体基板と、上記基板内に設けられ、ソース線が接続さ
れ、データの消去時及び読み出し時に第１の電圧が供給
される第２導電型の第１拡散層と、上記基板内に上記第
１拡散層と所定の距離を隔てて設けられた第２導電型の
第２拡散層と、上記基板内に上記第２拡散層と所定の距
離を隔てて設けられ、ビット線が接続され、データの書
き込み時には上記第１の電圧よりも大きな第２の電圧が
供給され、データの消去時には上記第１の電圧が供給さ
れ、データの読み出し時には上記第１の電圧よりは大き
くかつ上記第２の電圧よりは小さい第３の電圧が供給さ
れる第２導電型の第３拡散層と、上記第１拡散層と第２
拡散層との間に設定された第１チャネル領域と、上記第
２拡散層と第３拡散層との間に設定された第２チャネル
領域と、上記第１チャネル領域上及びこれと隣接する上
記第２拡散層上に連続して、第１の絶縁膜を介して設け
られた浮遊ゲート電極と、上記浮遊ゲート電極上に、少
なくとも一部の膜厚が上記第１の絶縁膜よりも薄くされ
た第２の絶縁膜を介して設けられ、データの書き込み時
には上記第１の電圧が供給され、データの消去時には上
記第１及び第３の電圧よりも大きな第４の電圧が供給さ
れ、データの読み出し時には電位的に浮遊状態にされる
制御ゲート電極と、上記第２チャネル領域上に、第１の
絶縁膜と等価な膜厚の第３の絶縁膜を介して設けられ、
選択ゲート線が接続され、データの書き込み時及び消去
時には上記第１及び第３の電圧よりも大きな第５の電圧
が供給され、データの読み出し時には上記第１の電圧よ
りは大きくかつ上記第２の電圧よりは小さい第６の電圧
が供給される選択ゲート電極とを具備し、上記浮遊ゲー
ト電極と制御ゲート電極を有するメモリセルトランジス
タは、データの消去後は、制御ゲート電極を電位的に浮
遊状態にした時に導通するような閾値電圧を有する。
（作用） この発明の不揮発性半導体メモリでは、メモリセルの
浮遊ゲート電極に対する電子の注入もしくは浮遊ゲート
電極からの電子の放出が、制御ゲート電極との間に設け
られた膜厚の薄い第１の絶縁膜を介して行われる。従っ
て、データの読出し時にビット線に通常の読出し電圧を
印加したときに、選択ゲート電極下の第２のチャネル領
域を介してこの電圧が第２の拡散層に印加された場合で
も、制御ゲート電極がフローティング状態にされるた
め、この第２の拡散層と浮遊ゲート電極との間に電界は
加わらない。
浮遊ゲート電極に対する電子の注入もしくは浮遊ゲート
電極からの電子の放出が、制御ゲート電極との間に設け
られた膜厚の薄い第１の絶縁膜を介して行われる。従っ
て、データの読出し時にビット線に通常の読出し電圧を
印加したときに、選択ゲート電極下の第２のチャネル領
域を介してこの電圧が第２の拡散層に印加された場合で
も、制御ゲート電極がフローティング状態にされるた
め、この第２の拡散層と浮遊ゲート電極との間に電界は
加わらない。
（実施例） 以下、図面を参照してこの発明を実施例により説明す
る。第１図はこの発明の不揮発性半導体メモリで使用さ
れるメモリセル１個分の素子構造を示す断面図である。
Ｐ型シリコン半導体基板10の表面にはＮ型拡散層11,12,
13（第１、第２、第３拡散層）がそれぞれ所定の距離を
隔てて形成されている。上記拡散層11と12の相互間には
チャネル領域14（第１チャネル領域）が設定されてい
る。このチャネル領域14上及びこの領域に隣接した拡散
層12上に連続して、全体の膜厚が例えば400Å程度と比
較的厚くされた、例えばシリコン酸化膜からなる絶縁膜
15が設けられている。上記絶縁膜15上には、多結晶シリ
コンで構成された電極16が設けられている。さらに上記
電極16上には、大部分の膜厚が400Å程度にされた例え
ばシリコン酸化膜からなる絶縁膜17が設けられており、
この絶縁膜17の一部、すなわち上記拡散層12上に対応し
た位置には、膜厚が例えば150Å程度にされた薄膜部18
が設けられている。さらに上記絶縁膜17上には、多結晶
シリコンで構成された電極19が設けられている。
る。第１図はこの発明の不揮発性半導体メモリで使用さ
れるメモリセル１個分の素子構造を示す断面図である。
Ｐ型シリコン半導体基板10の表面にはＮ型拡散層11,12,
13（第１、第２、第３拡散層）がそれぞれ所定の距離を
隔てて形成されている。上記拡散層11と12の相互間には
チャネル領域14（第１チャネル領域）が設定されてい
る。このチャネル領域14上及びこの領域に隣接した拡散
層12上に連続して、全体の膜厚が例えば400Å程度と比
較的厚くされた、例えばシリコン酸化膜からなる絶縁膜
15が設けられている。上記絶縁膜15上には、多結晶シリ
コンで構成された電極16が設けられている。さらに上記
電極16上には、大部分の膜厚が400Å程度にされた例え
ばシリコン酸化膜からなる絶縁膜17が設けられており、
この絶縁膜17の一部、すなわち上記拡散層12上に対応し
た位置には、膜厚が例えば150Å程度にされた薄膜部18
が設けられている。さらに上記絶縁膜17上には、多結晶
シリコンで構成された電極19が設けられている。
上記拡散層12と13の相互間にもチャネル領域20（第２
チャネル領域）が設定されている。このチャネル領域20
上には、全体の膜厚が例えば400Å程度と比較的厚くさ
れた、例えばシリコン酸化膜からなる絶縁膜21を介し
て、多結晶シリコンで構成された電極22が設けられてい
る。
チャネル領域）が設定されている。このチャネル領域20
上には、全体の膜厚が例えば400Å程度と比較的厚くさ
れた、例えばシリコン酸化膜からなる絶縁膜21を介し
て、多結晶シリコンで構成された電極22が設けられてい
る。
ここで、上記拡散層11にはソース線Ｓが、拡散層13に
はビット線BLがそれぞれ接続されている。また上記電極
16はフローティングゲート電極（浮遊ゲート電極）、電
極19はコントロールゲート電極（制御ゲート電極）、電
極22は選択ゲート電極としてそれぞれ使用され、電極19
は制御ゲート線CGに、電極22は選択ゲート線SGにそれぞ
れ接続されている。
はビット線BLがそれぞれ接続されている。また上記電極
16はフローティングゲート電極（浮遊ゲート電極）、電
極19はコントロールゲート電極（制御ゲート電極）、電
極22は選択ゲート電極としてそれぞれ使用され、電極19
は制御ゲート線CGに、電極22は選択ゲート線SGにそれぞ
れ接続されている。
第２図は第１図の素子の等価回路図である。図中のト
ランジスタQ1は前記拡散層11,12をソース，ドレインと
するフローティングゲート型のものであり、データを記
憶するメモリセルトランジスタを構成している。また、
トランジスタQ2は前記拡散層12,13をソース，ドレイン
とする通常のMOS型のものであり、上記メモリセルトラ
ンジスタQ1を選択する選択トランジスタを構成してい
る。
ランジスタQ1は前記拡散層11,12をソース，ドレインと
するフローティングゲート型のものであり、データを記
憶するメモリセルトランジスタを構成している。また、
トランジスタQ2は前記拡散層12,13をソース，ドレイン
とする通常のMOS型のものであり、上記メモリセルトラ
ンジスタQ1を選択する選択トランジスタを構成してい
る。
このようなメモリセルの動作モードとして、従来のメ
モリセルの場合と同様に、電子注入、電子放出及び読出
しモードがある。第３図はこのような各動作モードにお
いて、ソース線Ｓ、制御ゲート線CG、選択ゲート線SG及
びビット線BLに供給される電圧をまとめて示したもので
あり、以下に各モードにおける動作を説明する。
モリセルの場合と同様に、電子注入、電子放出及び読出
しモードがある。第３図はこのような各動作モードにお
いて、ソース線Ｓ、制御ゲート線CG、選択ゲート線SG及
びビット線BLに供給される電圧をまとめて示したもので
あり、以下に各モードにおける動作を説明する。
電子注入モードの場合には、BL＝20V、SG＝20V、CG＝
0Vとし、Ｓはフローティング状態（第３図中のFL）に設
定する。SGを20Vに設定することによって選択トランジ
スタQ2が導通し、拡散層12はBLの20Vとなる。他方、コ
ントロールゲート電極19には0Vの電圧が印加されてい
る。このとき、フローティングゲート電極16の電位は、
コントロールゲート電極19とフローティングゲート電極
16との間の容量と、フローティングゲート電極16と拡散
層12との間の容量との容量分割によって、20Vよりは低
いが、0Vよりは十分に高い電位に設定される。従って、
絶縁膜17の薄膜部18を介して、コントロールゲート電極
19とフローティングゲート電極16との間に高電界が加わ
る。これにより、フローティングゲート電極16からコン
トロールゲート電極19に向かってトンネル電流が流れ、
フローティングゲート電極16に電子が注入される。この
結果、メモリセルトランジスタQ1の閾値電圧Vthが上昇
する。
0Vとし、Ｓはフローティング状態（第３図中のFL）に設
定する。SGを20Vに設定することによって選択トランジ
スタQ2が導通し、拡散層12はBLの20Vとなる。他方、コ
ントロールゲート電極19には0Vの電圧が印加されてい
る。このとき、フローティングゲート電極16の電位は、
コントロールゲート電極19とフローティングゲート電極
16との間の容量と、フローティングゲート電極16と拡散
層12との間の容量との容量分割によって、20Vよりは低
いが、0Vよりは十分に高い電位に設定される。従って、
絶縁膜17の薄膜部18を介して、コントロールゲート電極
19とフローティングゲート電極16との間に高電界が加わ
る。これにより、フローティングゲート電極16からコン
トロールゲート電極19に向かってトンネル電流が流れ、
フローティングゲート電極16に電子が注入される。この
結果、メモリセルトランジスタQ1の閾値電圧Vthが上昇
する。
電子放出モードの場合には、BL＝0V、SG＝20V、CG＝2
0V、Ｓ＝0Vに設定する。SGを20Vに設定することによっ
て選択トランジスタQ2が導通し、拡散層12はBLの0Vとな
る。このとき、フローティングゲート電極16の電位は、
コントロールゲート電極19とフローティングゲート電極
16との間の容量と、フローティングゲート電極16と拡散
層12との間の容量との容量分割によって、0Vよりは高い
が、20Vよりは十分に低い電位に設定される。従って、
この場合には絶縁膜17の薄膜部18を介して、コントロー
ルゲート電極19とフローティングゲート電極16との間
に、上記電子注入モードのときとは反対方向で高電界が
加わり、コントロールゲート電極19からフローティング
ゲート電極16に向かってトンネル電流が流れ、フローテ
ィングゲート電極16から電子が放出される。この結果、
メモリセルトランジスタQ1の閾値電圧Vthは低下する。
0V、Ｓ＝0Vに設定する。SGを20Vに設定することによっ
て選択トランジスタQ2が導通し、拡散層12はBLの0Vとな
る。このとき、フローティングゲート電極16の電位は、
コントロールゲート電極19とフローティングゲート電極
16との間の容量と、フローティングゲート電極16と拡散
層12との間の容量との容量分割によって、0Vよりは高い
が、20Vよりは十分に低い電位に設定される。従って、
この場合には絶縁膜17の薄膜部18を介して、コントロー
ルゲート電極19とフローティングゲート電極16との間
に、上記電子注入モードのときとは反対方向で高電界が
加わり、コントロールゲート電極19からフローティング
ゲート電極16に向かってトンネル電流が流れ、フローテ
ィングゲート電極16から電子が放出される。この結果、
メモリセルトランジスタQ1の閾値電圧Vthは低下する。
データ読出しモードの場合には、BL＝5V、SG＝5V、CG
はフローティング状態（FL）、Ｓ＝0Vに設定する。SGを
5Vに設定することによって選択トランジスタQ2が導通
し、拡散層12はBLの5Vとなる。このとき、予めフローテ
ィングゲート電極16に電子が注入されている場合には、
その閾値電圧Vthが上昇しているため、メモリセルトラ
ンジスタQ1は非導通になる。従って、トランジスタQ1,Q
2には電流が流れず、ビット線BLの電圧5Vはそのまま保
持される。
はフローティング状態（FL）、Ｓ＝0Vに設定する。SGを
5Vに設定することによって選択トランジスタQ2が導通
し、拡散層12はBLの5Vとなる。このとき、予めフローテ
ィングゲート電極16に電子が注入されている場合には、
その閾値電圧Vthが上昇しているため、メモリセルトラ
ンジスタQ1は非導通になる。従って、トランジスタQ1,Q
2には電流が流れず、ビット線BLの電圧5Vはそのまま保
持される。
他方、予めフローティングゲート電極16から電子が放
出されている場合には、その閾値電圧Vthは低下してお
り、その値は例えば負極性になっている。このときはメ
モリセルトランジスタQ1が導通し、トランジスタQ1,Q2
を介してビット線BLからソース線Ｓに電流が流れ、ビッ
ト線BLの電圧はほぼソース線Ｓの0Vに低下する。そし
て、この読出しモードの際には、ビット線BLの電圧を、
このビット線BLに接続された図示しないセンス回路で増
幅することにより、論理的な“1"、“0"の判定が行なわ
れる。
出されている場合には、その閾値電圧Vthは低下してお
り、その値は例えば負極性になっている。このときはメ
モリセルトランジスタQ1が導通し、トランジスタQ1,Q2
を介してビット線BLからソース線Ｓに電流が流れ、ビッ
ト線BLの電圧はほぼソース線Ｓの0Vに低下する。そし
て、この読出しモードの際には、ビット線BLの電圧を、
このビット線BLに接続された図示しないセンス回路で増
幅することにより、論理的な“1"、“0"の判定が行なわ
れる。
ここで重要なことは、ビット線BLに5Vという通常の読
出し時の電圧をそのまま供給することができるという点
である。しかも、5Vという電圧をビット線BLに供給して
もソフトライト現象を押さえ、リード・リテンション特
性を大幅に改善することができるのである。なぜなら
ば、読出しモード時に、コントロールゲート電極19はフ
ローティング状態にされており、フローティングゲート
電極16とコントロールゲート電極19との間に設けられた
ゲート絶縁膜17の薄膜部18には電界が加わらず、トンネ
ル効果による電子の注入も放出も行われないからであ
る。
出し時の電圧をそのまま供給することができるという点
である。しかも、5Vという電圧をビット線BLに供給して
もソフトライト現象を押さえ、リード・リテンション特
性を大幅に改善することができるのである。なぜなら
ば、読出しモード時に、コントロールゲート電極19はフ
ローティング状態にされており、フローティングゲート
電極16とコントロールゲート電極19との間に設けられた
ゲート絶縁膜17の薄膜部18には電界が加わらず、トンネ
ル効果による電子の注入も放出も行われないからであ
る。
次に、上記第１図のような素子構造のメモリセルを用
いたこの発明の不揮発性半導体メモリについて説明す
る。第４図は第１図のメモリセルを用いたこの発明の不
揮発性半導体メモリの読出し系回路の概略的な構成を示
す回路図である。ここでは説明を簡単にするために、前
記メモリセルトランジスタQ1と選択トランジスタQ2とか
らなるメモリセル30は１個のみ図示されている。5Vにさ
れた通常の読出し用電源電圧VCCと前記ビット線BLとの
間には、負荷回路としての抵抗31が接続されており、さ
らにビット線BLにはセンス回路（センスアンプ回路）32
の入力端子が接続されている。
いたこの発明の不揮発性半導体メモリについて説明す
る。第４図は第１図のメモリセルを用いたこの発明の不
揮発性半導体メモリの読出し系回路の概略的な構成を示
す回路図である。ここでは説明を簡単にするために、前
記メモリセルトランジスタQ1と選択トランジスタQ2とか
らなるメモリセル30は１個のみ図示されている。5Vにさ
れた通常の読出し用電源電圧VCCと前記ビット線BLとの
間には、負荷回路としての抵抗31が接続されており、さ
らにビット線BLにはセンス回路（センスアンプ回路）32
の入力端子が接続されている。
この回路では、メモリセル30における電子注入、放出
の各状態において、データ読出しの際にビット線BLは5V
と0Vとの間をほぼフル・スィングする。すなわち、選択
ゲート線SGに5Vが供給され、トランジスタQ2が導通した
とき、トランジスタQ1に予め電子が注入されていれば、
このトランジスタQ1は非導通となり、ビット線BLの電位
は5Vのまま保持される。他方、トランジスタQ1から電子
が放出されていれば、トランジスタQ1は導通状態とな
り、ビット線BLの電位は0Vに低下する。そして、センス
回路32によりビット線BLの電位が検出され、読出しデー
タとして出力される。
の各状態において、データ読出しの際にビット線BLは5V
と0Vとの間をほぼフル・スィングする。すなわち、選択
ゲート線SGに5Vが供給され、トランジスタQ2が導通した
とき、トランジスタQ1に予め電子が注入されていれば、
このトランジスタQ1は非導通となり、ビット線BLの電位
は5Vのまま保持される。他方、トランジスタQ1から電子
が放出されていれば、トランジスタQ1は導通状態とな
り、ビット線BLの電位は0Vに低下する。そして、センス
回路32によりビット線BLの電位が検出され、読出しデー
タとして出力される。
ここで、電源電圧VCCの値を低下させても、ビット線B
Lの電圧はVCCと0Vとの間をほぼフル・スィングする。こ
のため、低電圧動作に対しても十分な動作マージンを得
ることができる。また、従来のように1Vという中間電圧
が不要なため、この電圧を作成する回路が不要となり、
消費電流の削減を図ることができる。
Lの電圧はVCCと0Vとの間をほぼフル・スィングする。こ
のため、低電圧動作に対しても十分な動作マージンを得
ることができる。また、従来のように1Vという中間電圧
が不要なため、この電圧を作成する回路が不要となり、
消費電流の削減を図ることができる。
第５図は上記第１図のメモリセルを用いたこの発明の
メモリの他の読出し系回路の概略的な構成を示す回路図
である。このメモリでは、ビット線BLの負荷回路として
前記抵抗31の代わりに、ＰチャネルMOSトランジスタ33
を使用するようにしたものである。このトランジスタ33
のゲートには0Vの基準電圧が供給されており、このトラ
ンジスタ33は常時、導通状態にされている。このように
ビット線BLの負荷回路としてMOSトランジスタを使用す
ることもできる。
メモリの他の読出し系回路の概略的な構成を示す回路図
である。このメモリでは、ビット線BLの負荷回路として
前記抵抗31の代わりに、ＰチャネルMOSトランジスタ33
を使用するようにしたものである。このトランジスタ33
のゲートには0Vの基準電圧が供給されており、このトラ
ンジスタ33は常時、導通状態にされている。このように
ビット線BLの負荷回路としてMOSトランジスタを使用す
ることもできる。
第６図は上記第１図のメモリセルを用いたこの発明の
メモリのさらに他の読出し系回路の概略的な構成を示す
回路図である。このメモリでは、ビット線BLの負荷回路
として使用されるＰチャネルMOSトランジスタ33のゲー
トに基準電圧を供給する代わりにクロック信号φｐを供
給し、さらにメモリセル30内の選択トランジスタQ2の選
択ゲート線SGに選択信号を供給する組合わせ回路として
のデコーダ回路34の動作を、このクロック信号φｐによ
って制御するようにしたものである。
メモリのさらに他の読出し系回路の概略的な構成を示す
回路図である。このメモリでは、ビット線BLの負荷回路
として使用されるＰチャネルMOSトランジスタ33のゲー
トに基準電圧を供給する代わりにクロック信号φｐを供
給し、さらにメモリセル30内の選択トランジスタQ2の選
択ゲート線SGに選択信号を供給する組合わせ回路として
のデコーダ回路34の動作を、このクロック信号φｐによ
って制御するようにしたものである。
すなわち、この回路では、第７図のタイミングチャー
トに示すように、プリチャージ期間にクロック信号φｐ
が“0"レベルされ、トランジスタ33が導通状態となるよ
うに制御される。これにより、ビット線BLの電位がVCC
にプリチャージされる。次の論理成立期間（φｐ＝“1"
レベルの期間）ではトランジスタ33が非導通状態とな
り、ビット線BLのプリチャージが終了する。さらに、こ
の期間ではデコーダ回路34が動作し、入力アドレスに応
じて選択ゲート線SGが5Vもしくは0Vに設定される。選択
ゲート線SGが5Vのときはメモリセル30内の選択トランジ
スタQ2が導通し、メモリセル30が選択される。
トに示すように、プリチャージ期間にクロック信号φｐ
が“0"レベルされ、トランジスタ33が導通状態となるよ
うに制御される。これにより、ビット線BLの電位がVCC
にプリチャージされる。次の論理成立期間（φｐ＝“1"
レベルの期間）ではトランジスタ33が非導通状態とな
り、ビット線BLのプリチャージが終了する。さらに、こ
の期間ではデコーダ回路34が動作し、入力アドレスに応
じて選択ゲート線SGが5Vもしくは0Vに設定される。選択
ゲート線SGが5Vのときはメモリセル30内の選択トランジ
スタQ2が導通し、メモリセル30が選択される。
第８図は上記第４図ないし第６図の各回路で使用され
るセンス回路32をメモリセル30と共に具体的に示す回路
図である。ここで電源電圧VCCとビット線BLとの間に接
続されている負荷回路35は、第４図中の抵抗31、第５図
中のＰチャネルMOSトランジスタ33等に相当している。
るセンス回路32をメモリセル30と共に具体的に示す回路
図である。ここで電源電圧VCCとビット線BLとの間に接
続されている負荷回路35は、第４図中の抵抗31、第５図
中のＰチャネルMOSトランジスタ33等に相当している。
つまり、電源電圧VCCとビット線BLとの間にどのよう
な負荷を挿入したとしても、ビット線BLの電位は0Vと5V
との間をフルスィングするために、従来のような微少電
位差を増幅するための複雑な構成のセンス回路は必要な
く、例えば図示するようにMOSトランジスタで構成され
た単なるインバータ36をセンスアンプ回路として使用す
ることができる。このため、センス回路の簡素化が図
れ、アクセスタイムの短縮化が実現できる。
な負荷を挿入したとしても、ビット線BLの電位は0Vと5V
との間をフルスィングするために、従来のような微少電
位差を増幅するための複雑な構成のセンス回路は必要な
く、例えば図示するようにMOSトランジスタで構成され
た単なるインバータ36をセンスアンプ回路として使用す
ることができる。このため、センス回路の簡素化が図
れ、アクセスタイムの短縮化が実現できる。
［発明の効果］ 以上説明したようにこの発明によれば、低電圧、低消
費電力化を可能ならしめると共に、センス回路等の周辺
回路の簡素化と動作速度の高速化を可能ならしめる不揮
発性半導体メモリを提供することができる。
費電力化を可能ならしめると共に、センス回路等の周辺
回路の簡素化と動作速度の高速化を可能ならしめる不揮
発性半導体メモリを提供することができる。
第１図はこの発明の不揮発性半導体メモリで使用される
メモリセルの素子構造を示す断面図、第２図は第１図の
素子の等価回路図、第３図は第１図のメモリセルの各動
作モードにおける電圧をまとめて示す図、第４図は第１
図のメモリセルを用いたこの発明の不揮発性半導体メモ
リの読出し系回路の概略的な構成を示す回路図、第５図
は上記読出し系回路の他の概略的な構成を示す回路図、
第６図は上記読出し系回路のさらに他の概略的な構成を
示す回路図、第７図は第６図回路のタイミングチャー
ト、第８図は第１図のメモリセルを用いたこの発明の不
揮発性半導体メモリの読出し系回路の概略的な構成を示
す回路図、第９図は従来のメモリセルの素子構造を示す
断面図、第10図は第９図の素子の等価回路図、第11図は
第９図のメモリセルの各動作モードにおける電圧をまと
めて示す図、第12図は第９図のメモリセルトランジスタ
の閾値電圧とビット線に電圧が印加されている合計の時
間との関係を示す特性図である。 10……Ｐ型半導体基板、11,12,13……Ｎ型拡散層、14…
…チャネル領域（第１チャネル領域）、15……絶縁膜、
16……フローティングゲート電極、17……絶縁膜、18…
…薄膜部、19……コントロールゲート電極、20……チャ
ネル領域（第２チャネル領域）、21……絶縁膜、22……
選択ゲート電極、CG……制御ゲート線、SG……選択ゲー
ト線、BL……ビット線、Ｓ……ソース線、30……メモリ
セル、Q1……メモリセルトランジスタ、Q2……選択トラ
ンジスタ、31……抵抗、32……センス回路（センスアン
プ回路）、33……ＰチャネルMOSトランジスタ、34……
デコーダ回路。
メモリセルの素子構造を示す断面図、第２図は第１図の
素子の等価回路図、第３図は第１図のメモリセルの各動
作モードにおける電圧をまとめて示す図、第４図は第１
図のメモリセルを用いたこの発明の不揮発性半導体メモ
リの読出し系回路の概略的な構成を示す回路図、第５図
は上記読出し系回路の他の概略的な構成を示す回路図、
第６図は上記読出し系回路のさらに他の概略的な構成を
示す回路図、第７図は第６図回路のタイミングチャー
ト、第８図は第１図のメモリセルを用いたこの発明の不
揮発性半導体メモリの読出し系回路の概略的な構成を示
す回路図、第９図は従来のメモリセルの素子構造を示す
断面図、第10図は第９図の素子の等価回路図、第11図は
第９図のメモリセルの各動作モードにおける電圧をまと
めて示す図、第12図は第９図のメモリセルトランジスタ
の閾値電圧とビット線に電圧が印加されている合計の時
間との関係を示す特性図である。 10……Ｐ型半導体基板、11,12,13……Ｎ型拡散層、14…
…チャネル領域（第１チャネル領域）、15……絶縁膜、
16……フローティングゲート電極、17……絶縁膜、18…
…薄膜部、19……コントロールゲート電極、20……チャ
ネル領域（第２チャネル領域）、21……絶縁膜、22……
選択ゲート電極、CG……制御ゲート線、SG……選択ゲー
ト線、BL……ビット線、Ｓ……ソース線、30……メモリ
セル、Q1……メモリセルトランジスタ、Q2……選択トラ
ンジスタ、31……抵抗、32……センス回路（センスアン
プ回路）、33……ＰチャネルMOSトランジスタ、34……
デコーダ回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 吉澤 淳 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイコンエンジニアリング株式会 社内 (72)発明者 毛利 勝明 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイコンエンジニアリング株式会 社内 (72)発明者 中城 剛 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイコンエンジニアリング株式会 社内 (56)参考文献 特開 昭63−184367（ＪＰ，Ａ) 特開 昭63−67783（ＪＰ，Ａ) 特開 昭60−140750（ＪＰ，Ａ) 特開 昭64−25393（ＪＰ，Ａ) 特開 昭54−79527（ＪＰ，Ａ)
Claims (5)
- 【請求項１】第１導電型の半導体基板と、 上記基板内に設けられ、ソース線が接続され、データの
消去時及び読み出し時に第１の電圧が供給される第２導
電型の第１拡散層と、 上記基板内に上記第１拡散層と所定の距離を隔てて設け
られた第２導電型の第２拡散層と、 上記基板内に上記第２拡散層と所定の距離を隔てて設け
られ、ビット線が接続され、データの書き込み時には上
記第１の電圧よりも大きな第２の電圧が供給され、デー
タの消去時には上記第１の電圧が供給され、データの読
み出し時には上記第１の電圧よりは大きくかつ上記第２
の電圧よりは小さい第３の電圧が供給される第２導電型
の第３拡散層と、 上記第１拡散層と第２拡散層との間に設定された第１チ
ャネル領域と、 上記第２拡散層と第３拡散層との間に設定された第２チ
ャネル領域と、 上記第１チャネル領域上及びこれと隣接する上記第２拡
散層上に連続して、第１の絶縁膜を介して設けられた浮
遊ゲート電極と、 上記浮遊ゲート電極上に、少なくとも一部の膜厚が上記
第１の絶縁膜よりも薄くされた第２の絶縁膜を介して設
けられ、データの書き込み時には上記第１の電圧が供給
され、データの消去時には上記第１及び第３の電圧より
も大きな第４の電圧が供給され、データの読み出し時に
は電位的に浮遊状態にされる制御ゲート電極と、 上記第２チャネル領域上に、第１の絶縁膜と等価な膜厚
の第３の絶縁膜を介して設けられ、選択ゲート線が接続
され、データの書き込み時及び消去時には上記第１及び
第３の電圧よりも大きな第５の電圧が供給され、データ
の読み出し時には上記第１の電圧よりは大きくかつ上記
第２の電圧よりは小さい第６の電圧が供給される選択ゲ
ート電極とを具備し、 上記浮遊ゲート電極と制御ゲート電極を有するメモリセ
ルトランジスタは、データの消去後は、制御ゲート電極
を電位的に浮遊状態にした時に導通するような閾値電圧
を有することを特徴とする不揮発性半導体メモリ。 - 【請求項２】前記ビット線が負荷回路を介して電源に接
続されており、前記ビット線の信号をセンスアンプ回路
で検出するように構成された請求項１に記載の不揮発性
半導体メモリ。 - 【請求項３】前記負荷回路が、常時導通しているMOSト
ランジスタで構成されている請求項２に記載の不揮発性
半導体メモリ。 - 【請求項４】前記負荷回路が、クロックパルス信号に基
づき一時的に導通状態となるように制御されるMOSトラ
ンジスタで構成され、かつ前記選択ゲート線には上記ク
ロックパルス信号によって動作が制御され、アドレスを
入力とする組合わせ回路の出力信号が供給される請求項
２に記載の不揮発性半導体メモリ。 - 【請求項５】前記センスアンプがMOSトランジスタで構
成されたインバータ回路であることを特徴とする請求項
２に記載の不揮発性半導体メモリ。
Priority Applications (5)
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