JPH02168497A - 不揮発性半導体メモリシステム - Google Patents
不揮発性半導体メモリシステムInfo
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- JPH02168497A JPH02168497A JP63324593A JP32459388A JPH02168497A JP H02168497 A JPH02168497 A JP H02168497A JP 63324593 A JP63324593 A JP 63324593A JP 32459388 A JP32459388 A JP 32459388A JP H02168497 A JPH02168497 A JP H02168497A
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
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- G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
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- Microelectronics & Electronic Packaging (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的］
（産業上の利用分野）
この発明は電気的にデータの書き込み、消去が可能な不
揮発性半導体メモリシステムに係り、特に低電圧から高
電圧までの幅広い動作電圧籟囲を必要とする製品の応用
分野に使用される不揮発性半導体メモリシステムに関す
る。
揮発性半導体メモリシステムに係り、特に低電圧から高
電圧までの幅広い動作電圧籟囲を必要とする製品の応用
分野に使用される不揮発性半導体メモリシステムに関す
る。
（従来の技術）
電気的にデータの書き込み、消去が可能な不揮発性半導
体メモリは、Ｅ２ ＦＲＯＭ（Ｅ １ｅｃｔｒｉｃａｌ
ｌｙ Ｅ ｒａｓａｂｌｅ Ｐ ｒｏｇｒａａｍａｂｌ
ｃＲｃ、ａｄ ０ｎｌｙ Ｍｅｍｏｒｙ ）として良く
知られている。
体メモリは、Ｅ２ ＦＲＯＭ（Ｅ １ｅｃｔｒｉｃａｌ
ｌｙ Ｅ ｒａｓａｂｌｅ Ｐ ｒｏｇｒａａｍａｂｌ
ｃＲｃ、ａｄ ０ｎｌｙ Ｍｅｍｏｒｙ ）として良く
知られている。
このＥ２ ＦＲＯＭチップ内には、メモリセルマトリク
ス、このメモリセルマトリクス内のメモリセルをロウ単
位で選択するロウデコーダ及びカラム単位で選択するカ
ラムセレクタ、カラムセレクタを制御するカラムデコー
ダ、ロウデコーダ及びカラムデコーダのデコード出力を
レベルシフトして上記メモリセルマトリクス及びカラム
セレクタに供給する各レベルシフタ、データの読み出し
時に上記カラムセレクタで選択されたメモリセルの記憶
データを検出するセンスアンプ、データの書き込み時に
上記カラムセレクタで選択されたメモリセルに対して書
き込みを行なうためのデータをレベルシフトして上記メ
モリセルマトリクスに供給するレベルシフタ、クロック
信号を発生する発振器、この発振器から出力されるクロ
ック信号に基づいて各種コントロール信号を発生するタ
イマ、上記発振器から出力されるクロック信号で駆動さ
れ、電源電圧を昇圧して上記各レベルシフタで使用され
る高電圧を発生する昇圧回路等が設けられている。
ス、このメモリセルマトリクス内のメモリセルをロウ単
位で選択するロウデコーダ及びカラム単位で選択するカ
ラムセレクタ、カラムセレクタを制御するカラムデコー
ダ、ロウデコーダ及びカラムデコーダのデコード出力を
レベルシフトして上記メモリセルマトリクス及びカラム
セレクタに供給する各レベルシフタ、データの読み出し
時に上記カラムセレクタで選択されたメモリセルの記憶
データを検出するセンスアンプ、データの書き込み時に
上記カラムセレクタで選択されたメモリセルに対して書
き込みを行なうためのデータをレベルシフトして上記メ
モリセルマトリクスに供給するレベルシフタ、クロック
信号を発生する発振器、この発振器から出力されるクロ
ック信号に基づいて各種コントロール信号を発生するタ
イマ、上記発振器から出力されるクロック信号で駆動さ
れ、電源電圧を昇圧して上記各レベルシフタで使用され
る高電圧を発生する昇圧回路等が設けられている。
ところで、一般に、市場に出回っているＥ２ ＦＲＯＭ
の動作電源電圧範囲は、通常、５Ｖ＋１０％（４，５Ｖ
〜５，５Ｖ） である。産業用機器に応用する場合に
は、この動作電圧範囲は全く問題がない。しかし、バッ
テリで動作する民生用機器、例えばカメラ、カーオーデ
ィオ、ＩＣカード、等においては、１．５Ｖ程度の低い
電圧から５．５Ｖ程度の高い電圧まで広範囲で動作する
ことが要求されている。
の動作電源電圧範囲は、通常、５Ｖ＋１０％（４，５Ｖ
〜５，５Ｖ） である。産業用機器に応用する場合に
は、この動作電圧範囲は全く問題がない。しかし、バッ
テリで動作する民生用機器、例えばカメラ、カーオーデ
ィオ、ＩＣカード、等においては、１．５Ｖ程度の低い
電圧から５．５Ｖ程度の高い電圧まで広範囲で動作する
ことが要求されている。
従来のＥ２ ＦＲＯＭで動作電圧範囲を５■±１０％に
律束しているものは、メモリセルマトリクス内のメモリ
セル、各レベルシフタ及び発振器である。その他のロウ
デコーダ、カラムデコーダ、センスアンプ、タイマ、等
は、ＣＭＯＳスタティック回路の構成をとることが可能
であるから広範囲な電圧で動作させることができる。ま
た、昇圧回路もダイオード接続されたＭＯＳトランジス
タと、カップリング用のコンデンサとからなる組合わせ
回路の構成をとることにより、広範囲な動作電圧が可能
になる。
律束しているものは、メモリセルマトリクス内のメモリ
セル、各レベルシフタ及び発振器である。その他のロウ
デコーダ、カラムデコーダ、センスアンプ、タイマ、等
は、ＣＭＯＳスタティック回路の構成をとることが可能
であるから広範囲な電圧で動作させることができる。ま
た、昇圧回路もダイオード接続されたＭＯＳトランジス
タと、カップリング用のコンデンサとからなる組合わせ
回路の構成をとることにより、広範囲な動作電圧が可能
になる。
第１２図は従来のＥ２ＦＲＯＭで使用されるメモリセル
の素子構造を示す断面図である。Ｐ型半導体基板１００
の表面にはＮ型拡散層１０１． １０２゜１０３が形成
されている。上記拡散層１０１と １０２の相互間には
チャネル領域１０４が設定されており、このチャネル領
域１０４上には比較的厚い絶縁膜１０５を介して、多結
晶シリコンで構成された電極１０６が設けられている。
の素子構造を示す断面図である。Ｐ型半導体基板１００
の表面にはＮ型拡散層１０１． １０２゜１０３が形成
されている。上記拡散層１０１と １０２の相互間には
チャネル領域１０４が設定されており、このチャネル領
域１０４上には比較的厚い絶縁膜１０５を介して、多結
晶シリコンで構成された電極１０６が設けられている。
また、この電極１０６は、上記絶縁膜１０５よりも薄い
膜厚の絶縁膜１０７の部分を介して上記Ｎ型拡散層！０
２と重なり合っている。さらに、電極 １０Ｂ上には比
較的厚い絶縁膜１０８を介して、多結晶シリコンで構成
された電極１０９が設けられている。
膜厚の絶縁膜１０７の部分を介して上記Ｎ型拡散層！０
２と重なり合っている。さらに、電極 １０Ｂ上には比
較的厚い絶縁膜１０８を介して、多結晶シリコンで構成
された電極１０９が設けられている。
さらに上記拡散層１０２と １０３の相互間にもチャネ
ル領域１１０が設定されており、このチャネル領域１１
０上には比較的厚い絶縁膜１１１を介して、多結晶シリ
コンで構成された電極１１２が設けられている。
ル領域１１０が設定されており、このチャネル領域１１
０上には比較的厚い絶縁膜１１１を介して、多結晶シリ
コンで構成された電極１１２が設けられている。
ここで、上記拡散層１０１はソース配線Ｓに、拡散層１
０３はビット線ＢＬにそれぞれ接続され、さらに電極１
０６はフローティングゲート電極、電極１０９はコント
ロールゲート電極、電極１１２はゲート電極としてそれ
ぞれ使用され、コントロールゲート電ｔ！１ｉｉ１０９
は制御ゲート線ＣＧに、ゲート電極１１２は選択ゲート
線ＳＧにそれぞれ接続されている。
０３はビット線ＢＬにそれぞれ接続され、さらに電極１
０６はフローティングゲート電極、電極１０９はコント
ロールゲート電極、電極１１２はゲート電極としてそれ
ぞれ使用され、コントロールゲート電ｔ！１ｉｉ１０９
は制御ゲート線ＣＧに、ゲート電極１１２は選択ゲート
線ＳＧにそれぞれ接続されている。
第１３図は第１２図のメモリセルの等価回路図である。
図中のトランジスタ １３１は拡散層１０１゜１０２を
ソース、ドレインとするフローティングゲート型のもの
であり、データを記憶するメモリ用トランジスタを構成
している。また、トランジスタ １３２は拡散層 １０
２． １０３をソース、ドレインとする通常のＭＯＳ型
のものであり、上記メモリ用トランジスタ １３１を選
択する選択用トランジスタを構成している。
ソース、ドレインとするフローティングゲート型のもの
であり、データを記憶するメモリ用トランジスタを構成
している。また、トランジスタ １３２は拡散層 １０
２． １０３をソース、ドレインとする通常のＭＯＳ型
のものであり、上記メモリ用トランジスタ １３１を選
択する選択用トランジスタを構成している。
このようなメモリ・セルの動作モードとして、データの
消去、書き込み及び読み出しモードがある。第１４図は
このような各動作モードにおいて、ソース配線８１ビッ
ト線ＢＬ、制御ゲート線ＣＧ。
消去、書き込み及び読み出しモードがある。第１４図は
このような各動作モードにおいて、ソース配線８１ビッ
ト線ＢＬ、制御ゲート線ＣＧ。
選択ゲート線ＳＧに供給される電圧をまとめて示したも
のである。なお、Ｅ２ ＦＲＯＭチップで使用される電
源電源はｖｓｓｓ ｖｃＣ及びＶＰＰの３ Ｆ’、ｆｉ
ｍテアリ、通常１；！、ＶＳＳ＝ＯＶ、Ｖｃ ｃ −５
ＶＳｖＰＰ−２０Ｖであり、２０Ｖの高電圧ＶＰＰは上
記昇圧回路で外部電源電圧Ｖ。Ｃを昇圧することによっ
て形成される。
のである。なお、Ｅ２ ＦＲＯＭチップで使用される電
源電源はｖｓｓｓ ｖｃＣ及びＶＰＰの３ Ｆ’、ｆｉ
ｍテアリ、通常１；！、ＶＳＳ＝ＯＶ、Ｖｃ ｃ −５
ＶＳｖＰＰ−２０Ｖであり、２０Ｖの高電圧ＶＰＰは上
記昇圧回路で外部電源電圧Ｖ。Ｃを昇圧することによっ
て形成される。
まず、始めにデータ消去モードを説明する。このモード
は電子注入モードとも呼ばれ、フローティングゲート電
極１０Ｂに電子を注入することによってメモリ用トラン
ジスタ ＋３１の閾値電圧を上昇させるものである。こ
の場合には、ＢＬ−ＯＶ。
は電子注入モードとも呼ばれ、フローティングゲート電
極１０Ｂに電子を注入することによってメモリ用トラン
ジスタ ＋３１の閾値電圧を上昇させるものである。こ
の場合には、ＢＬ−ＯＶ。
５Ｇ−２０Ｖ、ＣＧ−２０ＶＳＳ−ＯＶＩ：設定する。
ＳＧを２０Ｖに設定することによって選択用トランジス
タ １３２が導通し、Ｎ型拡散層 １０２はＢＬのＯＶ
となる。他方、フローティングゲート電極１０６にはＣ
Ｇの高い電圧が印加されている。
タ １３２が導通し、Ｎ型拡散層 １０２はＢＬのＯＶ
となる。他方、フローティングゲート電極１０６にはＣ
Ｇの高い電圧が印加されている。
これにより、フローティングゲート電極 １０６とＮ型
拡散層１０２との間の薄い絶縁膜１０７に高電界が加わ
り、Ｎ型拡散層１０２からフローティングゲート極１０
６に向かってトンネル電流が流れ、フローティングゲー
ト電極ｉ極１０Ｇに電子が注入される。
拡散層１０２との間の薄い絶縁膜１０７に高電界が加わ
り、Ｎ型拡散層１０２からフローティングゲート極１０
６に向かってトンネル電流が流れ、フローティングゲー
ト電極ｉ極１０Ｇに電子が注入される。
この結果、メモリ用トランジスタ １３１の閾値電圧が
上昇して、例えば＋８ｖ程度になる。
上昇して、例えば＋８ｖ程度になる。
データ書き込みモードは電子放出モードとも呼ばれ、フ
ローティングゲート電極１０６に注入された電子を放出
することによってメモリ用トランジスタ １３１の閾値
電圧を低下させるものである。この場合には、ＢＬ−２
０Ｖ、５Ｇ−２０Ｖ、ＣＧ−ＱＶ、５−５Ｖもしくはフ
ローティング状態に設定する。ＳＧを２０Ｖに設定する
ことによって選択用トランジスタ １３２が導通し、Ｎ
型拡散層１０２はＢＬの２０Ｖとなる。これにより、上
記消去モードの場合とは反対方向で薄い絶縁膜１０７に
高電界が加わり、フローティングゲート電極１０６から
Ｎ型拡散層１０２に向かってトンネル電流が流れ、フロ
ーティングゲート電極１０６から電子が放出される。こ
の結果、メモリ用トランジスタ １３１の閾値電圧が低
下して、例えば−５Ｖ程度になる。
ローティングゲート電極１０６に注入された電子を放出
することによってメモリ用トランジスタ １３１の閾値
電圧を低下させるものである。この場合には、ＢＬ−２
０Ｖ、５Ｇ−２０Ｖ、ＣＧ−ＱＶ、５−５Ｖもしくはフ
ローティング状態に設定する。ＳＧを２０Ｖに設定する
ことによって選択用トランジスタ １３２が導通し、Ｎ
型拡散層１０２はＢＬの２０Ｖとなる。これにより、上
記消去モードの場合とは反対方向で薄い絶縁膜１０７に
高電界が加わり、フローティングゲート電極１０６から
Ｎ型拡散層１０２に向かってトンネル電流が流れ、フロ
ーティングゲート電極１０６から電子が放出される。こ
の結果、メモリ用トランジスタ １３１の閾値電圧が低
下して、例えば−５Ｖ程度になる。
データ読み出しモードの場合には、ＢＬ−ＩＶ。
５Ｇ−５ＶＳＣＧ−ＯＶ、５−ＯＶｌ、：設定する。
ＳＧを５■に設定することによって選択用トランジスタ
１３２が導通し、Ｎ型拡散層 １０２はＢＬの】Ｖと
なる。このとき、予めフローティングゲート電極１０６
に電子が注入されている場合には閾値電圧が上昇してい
るため、メモリ用トランジスタ１３１は導通しない。こ
のため、ＢＬとＳとの間には電流が流れず、ＢＬはＩＶ
のまま保持される。
１３２が導通し、Ｎ型拡散層 １０２はＢＬの】Ｖと
なる。このとき、予めフローティングゲート電極１０６
に電子が注入されている場合には閾値電圧が上昇してい
るため、メモリ用トランジスタ１３１は導通しない。こ
のため、ＢＬとＳとの間には電流が流れず、ＢＬはＩＶ
のまま保持される。
これに対し、フローティングゲート７に極１０６から電
子が放出されている場合には閾値電圧が低下しているた
め、メモリ用トランジスタ １３１は導通する。このと
きは、ＢＬとＳとの間に電流が流れ、ＢＬはほぼＳのＯ
Ｖとなる。つまり、ＢＬのＩＶとＯｖの電位差を、ＢＬ
に接続されている前記センスアンプで増幅することによ
り、論理的な１”０”の判定を行なう。
子が放出されている場合には閾値電圧が低下しているた
め、メモリ用トランジスタ １３１は導通する。このと
きは、ＢＬとＳとの間に電流が流れ、ＢＬはほぼＳのＯ
Ｖとなる。つまり、ＢＬのＩＶとＯｖの電位差を、ＢＬ
に接続されている前記センスアンプで増幅することによ
り、論理的な１”０”の判定を行なう。
ここで問題となるのは、ＢＬのＩＶとＯＶの電位差をセ
ンスアンプで増幅していることである。
ンスアンプで増幅していることである。
すなオ〕ち、センスアンプでは、わずかＩＶの電位差を
増幅してレベル判定を行なわなければならない。
増幅してレベル判定を行なわなければならない。
それでは、なぜ、読み出しモードの際にＢＬを５Ｖまで
上げず、ＩＶ程度にまで押さえ込む必要があるのかにつ
いて説明する。読み出しモードに、ＢＬ−５Ｖに設定す
るとＮ型拡散層１０２はほぼ５ｖになる。すると、薄い
絶縁膜１０７には、フローティングゲート電極１０６を
介して、ＣＧ−ＯＶとＮ！４２拡散層１０２の５Ｖとに
よる電界が加わることになる。つまり、先の書き込みモ
ード（電子放出モード）における電界の加わり方と電界
の方向が同じであり、異なる点は電界の強さが書き込み
モード時よりも低いだけである。従って、電子が注入さ
れているメモリセルが長時間にわたり読み出しモードに
されているならば、既に注入されている電子がトンネル
効果により少しづつ放出されてしまい、閾値電圧がわず
かずつ低下し、ある時間が経過したときには論理的ご１
動作を引き起こすことになる。このような現象をソフト
ライト（弱い書き込み）現象と呼び、このソフトライト
現象の時間に対する耐性をリード・リテンション特性（
読み出し時のデータ保持特性）と呼ぶ。
上げず、ＩＶ程度にまで押さえ込む必要があるのかにつ
いて説明する。読み出しモードに、ＢＬ−５Ｖに設定す
るとＮ型拡散層１０２はほぼ５ｖになる。すると、薄い
絶縁膜１０７には、フローティングゲート電極１０６を
介して、ＣＧ−ＯＶとＮ！４２拡散層１０２の５Ｖとに
よる電界が加わることになる。つまり、先の書き込みモ
ード（電子放出モード）における電界の加わり方と電界
の方向が同じであり、異なる点は電界の強さが書き込み
モード時よりも低いだけである。従って、電子が注入さ
れているメモリセルが長時間にわたり読み出しモードに
されているならば、既に注入されている電子がトンネル
効果により少しづつ放出されてしまい、閾値電圧がわず
かずつ低下し、ある時間が経過したときには論理的ご１
動作を引き起こすことになる。このような現象をソフト
ライト（弱い書き込み）現象と呼び、このソフトライト
現象の時間に対する耐性をリード・リテンション特性（
読み出し時のデータ保持特性）と呼ぶ。
このリード・リテンション特性を改良するためには、読
み出しモード時におけるＢＬ雷電圧下げれば良いが、逆
に電子注入セルと電子放出セルとのＢＬＴヒ圧差が小さ
くなり、論理的マージンが低下してしまう。従って、従
来ではＢＬ−ＩＶ程度に設定し、リード・リテンション
特性に対しては十分な対策を行ない、一方では論理的マ
ージンが小さくなるという点に対してはセンスアンプを
高性能化する等して、センスアンプ自体に大きな負担を
かけていた。このため、第１２図に示すようなメモリセ
ルを使用することによって、読み出しモード時における
センスアンプの動作電源電圧マージンが小さくなり、低
電圧動作に不利になる。
み出しモード時におけるＢＬ雷電圧下げれば良いが、逆
に電子注入セルと電子放出セルとのＢＬＴヒ圧差が小さ
くなり、論理的マージンが低下してしまう。従って、従
来ではＢＬ−ＩＶ程度に設定し、リード・リテンション
特性に対しては十分な対策を行ない、一方では論理的マ
ージンが小さくなるという点に対してはセンスアンプを
高性能化する等して、センスアンプ自体に大きな負担を
かけていた。このため、第１２図に示すようなメモリセ
ルを使用することによって、読み出しモード時における
センスアンプの動作電源電圧マージンが小さくなり、低
電圧動作に不利になる。
第１５図は従来のＥ２ ＦＲＯＭで使用されるレベルシ
フタの構成を示す凹路図である。
フタの構成を示す凹路図である。
レベルシフトすべき入力信号が供給される入力ノード
１４１にはＮチャネルＭＯＳトランジスタ１４２のゲー
トが接続されている。このトランジスタ １４２のドレ
インは、高座圧ＶＰＰもしくは通常の電源電圧ＶＣＣが
印加されるノード１４３に接続されている。上記トラン
ジスタ ！４２のソースには、コンデンサ１４４を介し
てクロック信号が供給される。また、上記トランジスタ
１４２のゲート、ソース間には、もう１個のＮチャネ
ルＭＯ３トランジスタ １４５のソース、ドレイン間が
挿入されている。
１４１にはＮチャネルＭＯＳトランジスタ１４２のゲー
トが接続されている。このトランジスタ １４２のドレ
インは、高座圧ＶＰＰもしくは通常の電源電圧ＶＣＣが
印加されるノード１４３に接続されている。上記トラン
ジスタ ！４２のソースには、コンデンサ１４４を介し
てクロック信号が供給される。また、上記トランジスタ
１４２のゲート、ソース間には、もう１個のＮチャネ
ルＭＯ３トランジスタ １４５のソース、ドレイン間が
挿入されている。
このトランジスタ １４５のゲートは上記トランジスタ
１４２のソースに接続されている。
１４２のソースに接続されている。
このレベルシフタでは、コンデンサ １４４の一端にク
ロック信号を供給することによってトランジスタ １４
２のソース電圧を上昇させ、この電圧をトランジスタ
１４５を介してトランジスタ １４２のゲート側に出力
させることによってトランジスタ １４２の導通抵抗を
順次低下せしめ、これにより、トランジスタ １４２及
び１４５を介して高電圧ｖｐｐを入力ノード１４１に出
力させることによってレベルシフトを行なうようにした
ものである。
ロック信号を供給することによってトランジスタ １４
２のソース電圧を上昇させ、この電圧をトランジスタ
１４５を介してトランジスタ １４２のゲート側に出力
させることによってトランジスタ １４２の導通抵抗を
順次低下せしめ、これにより、トランジスタ １４２及
び１４５を介して高電圧ｖｐｐを入力ノード１４１に出
力させることによってレベルシフトを行なうようにした
ものである。
このレベルシフタでは、電圧電圧を低くすると、クロッ
ク信号の振幅も小さなものとなり、コンデンサ １４４
によってトランジスタ 目２のソース電圧を十分に上昇
させることができなくなってしまう。
ク信号の振幅も小さなものとなり、コンデンサ １４４
によってトランジスタ 目２のソース電圧を十分に上昇
させることができなくなってしまう。
この結果、トランジスタ １４２． １４５を介して高
電圧ＶＰＰがノード１４１に十分に出力されなくなり、
十分なレベルシフトが行なわれなくなる。従って、第１
５図に示す従来のレベルシフタも低電圧動作には不利で
ある。
電圧ＶＰＰがノード１４１に十分に出力されなくなり、
十分なレベルシフトが行なわれなくなる。従って、第１
５図に示す従来のレベルシフタも低電圧動作には不利で
ある。
また、クロック信号を発生する発振器は、通常、リング
オツシレータで構成されており、その発振周波数は、直
接、電源電圧に依存する。従って、５■±１０％の電圧
範囲で最適な発振周波数が得られたとしても、１，５■
程度の低電圧では極端に発振周波数か低下し、この結果
、昇圧回路で発生される高電圧が低くなってメモリセル
に対するデータ書き込み、消去動作が不可能になってし
まつ。
オツシレータで構成されており、その発振周波数は、直
接、電源電圧に依存する。従って、５■±１０％の電圧
範囲で最適な発振周波数が得られたとしても、１，５■
程度の低電圧では極端に発振周波数か低下し、この結果
、昇圧回路で発生される高電圧が低くなってメモリセル
に対するデータ書き込み、消去動作が不可能になってし
まつ。
（発明が解決しようとする課題）
このように従来のＥ２ ＦＲＯＭは動作電圧範囲が非常
に狭いため、バッテリを用い動作させることができない
という問題がある。
に狭いため、バッテリを用い動作させることができない
という問題がある。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は低電圧もしくは広範囲な電圧で安定に
動作させることができる不揮発性半導体メモリシステム
を提供することにある。
あり、その目的は低電圧もしくは広範囲な電圧で安定に
動作させることができる不揮発性半導体メモリシステム
を提供することにある。
［発明の構成］
（課題を解決するための手段と作用）
この発明の不揮発性半導体メモリシステムは、メモリセ
ルマトリクス、ロウデコーダ、ロウデコーダのデコード
出力をレベル変換する第１のレベルシフト回路、カラム
選択回路、カラムデコーダ、カラムデコーダのデコード
出力をレベル変換する第２のレベルシフト回路、センス
アンプ、書き込み用データをレベル変換する第３のレベ
ルシフト回路、昇圧回路、タイマ回路及び発振回路、等
を倫えたメモリチップと、上記メモリチップを駆動する
ためのバッテリとから構成されており、バッテリの電圧
によりメモリチップが駆動される。
ルマトリクス、ロウデコーダ、ロウデコーダのデコード
出力をレベル変換する第１のレベルシフト回路、カラム
選択回路、カラムデコーダ、カラムデコーダのデコード
出力をレベル変換する第２のレベルシフト回路、センス
アンプ、書き込み用データをレベル変換する第３のレベ
ルシフト回路、昇圧回路、タイマ回路及び発振回路、等
を倫えたメモリチップと、上記メモリチップを駆動する
ためのバッテリとから構成されており、バッテリの電圧
によりメモリチップが駆動される。
（実施例）
以下、図面を参照してこの発明を実施例により説明する
。
。
第１図はこの発明に係る不揮発性半導体メモリシステム
の第１の実施例による全体の構成を示すブロック図であ
る。
の第１の実施例による全体の構成を示すブロック図であ
る。
この実施例のメモリシステムは、Ｅ２ ＦＲＯＭチップ
１１と、このＲＯＭチップ１１に駆動電圧ＶＣＣを供給
するバッテリ１２とから構成されている。さらに、上記
ＲＯＭチップ１１内には、メモリセルマトリクス１３、
入力アドレスに基づきこのメモリセルマトリクス１３内
の図示しないメモリセルをロウ単位で選択するロウデコ
ーダ１４、メモリセルマトリクス１３内の図示しないメ
モリセルをカラム単位で選択するカラムセレクタ１５、
入力アドレスに基づきこのカラムセレクタ１５の動作を
制御するカラムデコーダ１Ｇ、上記ロウデコーダ１４の
デコード出力をレベルシフトして上記メモリセルマトリ
クスＩ３に供給するレベルシフタ１７、上記カラムデコ
ーダ】６のデコード出力をレベルシフトして上記カラム
セレクタ１５に供給するレベルシフタ１８、データの読
み出し時に上記カラムセレクタ１５で選択されたメモリ
セルの記憶データを検出するセンスアンプ１９、データ
の書き込み時に上記カラムセレクタ１５て選択されたメ
モリセルに対して書き込みを行なうためのデータをレベ
ルシフトして上記メモリセルマトリクス１３に供給する
レベルシフタ２０、所定周波数のクロック信号を発生す
る発振器２１、データの書き込み時にこの発振器２１か
ら出力されるクロック信号に基づいて書き込み時間を設
定し、この書き込み時間に応じて各種コントロール信号
を発生するタイマ２２、上記発振器２１から出力される
クロック信号で駆動され、バッテリＩ２から供給される
？Ｉ！源電圧ＶＣＣを昇圧して上記各レベルシフタ１７
．１８．２０で使用される高電圧ＶＰＰを発生する昇圧
回路２３が設けられている。
１１と、このＲＯＭチップ１１に駆動電圧ＶＣＣを供給
するバッテリ１２とから構成されている。さらに、上記
ＲＯＭチップ１１内には、メモリセルマトリクス１３、
入力アドレスに基づきこのメモリセルマトリクス１３内
の図示しないメモリセルをロウ単位で選択するロウデコ
ーダ１４、メモリセルマトリクス１３内の図示しないメ
モリセルをカラム単位で選択するカラムセレクタ１５、
入力アドレスに基づきこのカラムセレクタ１５の動作を
制御するカラムデコーダ１Ｇ、上記ロウデコーダ１４の
デコード出力をレベルシフトして上記メモリセルマトリ
クスＩ３に供給するレベルシフタ１７、上記カラムデコ
ーダ】６のデコード出力をレベルシフトして上記カラム
セレクタ１５に供給するレベルシフタ１８、データの読
み出し時に上記カラムセレクタ１５で選択されたメモリ
セルの記憶データを検出するセンスアンプ１９、データ
の書き込み時に上記カラムセレクタ１５て選択されたメ
モリセルに対して書き込みを行なうためのデータをレベ
ルシフトして上記メモリセルマトリクス１３に供給する
レベルシフタ２０、所定周波数のクロック信号を発生す
る発振器２１、データの書き込み時にこの発振器２１か
ら出力されるクロック信号に基づいて書き込み時間を設
定し、この書き込み時間に応じて各種コントロール信号
を発生するタイマ２２、上記発振器２１から出力される
クロック信号で駆動され、バッテリＩ２から供給される
？Ｉ！源電圧ＶＣＣを昇圧して上記各レベルシフタ１７
．１８．２０で使用される高電圧ＶＰＰを発生する昇圧
回路２３が設けられている。
第２図は上記メモリセルマトリクス１３内に設けられる
メモリセルの素子構造を示す断面図である。
メモリセルの素子構造を示す断面図である。
Ｐ型半導体基板３０の表面にはＮ型拡散層３１．３２゜
３３、３４が形成されている。上記拡散層３１と３２の
相互間にはチャネル領域３５が設定されており、このチ
ャネル領域３５上には比較的厚い絶縁膜３６を介して、
多結晶シリコンで構成された電極３７が設けられている
。また上記拡散層３２と３３の相互間にもチャネル領域
３Ｂが設定されており、このチャネル領域３８上には比
較的厚い絶縁膜３９を介して、多結晶シリコンで構成さ
れた電極４０が設けられている。
３３、３４が形成されている。上記拡散層３１と３２の
相互間にはチャネル領域３５が設定されており、このチ
ャネル領域３５上には比較的厚い絶縁膜３６を介して、
多結晶シリコンで構成された電極３７が設けられている
。また上記拡散層３２と３３の相互間にもチャネル領域
３Ｂが設定されており、このチャネル領域３８上には比
較的厚い絶縁膜３９を介して、多結晶シリコンで構成さ
れた電極４０が設けられている。
また、この電極４０は、上記絶縁膜３９よりも薄い膜厚
の絶縁膜４１の部分を介して上記Ｎ型拡散層３３と重な
り合っている。さらに、上記電極４ｏ上には比較的厚い
絶縁膜４２を介して、多結晶シリコンで構成された電極
４３が設けられている。
の絶縁膜４１の部分を介して上記Ｎ型拡散層３３と重な
り合っている。さらに、上記電極４ｏ上には比較的厚い
絶縁膜４２を介して、多結晶シリコンで構成された電極
４３が設けられている。
上記拡散層３３と３４の相互間にもチャネル領域４４が
設定されており、このチャネル領域４４上には比較的厚
い絶縁膜４５を介して、多結晶シリコンで構成された電
極４Ｇが設けられている。
設定されており、このチャネル領域４４上には比較的厚
い絶縁膜４５を介して、多結晶シリコンで構成された電
極４Ｇが設けられている。
ここで、上記拡散層３１には読み出し線ＲＬが、拡散層
３４には書き込み線ＷＬがそれぞれ接続され、また上記
電極３７．４６はゲート電極、電極４０はフローティン
グゲート電極、電極４３はコントロールゲート電極とし
てそれぞれ使用され、ゲート電極３７には読み出しゲー
ト４９ ＲＧが、コントロールゲート電極４３には制御
ゲート線ＣＧが、ゲート電極４Ｇには書き込みゲート線
ＷＧがそれぞれ接続される。
３４には書き込み線ＷＬがそれぞれ接続され、また上記
電極３７．４６はゲート電極、電極４０はフローティン
グゲート電極、電極４３はコントロールゲート電極とし
てそれぞれ使用され、ゲート電極３７には読み出しゲー
ト４９ ＲＧが、コントロールゲート電極４３には制御
ゲート線ＣＧが、ゲート電極４Ｇには書き込みゲート線
ＷＧがそれぞれ接続される。
第３図は第２図の素子の等価回路図である。図中のトラ
ンジスタ５１は前記拡散層３１．３２をソース。
ンジスタ５１は前記拡散層３１．３２をソース。
ドレインとする通常のＭＯＳ型のものであり、第１の選
択用のトランジスタを構成している。トランジスタ５２
は前記拡散層３２．３３をソース、ドレインとするフロ
ーティングゲート型のものであり、データを記憶するメ
モリ用トランジスタを構成している。また、トランジス
タ５３は前記拡散層３３゜３４をソース、ドレインとす
る通常のＭＯＳ型のものであり、第２の選択用のトラン
ジスタを構成している。
択用のトランジスタを構成している。トランジスタ５２
は前記拡散層３２．３３をソース、ドレインとするフロ
ーティングゲート型のものであり、データを記憶するメ
モリ用トランジスタを構成している。また、トランジス
タ５３は前記拡散層３３゜３４をソース、ドレインとす
る通常のＭＯＳ型のものであり、第２の選択用のトラン
ジスタを構成している。
このメモリセルの動作モードには、第１２図に示す従来
のメモリセルと同様に、データの消去、書き込み及び読
み出しモードがある。第４図は、このような各動作モー
ドにおいて、読み出し線ＷＬ、書き込みゲート線ＷＧ、
制御ゲート線ＣＧ。
のメモリセルと同様に、データの消去、書き込み及び読
み出しモードがある。第４図は、このような各動作モー
ドにおいて、読み出し線ＷＬ、書き込みゲート線ＷＧ、
制御ゲート線ＣＧ。
読み出しゲート線ＲＧ及び読み出し線ＲＬそれぞれに供
給される電圧をまとめて示したものである。
給される電圧をまとめて示したものである。
データ消去モード（電子注入モード）の場合には、ＷＬ
−ＯＶ、ＷＧ−２０Ｖ、ＣＧ−２０Ｖ。
−ＯＶ、ＷＧ−２０Ｖ、ＣＧ−２０Ｖ。
ＲＧ−ＯＶに設定する。この時、読み出し線ＲＬの電圧
はどのように設定してもよい。ＷＧを２０Ｖに設定する
ことによって第２の選択用トランジスタ５３が導通し、
Ｎ型拡散層３３はＷＬのＯＶとなる。他方、フローティ
ングゲート電極４０にはＣＧの高い電圧が印加されてい
る。また、ＲＧをＯｖに設定することによって第１の選
択用トランジスタ５１は非導通となり、Ｎ型拡散層３２
はフローティング状態となる。これにより、フローティ
ングゲート電極４０とＮ型拡散層３３との間の薄い絶縁
膜４１に高電界が加わり、Ｎ型拡散層３３からフローテ
ィングゲート電極４０に向かってトンネル電流が流れ、
フローティングゲート電極４０に電子が注入される。こ
の結果、メモリ用トランジスタ５２の閾値電圧が上昇し
て、例えば＋８ｖ程度になる。
はどのように設定してもよい。ＷＧを２０Ｖに設定する
ことによって第２の選択用トランジスタ５３が導通し、
Ｎ型拡散層３３はＷＬのＯＶとなる。他方、フローティ
ングゲート電極４０にはＣＧの高い電圧が印加されてい
る。また、ＲＧをＯｖに設定することによって第１の選
択用トランジスタ５１は非導通となり、Ｎ型拡散層３２
はフローティング状態となる。これにより、フローティ
ングゲート電極４０とＮ型拡散層３３との間の薄い絶縁
膜４１に高電界が加わり、Ｎ型拡散層３３からフローテ
ィングゲート電極４０に向かってトンネル電流が流れ、
フローティングゲート電極４０に電子が注入される。こ
の結果、メモリ用トランジスタ５２の閾値電圧が上昇し
て、例えば＋８ｖ程度になる。
データ書き込みモード（電子放出モード）の場合ニハ、
ＷＬ−２０Ｖ、ＷＧ−２０ＶＳＣＧ−ＯＶ、ＲＧ−ＯＶ
に設定する。この時も読み出し線ＲＬの電圧はどのよう
に設定してもよい。ＷＧを２０Ｖに設定することによっ
て第２の選択用トランジスタ５３が導通し、Ｎ型拡散層
３３はＷＬの２０Ｖとなる。これにより、上記消去モー
ドの場合とは反対方向で薄い絶縁膜４１に高電界が加わ
り、フローティングゲート電極４０からＮ型拡散層３３
に向かってトンネル電流が流れ、フローティングゲート
電極４０から電子が放出される。この結果、メモリ用ト
ランジスタ５２の閾値電圧が下降して、例えば−５Ｖ程
度になる。このようにデータ消去モード時と書き込みモ
ード時の基本的な動作は従来のメモリセルと同じである
。
ＷＬ−２０Ｖ、ＷＧ−２０ＶＳＣＧ−ＯＶ、ＲＧ−ＯＶ
に設定する。この時も読み出し線ＲＬの電圧はどのよう
に設定してもよい。ＷＧを２０Ｖに設定することによっ
て第２の選択用トランジスタ５３が導通し、Ｎ型拡散層
３３はＷＬの２０Ｖとなる。これにより、上記消去モー
ドの場合とは反対方向で薄い絶縁膜４１に高電界が加わ
り、フローティングゲート電極４０からＮ型拡散層３３
に向かってトンネル電流が流れ、フローティングゲート
電極４０から電子が放出される。この結果、メモリ用ト
ランジスタ５２の閾値電圧が下降して、例えば−５Ｖ程
度になる。このようにデータ消去モード時と書き込みモ
ード時の基本的な動作は従来のメモリセルと同じである
。
データ読み出しモードの場合には、ＷＬ−ＯＶ。
ＷＣ；−５ＶＳＣＧ−ＯＶｌＲＧ−５ＶＳＲＬ−５ｖに
設定する。ＲＧ及びＷＧを５ｖに設定することによって
第１、第２の選択用トランジスタ５１゜５３が導通し、
Ｎ型拡散層３２はＲＬの５ｖに、Ｎ型拡散層３３はＷＬ
のＯｖになる。このとき、メモリ用トランジスタ５２の
フローティングゲート電極４０に電子が注入されている
場合にはその閾［ｍ圧が上昇しているため、メモリ用ト
ランジスタ５２は導通しない。このため、ＲＬとＷＬと
の間には電流が流れず、ＲＬは５Ｖのまま保持される。
設定する。ＲＧ及びＷＧを５ｖに設定することによって
第１、第２の選択用トランジスタ５１゜５３が導通し、
Ｎ型拡散層３２はＲＬの５ｖに、Ｎ型拡散層３３はＷＬ
のＯｖになる。このとき、メモリ用トランジスタ５２の
フローティングゲート電極４０に電子が注入されている
場合にはその閾［ｍ圧が上昇しているため、メモリ用ト
ランジスタ５２は導通しない。このため、ＲＬとＷＬと
の間には電流が流れず、ＲＬは５Ｖのまま保持される。
これに対し、フローティングゲート電極４０から電子が
放出されている場合には閾値電圧が低下しているため、
メモリ用トランジスタ５２は導通する。このときは、Ｒ
ＬとＷＬとの間に電流が流れ、ＲＬはほぼＷＬのＯｖと
なる。そして、ＲＬの５ｖとＯｖの電位差を、ＲＬに接
続された前記センスアンプ１９（第１図）で増幅するこ
とにより、論理的な“１ｍ “０”の判定が行なわれ
る。
放出されている場合には閾値電圧が低下しているため、
メモリ用トランジスタ５２は導通する。このときは、Ｒ
ＬとＷＬとの間に電流が流れ、ＲＬはほぼＷＬのＯｖと
なる。そして、ＲＬの５ｖとＯｖの電位差を、ＲＬに接
続された前記センスアンプ１９（第１図）で増幅するこ
とにより、論理的な“１ｍ “０”の判定が行なわれ
る。
ここで非常に重要なことは、ＲＬに５ｖという通常の読
み出し時の電源電圧がそのまま供給することができると
いう点である。しかも、５ｖという電圧をＲＬに供給し
てもソフトライト現象を押さえ、リード・リテンション
特性を大幅に改善することができるのである。なぜなら
ば、読み出しモード時において、ＷＧ−５Ｖ、ＷＬ−Ｏ
Ｖであるため、Ｎ型拡散層３３の電圧はＯｖとなる。つ
まり、ＣＧ−ＯＶであり、フローティングゲート電極４
０の電圧もほぼＯｖどなり、またＮＪＪ：！拡散層３３
もＯｖであるため、フローティングゲート電極４０とＮ
型拡散層３３との間の薄い絶縁１１！４１には電界が印
加されない。従って、トンネル効果による電子の注入も
放出も行われない。
み出し時の電源電圧がそのまま供給することができると
いう点である。しかも、５ｖという電圧をＲＬに供給し
てもソフトライト現象を押さえ、リード・リテンション
特性を大幅に改善することができるのである。なぜなら
ば、読み出しモード時において、ＷＧ−５Ｖ、ＷＬ−Ｏ
Ｖであるため、Ｎ型拡散層３３の電圧はＯｖとなる。つ
まり、ＣＧ−ＯＶであり、フローティングゲート電極４
０の電圧もほぼＯｖどなり、またＮＪＪ：！拡散層３３
もＯｖであるため、フローティングゲート電極４０とＮ
型拡散層３３との間の薄い絶縁１１！４１には電界が印
加されない。従って、トンネル効果による電子の注入も
放出も行われない。
このようなメ、モリでは、メモリ用トランジスタ５２の
電子注入、放出の各状態において、ＲＬは５ｖとＯＶと
の間をほぼフル拳スイングする。従って、電源電圧ＶＣ
Ｃの値が低い場合でも、ＲＬ電圧はＶＣＣとＯｖとの間
をほぼフル・スイングし、低電圧動作に対して十分な動
作マージンを得ることができる。すなわち、第２図のよ
うな素子構造を持つメモリセルを採用することにより、
第１図中のメモリチップ１１は低電圧動作が可能となり
、１．５Ｖ程度の電圧を有するバッテリ１２でもメモリ
チップ１１の駆動が可能となる。
電子注入、放出の各状態において、ＲＬは５ｖとＯＶと
の間をほぼフル拳スイングする。従って、電源電圧ＶＣ
Ｃの値が低い場合でも、ＲＬ電圧はＶＣＣとＯｖとの間
をほぼフル・スイングし、低電圧動作に対して十分な動
作マージンを得ることができる。すなわち、第２図のよ
うな素子構造を持つメモリセルを採用することにより、
第１図中のメモリチップ１１は低電圧動作が可能となり
、１．５Ｖ程度の電圧を有するバッテリ１２でもメモリ
チップ１１の駆動が可能となる。
第５図は前記第１図中のＲＯＭチップ１１内に設けられ
る各レベルシフタ１７．１ｇ及び２０の一部の構成を示
す回路図である。この回路は１つの入力信号のレベルシ
フトを行なう単位回路の構成を示したものであり、各レ
ベルシフタ１７．１８及び２０内にはそれぞれこの回路
が必要数だけ設けられている。
る各レベルシフタ１７．１ｇ及び２０の一部の構成を示
す回路図である。この回路は１つの入力信号のレベルシ
フトを行なう単位回路の構成を示したものであり、各レ
ベルシフタ１７．１８及び２０内にはそれぞれこの回路
が必要数だけ設けられている。
第５図の回路において、入力信号が供給される入力ノー
ドＧ１にはＣＭＯＳインバータ６２の入力端が接続され
ている。このインバータＢ２の出力端と出力信号を得る
出力ツードロ３との間には、デプレッション型のＮチャ
ネルＭＯＳトランジスタ６４のソース、ドレイン間が挿
入されている。このトランジスタ６４のゲートには、前
記メモリセルでデータの消去もしくは書き込みを行なう
際には“０“レベルとなり、データの読み出しを行なう
際には“１″レベルとなるような制御信号ＰＧＭが供給
される。さらに、前記高電圧ＶＰＰもしくは通常の電源
電圧ＶＣＣが供給されるノード６５と上記出力ノードＢ
３との間にはデプレッション型のＮチャネルＭＯＳトラ
ンジスタ６６及びＰチャネルＭＯＳトランジスタ６７そ
れぞれのソース、ドレイン間が直列に挿入されている。
ドＧ１にはＣＭＯＳインバータ６２の入力端が接続され
ている。このインバータＢ２の出力端と出力信号を得る
出力ツードロ３との間には、デプレッション型のＮチャ
ネルＭＯＳトランジスタ６４のソース、ドレイン間が挿
入されている。このトランジスタ６４のゲートには、前
記メモリセルでデータの消去もしくは書き込みを行なう
際には“０“レベルとなり、データの読み出しを行なう
際には“１″レベルとなるような制御信号ＰＧＭが供給
される。さらに、前記高電圧ＶＰＰもしくは通常の電源
電圧ＶＣＣが供給されるノード６５と上記出力ノードＢ
３との間にはデプレッション型のＮチャネルＭＯＳトラ
ンジスタ６６及びＰチャネルＭＯＳトランジスタ６７そ
れぞれのソース、ドレイン間が直列に挿入されている。
そして、上記トランジスタ６６のゲートは上記ノード６
３に接続され、上記トランジスタ６７のゲートは上記ノ
ード６１に接続されている。なお、特に型を指定してい
ないトランジスタは全てエンハンスメント型のものであ
る。
３に接続され、上記トランジスタ６７のゲートは上記ノ
ード６１に接続されている。なお、特に型を指定してい
ないトランジスタは全てエンハンスメント型のものであ
る。
このような構成の回路において、前記メモリセルでデー
タの消去もしくは書き込みを行なう際には制御信号ＰＧ
Ｍが“Ｏ″レベルなる。このとき、ノード６５には高電
圧ＶＰＰが供給される。このとき、入力信号が“０ルベ
ルであれば、インバータ６２の出力はＶＣＣである′１
ｍレベルになる。また、入力信号によりトランジスタＢ
７が導通する。このとき、トランジスタ８Ｂと６７の直
列接続点は、予めトランジスタ６Ｂの閾値電圧まで充電
されているので、トランジスタ６７が導通することによ
ってトランジスタＢ６の閾値電圧に相当する電圧がノー
ド６３に出力される。これにより、トランジスタ６Ｇが
導通し、ノード６５に供給される高電圧ＶＰＰがノード
６３に出力される。このとき、信号ＰＧＭが“０ｍレベ
ルのため、デプレッション型のトランジスタ６４は非導
通になり、高電圧ＶＰＰと電圧ＶＣＣとの間には電流は
流れない。
タの消去もしくは書き込みを行なう際には制御信号ＰＧ
Ｍが“Ｏ″レベルなる。このとき、ノード６５には高電
圧ＶＰＰが供給される。このとき、入力信号が“０ルベ
ルであれば、インバータ６２の出力はＶＣＣである′１
ｍレベルになる。また、入力信号によりトランジスタＢ
７が導通する。このとき、トランジスタ８Ｂと６７の直
列接続点は、予めトランジスタ６Ｂの閾値電圧まで充電
されているので、トランジスタ６７が導通することによ
ってトランジスタＢ６の閾値電圧に相当する電圧がノー
ド６３に出力される。これにより、トランジスタ６Ｇが
導通し、ノード６５に供給される高電圧ＶＰＰがノード
６３に出力される。このとき、信号ＰＧＭが“０ｍレベ
ルのため、デプレッション型のトランジスタ６４は非導
通になり、高電圧ＶＰＰと電圧ＶＣＣとの間には電流は
流れない。
他方、データの消去もしくは書き込みを行なう際に、入
力信号が“１ルベルであれば、インバータ６２の出力は
ＶＳＳである“０２レベルになり、さらにトランジスタ
８７が非導通になるため、ノード６３には電圧ＶＳＳが
出力される。
力信号が“１ルベルであれば、インバータ６２の出力は
ＶＳＳである“０２レベルになり、さらにトランジスタ
８７が非導通になるため、ノード６３には電圧ＶＳＳが
出力される。
また、前記メモリセルでデータの読み出しを行なう際に
は、制御信号ＰＧＭが“１”レベルとなる。このとき、
ノード６５には電圧ＶＣＣが供給される。信号ＰＧＭが
“１゛レベルのときは、トランジスタ６４が導通するた
め、入力信号はインバータ６３によって反転され、出力
ノードＢ３に出力される。
は、制御信号ＰＧＭが“１”レベルとなる。このとき、
ノード６５には電圧ＶＣＣが供給される。信号ＰＧＭが
“１゛レベルのときは、トランジスタ６４が導通するた
め、入力信号はインバータ６３によって反転され、出力
ノードＢ３に出力される。
このようなレベルシフタでは、従来のようにコンデンサ
を介してクロック信号によりある回路点の電圧を上昇さ
せる必要がないため、電源電圧ＶＣＣが低くなっても十
分に動作が可能である。
を介してクロック信号によりある回路点の電圧を上昇さ
せる必要がないため、電源電圧ＶＣＣが低くなっても十
分に動作が可能である。
従って、低電圧動作に対して十分な動作マージンを得る
ことができる。すなわち、第５図のようなレベルシフタ
を採用することにより、第１図中のメモリチップＵは、
より低電圧動作が可能となる。
ことができる。すなわち、第５図のようなレベルシフタ
を採用することにより、第１図中のメモリチップＵは、
より低電圧動作が可能となる。
第６図は上記第１図中のメモリセルマトリクス１３内に
設けられ、上記第２図とは異なる素子構造を持つメモリ
セルの断面図である。Ｐ型半導体基板７０の表面にはＮ
型拡散層７１．７２．７３が形成されている。上記拡散
層７１と７２の相互間にはチャネル領域７４が設定され
ており、このチャネル領域７４上には比較的厚い絶縁膜
７５を介して、多結晶シリコンで構成された電極７６が
設けられている。また、この電極７Ｂは、上記絶縁膜７
４よりも薄い膜厚の絶縁膜７７の部分を介して上記Ｎ型
拡散層７２と重なり合っている。さらに、上記電極７Ｂ
上には比較的厚い絶縁膜７８を介して、多結晶シリコン
で構成された電極７９が設けられている。
設けられ、上記第２図とは異なる素子構造を持つメモリ
セルの断面図である。Ｐ型半導体基板７０の表面にはＮ
型拡散層７１．７２．７３が形成されている。上記拡散
層７１と７２の相互間にはチャネル領域７４が設定され
ており、このチャネル領域７４上には比較的厚い絶縁膜
７５を介して、多結晶シリコンで構成された電極７６が
設けられている。また、この電極７Ｂは、上記絶縁膜７
４よりも薄い膜厚の絶縁膜７７の部分を介して上記Ｎ型
拡散層７２と重なり合っている。さらに、上記電極７Ｂ
上には比較的厚い絶縁膜７８を介して、多結晶シリコン
で構成された電極７９が設けられている。
上記拡散層７２と７３の相互間にもチャネル領域８０が
設定されており、このチャネル領域８０上には比較的厚
い絶縁膜８１を介して、多結晶シリコンで構成された電
極８２が設けられている。
設定されており、このチャネル領域８０上には比較的厚
い絶縁膜８１を介して、多結晶シリコンで構成された電
極８２が設けられている。
ここで、上記拡散層７１には読み出し線ＲＬが、拡散層
７３には書き込み線ＷＬがそれぞれ接続されている。ま
た上記電極７Ｂはフローティングゲート電極、電極７９
はコントロールゲート電極、電極８２はゲート電極とし
てそれぞれ使用され、電極７９は制御ゲート線ＣＧに、
電極８２は選択ゲート線ＳＧにそれぞれ接続されている
。
７３には書き込み線ＷＬがそれぞれ接続されている。ま
た上記電極７Ｂはフローティングゲート電極、電極７９
はコントロールゲート電極、電極８２はゲート電極とし
てそれぞれ使用され、電極７９は制御ゲート線ＣＧに、
電極８２は選択ゲート線ＳＧにそれぞれ接続されている
。
第７図は上記第６図素子の等価回路図である。
図中のトランジスタ９１は前記拡散層７１．７２をソー
ス、ドレインとするフローティングゲート型のものであ
り、データを記憶するメモリ用トランジスタを構成して
いる。また、トランジスタ９２は前記拡散層７２．７３
をソース、ドレインとする通常のＭＯＳ型のものであり
、上記メモリ用トランジスタ９１を選択する選択用トラ
ンジスタを構成している。
ス、ドレインとするフローティングゲート型のものであ
り、データを記憶するメモリ用トランジスタを構成して
いる。また、トランジスタ９２は前記拡散層７２．７３
をソース、ドレインとする通常のＭＯＳ型のものであり
、上記メモリ用トランジスタ９１を選択する選択用トラ
ンジスタを構成している。
このようなメモリセルの動作モードも、従来のメモリセ
ルの場合と同様にデータの消去、書き込み及び読み出し
モードがある。第８図はこのような各動作モードにおい
て、読み出し線ＷＬ、書き込み線ＷＬ、制御ゲート線Ｃ
Ｇ及び選択ゲート線ＳＧに供給される電圧をまとめて示
したものである。
ルの場合と同様にデータの消去、書き込み及び読み出し
モードがある。第８図はこのような各動作モードにおい
て、読み出し線ＷＬ、書き込み線ＷＬ、制御ゲート線Ｃ
Ｇ及び選択ゲート線ＳＧに供給される電圧をまとめて示
したものである。
データ消去モード（電子注入モード）の場合には、ＷＬ
−ＯＶ、５Ｇ−２０Ｖ、ＣＧ−２０Ｖ１ＲＬ−ＯＶに設
定する。ＳＧを２０Ｖに設定することによって選択用ト
ランジスタ９２が導通し、Ｎ型拡散層７２はＷＬのＯｖ
となる。他方、フローティングゲート電極７ＧにはＣＧ
の高い電圧が印加されている。これにより、フローティ
ングゲート電極７ＢとＮ型拡散層７２との間の薄い絶縁
膜７７に高電界が加わり、Ｎ型拡散層７２からフローテ
ィングゲート電極７６に向かってトンネル電流が流れ、
フローティングゲート電極７８に電子が注入される。こ
の結果、メモリ用トランジスタ９１の閾値電圧が上昇し
て、例えば＋８ｖ程度になる。
−ＯＶ、５Ｇ−２０Ｖ、ＣＧ−２０Ｖ１ＲＬ−ＯＶに設
定する。ＳＧを２０Ｖに設定することによって選択用ト
ランジスタ９２が導通し、Ｎ型拡散層７２はＷＬのＯｖ
となる。他方、フローティングゲート電極７ＧにはＣＧ
の高い電圧が印加されている。これにより、フローティ
ングゲート電極７ＢとＮ型拡散層７２との間の薄い絶縁
膜７７に高電界が加わり、Ｎ型拡散層７２からフローテ
ィングゲート電極７６に向かってトンネル電流が流れ、
フローティングゲート電極７８に電子が注入される。こ
の結果、メモリ用トランジスタ９１の閾値電圧が上昇し
て、例えば＋８ｖ程度になる。
データ書き込みモード（電子放出モード）の場合ニハ、
ＷＬ−２０Ｖ、５Ｇ−２０ＶＳＣＧ−ＯＶ、ＲＬ−５Ｖ
ｌ：設定する。ＳＧを２０Ｖに設定することによって選
択用トランジスタ９２が導通し、Ｎ型拡散層７２はＷＬ
の２０Ｖとなる。これにより、上記消去モードの場合と
は反対方向で薄い絶縁膜７７に高電界が加わり、フロー
ティングゲート電極７ＢからＮ型拡散層７２に向かって
トンネル電流が流れ、フローティングゲート電極７６か
ら電子が放出される。この結果、メモリ用トランジスタ
９１の閾値電圧が低下して、例えば−５Ｖ程度になる。
ＷＬ−２０Ｖ、５Ｇ−２０ＶＳＣＧ−ＯＶ、ＲＬ−５Ｖ
ｌ：設定する。ＳＧを２０Ｖに設定することによって選
択用トランジスタ９２が導通し、Ｎ型拡散層７２はＷＬ
の２０Ｖとなる。これにより、上記消去モードの場合と
は反対方向で薄い絶縁膜７７に高電界が加わり、フロー
ティングゲート電極７ＢからＮ型拡散層７２に向かって
トンネル電流が流れ、フローティングゲート電極７６か
ら電子が放出される。この結果、メモリ用トランジスタ
９１の閾値電圧が低下して、例えば−５Ｖ程度になる。
このようにデータ消去モード時と書き込みモード時の動
作は、従来のメモリセルと全く同じである。
作は、従来のメモリセルと全く同じである。
データ読み出しモードの場合には、ＷＬ−ＯＶ。
５Ｇ−５Ｖ、ＣＧ−ＯＶ、ＲＬ−５Ｖ＋、：設定する。
ＳＧを５ｖに設定することによって選択用トランジスタ
９２が導通し、ＮＪＪ：！拡散層７２はＷＬ１７）５Ｖ
となる。このとき、予めフローティングゲート電極７Ｂ
に電子が注入されている場合には閾値電圧が上昇してい
るため、メモリ用トランジスタ９１は導通しない。この
ため、ＲＬとＷＬとの間には電流が流れず、ＲＬは５ｖ
のまま保持される。これに対し、フローティングゲート
電極７Ｂから電子が放出されている場合には閾値電圧が
低下しているため、メモリ用トランジスタ９１は導通す
る。このときは、ＲＬとＷＬとの間に電流が流れ、ＲＬ
はほぼＷＬのＯｖとなる。この場合には、ＲＬの５ｖと
Ｏｖの電位差を、ＲＬに接続された前記センスアンプ１
９（第１図）で増幅することにより、論理的な１＃、“
０１の判定が行なわれる。
９２が導通し、ＮＪＪ：！拡散層７２はＷＬ１７）５Ｖ
となる。このとき、予めフローティングゲート電極７Ｂ
に電子が注入されている場合には閾値電圧が上昇してい
るため、メモリ用トランジスタ９１は導通しない。この
ため、ＲＬとＷＬとの間には電流が流れず、ＲＬは５ｖ
のまま保持される。これに対し、フローティングゲート
電極７Ｂから電子が放出されている場合には閾値電圧が
低下しているため、メモリ用トランジスタ９１は導通す
る。このときは、ＲＬとＷＬとの間に電流が流れ、ＲＬ
はほぼＷＬのＯｖとなる。この場合には、ＲＬの５ｖと
Ｏｖの電位差を、ＲＬに接続された前記センスアンプ１
９（第１図）で増幅することにより、論理的な１＃、“
０１の判定が行なわれる。
このメモリセルの場合にも、電子注入、放出の各状態に
おいて、ＲＬは５ｖとＯｖとの間をほぼフル・スイング
する。また、電源電圧ＶＣＣの値を低下させても、ＲＬ
の電圧はＶＣＣとＯｖとの間をほぼフル・スイングする
ので、低電圧動作に対して十分な動作マージンを得るこ
とができる。
おいて、ＲＬは５ｖとＯｖとの間をほぼフル・スイング
する。また、電源電圧ＶＣＣの値を低下させても、ＲＬ
の電圧はＶＣＣとＯｖとの間をほぼフル・スイングする
ので、低電圧動作に対して十分な動作マージンを得るこ
とができる。
すなわち、第６図のような素子構造を持つメモリセルを
採用することにより、第１図中のメモリチップ１１は低
電圧動作が可能となり、１，５Ｖ程度の電圧を有するバ
ッテリ１２でもメモリチップ１１の駆動が可能になる。
採用することにより、第１図中のメモリチップ１１は低
電圧動作が可能となり、１，５Ｖ程度の電圧を有するバ
ッテリ１２でもメモリチップ１１の駆動が可能になる。
さらに、上記第６図のような素子構造を持つメモリセル
を用いると共に、前記レベルシフタ１７゜１８、２０に
前記第５図のような構成の回路を採用することによって
、より低電圧動作が可能になる。
を用いると共に、前記レベルシフタ１７゜１８、２０に
前記第５図のような構成の回路を採用することによって
、より低電圧動作が可能になる。
第９図はこの発明の第２の実施例によるメモリシステム
の構成を示すブロック図である。この実施例のシステム
が前記第１図のものと異なっている点は、前記発振器２
１に相当するものを２個設けるようにしたことである。
の構成を示すブロック図である。この実施例のシステム
が前記第１図のものと異なっている点は、前記発振器２
１に相当するものを２個設けるようにしたことである。
２個のうち、一方の発振器２４は、バッテリ１２として
電圧が比較的低いもの、例えば１．５Ｖ程度のものを使
用したときに、所定の周波数のクロック信号を発生する
ような回路形式のものであり、他方の発振器２５は、バ
ッテリ１２として電圧が比較的高いもの、例えば５．５
ｖ程度のものを使用したときに、上記発振器２４とほぼ
同じ周波数のクロック信号を発生するような回路形式の
ものである。
電圧が比較的低いもの、例えば１．５Ｖ程度のものを使
用したときに、所定の周波数のクロック信号を発生する
ような回路形式のものであり、他方の発振器２５は、バ
ッテリ１２として電圧が比較的高いもの、例えば５．５
ｖ程度のものを使用したときに、上記発振器２４とほぼ
同じ周波数のクロック信号を発生するような回路形式の
ものである。
上記両売振器２４．２５から出力されるクロック信号は
制御回路２６によっていずれか一方が選択され、前記タ
イマ２２及び昇圧回路２３に供給される。
制御回路２６によっていずれか一方が選択され、前記タ
イマ２２及び昇圧回路２３に供給される。
この実施例のメモリシステムでは、低電圧動作時と高電
圧動作時のそれぞれの場合に、２個の発振器２４．２５
の発振周波数が最適となるように回路定数を決定するこ
とができるため、低電圧動作時と高電圧動作時のそれぞ
れの場合で安定した動作を行なわせることができ、もっ
て広い動作電圧範囲を実現することができる。また、こ
の実施例のメモリシステムでは低電圧動作が必要なため
、メモリセルマトリクス１３内に設けられるメモリセル
には、前記第２図もしくは第６図に示すような素子構造
をものが採用されている。また、さらにこれらのメモリ
セルと組合わせて、レベルシフタ１７゜１８、２０とし
て前記第５図のものが必要に応じて採用されている。
圧動作時のそれぞれの場合に、２個の発振器２４．２５
の発振周波数が最適となるように回路定数を決定するこ
とができるため、低電圧動作時と高電圧動作時のそれぞ
れの場合で安定した動作を行なわせることができ、もっ
て広い動作電圧範囲を実現することができる。また、こ
の実施例のメモリシステムでは低電圧動作が必要なため
、メモリセルマトリクス１３内に設けられるメモリセル
には、前記第２図もしくは第６図に示すような素子構造
をものが採用されている。また、さらにこれらのメモリ
セルと組合わせて、レベルシフタ１７゜１８、２０とし
て前記第５図のものが必要に応じて採用されている。
第１０図はこの発明の第３の実施例によるメモリシステ
ムの構成を示すブロック図である。この実施例のシステ
ムが前記第９図のものと異なっている点は、バッテリ１
２として電圧が比較的高いものを使用したときに、前記
発振器２４とほぼ同じ周波数のクロック信号を発生する
発振器２５を設ける代りに、外部から入力される外部ク
ロック信号を受けるクロック信号入力回路２７を設ける
ようにしたことである。このクロック信号入力回路２７
には、バッテリ１２として電圧が比較的高いもの、例え
ば５．５ｖ程度のものを使用したときに、前記発振器２
４とほぼ同じ周波数のクロック信号が入力される。
ムの構成を示すブロック図である。この実施例のシステ
ムが前記第９図のものと異なっている点は、バッテリ１
２として電圧が比較的高いものを使用したときに、前記
発振器２４とほぼ同じ周波数のクロック信号を発生する
発振器２５を設ける代りに、外部から入力される外部ク
ロック信号を受けるクロック信号入力回路２７を設ける
ようにしたことである。このクロック信号入力回路２７
には、バッテリ１２として電圧が比較的高いもの、例え
ば５．５ｖ程度のものを使用したときに、前記発振器２
４とほぼ同じ周波数のクロック信号が入力される。
この実施例のメモリシステムでは、低電圧動作時に発振
器２４の発振周波数が最適となるように回路定数を決定
することができるため、安定した動作を行なわせること
ができる。また、高電圧動作時には外部から必要なりロ
ック信号を入力することができるため、この場合にも安
定した動作を行なわせることができる。また、この実施
例のメモリシステムでは低電圧動作が必要なため、メモ
リセルマトリクス１３内に設けられるメモリセルには、
前記第２図もしくは第６図に示すような素子構造をもの
が採用されている。また、さらにこれらのメモリセルと
組合わせて、レベルシフタ１７． ＋ｇ。
器２４の発振周波数が最適となるように回路定数を決定
することができるため、安定した動作を行なわせること
ができる。また、高電圧動作時には外部から必要なりロ
ック信号を入力することができるため、この場合にも安
定した動作を行なわせることができる。また、この実施
例のメモリシステムでは低電圧動作が必要なため、メモ
リセルマトリクス１３内に設けられるメモリセルには、
前記第２図もしくは第６図に示すような素子構造をもの
が採用されている。また、さらにこれらのメモリセルと
組合わせて、レベルシフタ１７． ＋ｇ。
２０として前記第５図のものが必要に応じて採用されて
いる。
いる。
第１１図はこの発明の第４の実施例によるメモリシステ
ムの構成を示すブロック図である。この実施例のシステ
ムが前記第１図のものと異なっている点は、発振器２１
の代りに、外部から入力される外部クロック信号を受け
るクロック信号入力回路２８を設けるようにしたことで
ある。このクロック信号入力回路２８には任意の周波数
のクロック信号が入力され、さらにこのクロック信号は
前記タイマ２２及び昇圧回路２３に供給される。
ムの構成を示すブロック図である。この実施例のシステ
ムが前記第１図のものと異なっている点は、発振器２１
の代りに、外部から入力される外部クロック信号を受け
るクロック信号入力回路２８を設けるようにしたことで
ある。このクロック信号入力回路２８には任意の周波数
のクロック信号が入力され、さらにこのクロック信号は
前記タイマ２２及び昇圧回路２３に供給される。
この実施例のメモリシステムでは、バッテリ１２の電圧
にかかわらず、外部から一定の周波数のクロック信号を
入力することができるため、低電圧動作時及び高電圧動
作時共に安定した動作を行なわせることができる。また
、この実施例のメモリシステムでも低電圧動作が必要な
ため、メモリセルマトリクス１３内に設けられるメモリ
セルには、前記第２図もしくは第６図に示すような素子
構造をものが採用されている。また、さらにこれらのメ
モリセルと組合わせて、レベルシフタ１７．１８゜２０
として前記第５図のものが必要に応じて採用されている
。
にかかわらず、外部から一定の周波数のクロック信号を
入力することができるため、低電圧動作時及び高電圧動
作時共に安定した動作を行なわせることができる。また
、この実施例のメモリシステムでも低電圧動作が必要な
ため、メモリセルマトリクス１３内に設けられるメモリ
セルには、前記第２図もしくは第６図に示すような素子
構造をものが採用されている。また、さらにこれらのメ
モリセルと組合わせて、レベルシフタ１７．１８゜２０
として前記第５図のものが必要に応じて採用されている
。
［発明の効果］
以上説明したようにこの発明によれば、低電圧もしくは
広範囲な電圧で安定に動作させることができる不揮発性
半導体メモリシステムを提供することができる。
広範囲な電圧で安定に動作させることができる不揮発性
半導体メモリシステムを提供することができる。
第１図はこの発明に係る不揮発性半導体メモリシステム
の第１の実施例による全体の構成を示すブロック図、第
２図は上記実施例のメモリシステムで使用されるメモリ
セルの素子構造を示す断面図、第３図は上記第２図素子
の等価回路図、第４図は第２図素子の各動作モードにお
ける電圧をまとめて示す図、第５図は上記実施例のメモ
リシステムで使用されるレベルシフト回路の回路図、第
６図は上記実施例のメモリシステムで使用される他のメ
モリセルの素子構造を示す断面図、第７図は上記第６図
素子の等価回路図、第８図は第６図素子の各動作モード
における電圧をまとめて示す図、第９図はこの発明の第
２の実施例による全体の構成を示すブロック図、第１０
図はこの発明の第３の実施例による全体の構成を示すブ
ロック図、第１１図はこの発明の第４の実施例による全
体の構成を示すブロック図、第１２図は従来のＥ２ Ｆ
ＲＯＭで使用されるメモリセルの素子構造を示す断面図
、第１３図は第１２図のメモリセルの等価回路図、第１
４図は第１２図素子の各動作モードにおける電圧をまと
めて示す図、第１５図は従来のＥ２ＦＲＯＭで使用され
るレベルシフタの構成を示す回路図である。 １１・・・Ｅ２ ＰＲＯＭチップ、１２・・・バッテリ
、１３・・・メモリセルマトリクス、１４・・・ロウデ
コーダ、１５・・・カラムセレクタ、１６・・・カラム
デコーダ、１７．１８゜２０・・・レベルシフタ、１９
・・・センスアンプ、２１．２４゜２５・・・発振器、
２２・・・タイマ、２３・・・昇圧回路、２Ｂ・・・制
御回路、２７．２８・・・クロック信号入力回路、５１
・・・トランジスタ（第１の選択用のトランジスタ）、
５２・・・トランジスタ（メモリ用トランジスタ）、５
３・・・トランジスタ（第２の選択用のトランジスタ）
、９１・・・トランジスタ（メモリ用トランジスタ）、
９２・・・トランジスタ（選択用トランジスタ）。
の第１の実施例による全体の構成を示すブロック図、第
２図は上記実施例のメモリシステムで使用されるメモリ
セルの素子構造を示す断面図、第３図は上記第２図素子
の等価回路図、第４図は第２図素子の各動作モードにお
ける電圧をまとめて示す図、第５図は上記実施例のメモ
リシステムで使用されるレベルシフト回路の回路図、第
６図は上記実施例のメモリシステムで使用される他のメ
モリセルの素子構造を示す断面図、第７図は上記第６図
素子の等価回路図、第８図は第６図素子の各動作モード
における電圧をまとめて示す図、第９図はこの発明の第
２の実施例による全体の構成を示すブロック図、第１０
図はこの発明の第３の実施例による全体の構成を示すブ
ロック図、第１１図はこの発明の第４の実施例による全
体の構成を示すブロック図、第１２図は従来のＥ２ Ｆ
ＲＯＭで使用されるメモリセルの素子構造を示す断面図
、第１３図は第１２図のメモリセルの等価回路図、第１
４図は第１２図素子の各動作モードにおける電圧をまと
めて示す図、第１５図は従来のＥ２ＦＲＯＭで使用され
るレベルシフタの構成を示す回路図である。 １１・・・Ｅ２ ＰＲＯＭチップ、１２・・・バッテリ
、１３・・・メモリセルマトリクス、１４・・・ロウデ
コーダ、１５・・・カラムセレクタ、１６・・・カラム
デコーダ、１７．１８゜２０・・・レベルシフタ、１９
・・・センスアンプ、２１．２４゜２５・・・発振器、
２２・・・タイマ、２３・・・昇圧回路、２Ｂ・・・制
御回路、２７．２８・・・クロック信号入力回路、５１
・・・トランジスタ（第１の選択用のトランジスタ）、
５２・・・トランジスタ（メモリ用トランジスタ）、５
３・・・トランジスタ（第２の選択用のトランジスタ）
、９１・・・トランジスタ（メモリ用トランジスタ）、
９２・・・トランジスタ（選択用トランジスタ）。
Claims (1)
- 【特許請求の範囲】 １、不揮発性トランジスタからなるメモリセルが設けら
れたメモリセルマトリクス、 上記メモリセルマトリクス内のメモリセルをロウ単位で
選択するロウデコーダ、 上記ロウデコーダのデコード出力電圧の振幅をレベル変
換して上記メモリセルマトリクスに供給する第１のレベ
ルシフト回路、 上記メモリセルマトリクス内のメモリセルをカラム単位
で選択するカラム選択回路、 上記カラム選択回路の動作を制御するカラムデコーダ、 上記カラムデコーダのデコード出力電圧の振幅をレベル
変換して上記カラム選択回路に供給する第２のレベルシ
フト回路、 上記ロウデコーダ及びカラム選択回路によって選択され
る上記メモリセルマトリクス内のメモリセルの記憶デー
タを検出するセンスアンプ、上記ロウデコーダ及びカラ
ム選択回路によって選択される上記メモリセルマトリク
ス内のメモリセルに対してデータの書き込みを行なう際
に書き込み用データの電圧振幅をレベル変換して上記カ
ラム選択回路に供給する第３のレベルシフト回路、上記
メモリセルマトリクス内のメモリセルに対してデータの
書き込みを行なう際に高電圧を発生し上記第１、第２及
び第３のレベルシフト回路に供給する昇圧回路、 上記メモリセルマトリクス内のメモリセルに対してデー
タの書き込みを行なう際に書き込み時間を設定しこの書
き込み時間に基づいて各種制御信号を発生するタイマ回
路及び上記昇圧回路及び上記タイマ回路を駆動するため
のクロック信号を発生する発振回路を備えたメモリチッ
プと、 上記メモリチップを駆動するためのバッテリとを具備し
たことを特徴とする不揮発性半導体メモリシステム。 ２、前記メモリセルマトリクスに設けられたメモリセル
が、 第１導電型の半導体基板と、 上記基板内に設けられた第２導電型の第１、第２、第３
及び第４拡散層と、 上記第１、第２拡散層相互間に設定された第１チャネル
領域と、 上記第２、第３拡散層相互間に設定された第２チャネル
領域と、 上記第３、第４拡散層相互間に設定された第３チャネル
領域と、 上記第１チャネル領域上に設けられた第１ゲート電極と
、 上記第２チャネル領域上に設けられ一部が薄い絶縁膜を
介して上記第３拡散層と重なり合った浮遊ゲート電極と
、。 上記浮遊ゲート電極上に設けられた制御ゲート電極と、 上記第３チャネル領域上に設けられた第２ゲート電極と
、 データの消去時、書き込み時及び読み出し時にそれぞれ
所定の電圧を上記第４拡散層に供給する書き込み線と、 データの消去時、書き込み時及び読み出し時にそれぞれ
所定の電圧を上記第２ゲート電極に供給する書き込みゲ
ート線と、 データの消去時、書き込み時及び読み出し時にそれぞれ
所定の電圧を上記制御ゲート電極に供給する制御ゲート
線と、 データの消去時、書き込み時及び読み出し時にそれぞれ
所定の電圧を上記第１ゲート電極に供給する読み出しゲ
ート線と、 データの消去時、書き込み時及び読み出し時にそれぞれ
所定の電圧を上記第１拡散層に供給する読み出し線とか
ら構成されていることを特徴とする請求項１記載の不揮
発性半導体メモリシステム。 ３、前記メモリセルマトリクスに設けられたメモリセル
が、 第１導電型の半導体基板と、 上記基板内に設けられた第２導電型の第１、第２、第３
及び第４拡散層と、 上記第１、第２拡散層相互間に設定された第１チャネル
領域と、 上記第２、第３拡散層相互間に設定された第２チャネル
領域と、 上記第３、第４拡散層相互間に設定された第３チャネル
領域と、 上記第１チャネル領域上に設けられた第１ゲート電極と
、 上記第２チャネル領域上に設けられ一部が薄い絶縁膜を
介して上記第３拡散層と重なり合った浮遊ゲート電極と
、 上記浮遊ゲート電極上に設けられた制御ゲート電極と、 上記第３チャネル領域上に設けられた第２ゲート電極と
、 データの消去時、書き込み時及び読み出し時にそれぞれ
所定の電圧を上記第４拡散層に供給する書き込み線と、 データの消去時、書き込み時及び読み出し時にそれぞれ
所定の電圧を上記第２ゲート電極に供給する書き込みゲ
ート線と、 データの消去時、書き込み時及び読み出し時にそれぞれ
所定の電圧を上記制御ゲート電極に供給する制御ゲート
線と、 データの消去時、書き込み時及び読み出し時にそれぞれ
所定の電圧を上記第１ゲート電極に供給する読み出しゲ
ート線と、 データの消去時、書き込み時及び読み出し時にそれぞれ
所定の電圧を上記第１拡散層に供給する読み出し線とか
ら構成され、 前記第１、第２及び第３の各レベルシフト回路のそれぞ
れが、 入力ノードの信号を反転するＣＭＯＳ反転回路と、 上記ＣＭＯＳ反転回路の出力端とレベルシフトされた信
号を得る出力ノードとの間に挿入されゲートに制御信号
が供給されるデプレッション型の第１のＭＯＳトランジ
スタと、 上記出力ノードとレベルシフト用電圧が印加されるノー
ドとの間に挿入されゲートに上記入力ノードの信号が供
給される第２のＭＯＳトランジスタと、 上記出力ノードとレベルシフト用電圧が印加されるノー
ドとの間で上記第２のＭＯＳトランジスタに対して直列
に挿入されゲートに出力ノードの信号が供給される第３
のＭＯＳトランジスタとから構成されていることを特徴
とする請求項１記載の不揮発性半導体メモリシステム。 ４、前記メモリセルマトリクスに設けられたメモリセル
が、 第１導電型の半導体基板と、 上記基板内に設けられた第２導電型の第１、第２及び第
３拡散層と、 上記第１、第２拡散層相互間に設定された第１チャネル
領域と、 上記第２、第３拡散層相互間に設定された第２チャネル
領域と、 上記第１チャネル領域上に設けられ一部が薄い絶縁膜を
介して上記第２拡散層と重なり合った浮遊ゲート電極と
、 上記浮遊ゲート電極上に設けられた制御ゲート電極と、 上記第２チャネル領域上に設けられたゲート電極と、 データの消去時、書き込み時及び読み出し時にそれぞれ
所定の電圧を上記制御ゲート電極に供給する制御ゲート
線と、 データの消去時、書き込み時及び読み出し時にそれぞれ
所定の電圧を上記ゲート電極に供給する選択ゲート線と
、 データの消去時、書き込み時及び読み出し時にそれぞれ
所定の電圧を上記第３拡散層に供給する書き込み線と、 データの消去時、書き込み時及び読み出し時にそれぞれ
所定の電圧を上記第１拡散層に供給する読み出し線とか
ら構成されていることを特徴とする請求項１記載の不揮
発性半導体メモリシステム。 ５、前記メモリセルマトリクスに設けられたメモリセル
が、 第１導電型の半導体基板と、 上記基板内に設けられた第２導電型の第１、第２及び第
３拡散層と、 上記第１、第２拡散層相互間に設定された第１チャネル
領域と、 上記第２、第３拡散層相互間に設定された第２チャネル
領域と、 上記第１チャネル領域上に設けられ一部が薄い絶縁膜を
介して上記第２拡散層と重なり合った浮遊ゲート電極と
、 上記浮遊ゲート電極上に設けられた制御ゲート電極と、 上記第２チャネル領域上に設けられたゲート電極と、 データの消去時、書き込み時及び読み出し時にそれぞれ
所定の電圧を上記制御ゲート電極に供給する制御ゲート
線と、 データの消去時、書き込み時及び読み出し時にそれぞれ
所定の電圧を上記ゲート電極に供給する選択ゲート線と
、 データの消去時、書き込み時及び読み出し時にそれぞれ
所定の電圧を上記第３拡散層に供給する書き込み線と、 データの消去時、書き込み時及び読み出し時にそれぞれ
所定の電圧を上記第１拡散層に供給する読み出し線とか
ら構成され、 前記第１、第２及び第３の各レベルシフト回路のそれぞ
れが、 入力ノードの信号を反転するＣＭＯＳ反転回路と、 上記ＣＭＯＳ反転回路の出力端とレベルシフトされた信
号を得る出力ノードとの間に挿入されゲートに制御信号
が供給されるデプレッション型の第１のＭＯＳトランジ
スタと、 上記出力ノードとレベルシフト用電圧が印加されるノー
ドとの間に挿入されゲートに上記入力ノードの信号が供
給される第２のＭＯＳトランジスタと、 上記出力ノードとレベルシフト用電圧が印加されるノー
ドとの間で上記第２のＭＯＳトランジスタに対して直列
に挿入されゲートに出力ノードの信号が供給される第３
のＭＯＳトランジスタとから構成されていることを特徴
とする請求項１記載の不揮発性半導体メモリシステム。 ６、不揮発性トランジスタからなるメモリセルが設けら
れたメモリセルマトリクスと、 上記メモリセルマトリクス内のメモリセルをロウ単位で
選択するロウデコーダと、 上記ロウデコーダのデコード出力電圧の振幅をレベル変
換して上記メモリセルマトリクスに供給する第１のレベ
ルシフト回路と、 上記メモリセルマトリクス内のメモリセルをカラム単位
で選択するカラム選択回路と、 上記カラム選択回路の動作を制御するカラムデコーダと
、 上記カラムデコーダのデコード出力電圧の振幅をレベル
変換して上記カラム選択回路に供給する第２のレベルシ
フト回路と、 上記ロウデコーダ及びカラム選択回路によって選択され
る上記メモリセルマトリクス内のメモリセルの記憶デー
タを検出するセンスアンプと、上記ロウデコーダ及びカ
ラム選択回路によって選択される上記メモリセルマトリ
クス内のメモリセルに対してデータの書き込みを行なう
際に書き込み用データの電圧振幅をレベル変換して上記
カラム選択回路に供給する第３のレベルシフト回路と、 上記メモリセルマトリクス内のメモリセルに対してデー
タの書き込みを行なう際に高電圧を発生し上記第１、第
２及び第３のレベルシフト回路に供給する昇圧回路と、 上記メモリセルマトリクス内のメモリセルに対してデー
タの書き込みを行なう際に書き込み時間を設定しこの書
き込み時間に基づいて各種制御信号を発生するタイマ回
路と、 電源電圧が比較的低いときに所定の周波数を有する第１
のクロック信号を発生する第１の発振回路と、 電源電圧が比較的高いときに上記第１のクロック信号と
ほぼ同じ周波数を有する第２のクロック信号を発生する
第２の発振回路と、 上記第１及び第２のクロック信号のいずれかを選択して
上記昇圧回路及び上記タイマ回路に駆動用のクロック信
号として供給制御する制御回路とを備えたメモリチップ
と、 上記メモリチップを駆動するためのバッテリとを具備し
たことを特徴とする不揮発性半導体メモリシステム。 ７、前記メモリセルマトリクスに設けられたメモリセル
が、 第１導電型の半導体基板と、 上記基板内に設けられた第２導電型の第１、第２、第３
及び第４拡散層と、 上記第１、第２拡散層相互間に設定された第１チャネル
領域と、 上記第２、第３拡散層相互間に設定された第２チャネル
領域と、 上記第３、第４拡散層相互間に設定された第３チャネル
領域と、 上記第１チャネル領域上に設けられた第１ゲート電極と
、 上記第２チャネル領域上に設けられ一部が薄い絶縁膜を
介して上記第３拡散層と重なり合った浮遊ゲート電極と
、 上記浮遊ゲート電極上に設けられた制御ゲート電極と、 上記第３チャネル領域上に設けられた第２ゲート電極と
、 データの消去時、書き込み時及び読み出し時にそれぞれ
所定の電圧を上記第４拡散層に供給する書き込み線と、 データの消去時、書き込み時及び読み出し時にそれぞれ
所定の電圧を上記第２ゲート電極に供給する書き込みゲ
ート線と、 データの消去時、書き込み時及び読み出し時にそれぞれ
所定の電圧を上記制御ゲート電極に供給する制御ゲート
線と、 データの消去時、書き込み時及び読み出し時にそれぞれ
所定の電圧を上記第１ゲート電極に供給する読み出しゲ
ート線と、 データの消去時、書き込み時及び読み出し時にそれぞれ
所定の電圧を上記第１拡散層に供給する読み出し線とか
ら構成されていることを特徴とする請求項６記載の不揮
発性半導体メモリシステム。 ８、前記メモリセルマトリクスに設けられたメモリセル
が、 第１導電型の半導体基板と、 上記基板内に設けられた第２導電型の第１、第２、第３
及び第４拡散層と、 上記第１、第２拡散層相互間に設定された第１チャネル
領域と、 上記第２、第３拡散層相互間に設定された第２チャネル
領域と、 上記第３、第４拡散層相互間に設定された第３チャネル
領域と、 上記第１チャネル領域上に設けられた第１ゲート電極と
、 上記第２チャネル領域上に設けられ一部が薄い絶縁膜を
介して上記第３拡散層と重なり合った浮遊ゲート電極と
、 上記浮遊ゲート電極上に設けられた制御ゲート電極と、 上記第３チャネル領域上に設けられた第２ゲート電極と
、 データの消去時、書き込み時及び読み出し時にそれぞれ
所定の電圧を上記第４拡散層に供給する書き込み線と、 データの消去時、書き込み時及び読み出し時にそれぞれ
所定の電圧を上記第２ゲート電極に供給する書き込みゲ
ート線と、 データの消去時、書き込み時及び読み出し時にそれぞれ
所定の電圧を上記制御ゲート電極に供給する制御ゲート
線と、 データの消去時、書き込み時及び読み出し時にそれぞれ
所定の電圧を上記第１ゲート電極に供給する読み出しゲ
ート線と、 データの消去時、書き込み時及び読み出し時にそれぞれ
所定の電圧を上記第１拡散層に供給する読み出し線とか
ら構成され、 前記第１、第２及び第３の各レベルシフト回路のそれぞ
れが、 入力ノードの信号を反転するＣＭＯＳ反転回路と、 上記ＣＭＯＳ反転回路の出力端とレベルシフトされた信
号を得る出力ノードとの間に挿入されゲートに制御信号
が供給されるデプレッション型の第１のＭＯＳトランジ
スタと、 上記出力ノードとレベルシフト用電圧が印加されるノー
ドとの間に挿入されゲートに上記入力ノードの信号が供
給される第２のＭＯＳトランジスタと、 上記出力ノードとレベルシフト用電圧が印加されるノー
ドとの間で上記第２のＭＯＳトランジスタに対して直列
に挿入されゲートに出力ノードの信号が供給される第３
のＭＯＳトランジスタとから構成されていることを特徴
とする請求項６記載の不揮発性半導体メモリシステム。 ９、前記メモリセルマトリクスに設けられたメモリセル
が、 第１導電型の半導体基板と、 上記基板内に設けられた第２導電型の第１、第２及び第
３拡散層と、 上記第１、第２拡散層相互間に設定された第１チャネル
領域と、 上記第２、第３拡散層相互間に設定された第２チャネル
領域と、 上記第１チャネル領域上に設けられ一部が薄い絶縁膜を
介して上記第２拡散層と重なり合った浮遊ゲート電極と
、 上記浮遊ゲート電極上に設けられた制御ゲート電極と、 上記第２チャネル領域上に設けられたゲート電極と、 データの消去時、書き込み時及び読み出し時にそれぞれ
所定の電圧を上記制御ゲート電極に供給する制御ゲート
線と、 データの消去時、書き込み時及び読み出し時にそれぞれ
所定の電圧を上記ゲート電極に供給する選択ゲート線と
、 データの消去時、書き込み時及び読み出し時にそれぞれ
所定の電圧を上記第３拡散層に供給する書き込み線と、 データの消去時、書き込み時及び読み出し時にそれぞれ
所定の電圧を上記第１拡散層に供給する読み出し線とか
ら構成されていることを特徴とする請求項６記載の不揮
発性半導体メモリシステム。 １０、前記メモリセルマトリクスに設けられたメモリセ
ルが、 第１導電型の半導体基板と、 上記基板内に設けられた第２導電型の第１、第２及び第
３拡散層と、 上記第１、第２拡散層相互間に設定された第１チャネル
領域と、 上記第２、第３拡散層相互間に設定された第２チャネル
領域と、 上記第１チャネル領域上に設けられ一部が薄い絶縁膜を
介して上記第２拡散層と重なり合った浮遊ゲート電極と
、 上記浮遊ゲート電極上に設けられた制御ゲート電極と、 上記第２チャネル領域上に設けられたゲート電極と、 データの消去時、書き込み時及び読み出し時にそれぞれ
所定の電圧を上記制御ゲート電極に供給する制御ゲート
線と、 データの消去時、書き込み時及び読み出し時にそれぞれ
所定の電圧を上記ゲート電極に供給する選択ゲート線と
、 データの消去時、書き込み時及び読み出し時にそれぞれ
所定の電圧を上記第３拡散層に供給する書き込み線と、 データの消去時、書き込み時及び読み出し時にそれぞれ
所定の電圧を上記第１拡散層に供給する読み出し線とか
ら構成され、 前記第１、第２及び第３の各レベルシフト回路のそれぞ
れが、 入力ノードの信号を反転するＣＭＯＳ反転回路と、 上記ＣＭＯＳ反転回路の出力端とレベルシフトされた信
号を得る出力ノードとの間に挿入されゲートに制御信号
が供給されるデプレッション型の第１のＭＯＳトランジ
スタと、 上記出力ノードとレベルシフト用電圧が印加されるノー
ドとの間に挿入されゲートに上記入力ノードの信号が供
給される第２のＭＯＳトランジスタと、 上記出力ノードとレベルシフト用電圧が印加されるノー
ドとの間で上記第２のＭＯＳトランジスタに対して直列
に挿入されゲートに出力ノードの信号が供給される第３
のＭＯＳトランジスタとから構成されていることを特徴
とする請求項６記載の不揮発性半導体メモリシステム。 １１、不揮発性トランジスタからなるメモリセルが設け
られたメモリセルマトリクスと、 上記メモリセルマトリクス内のメモリセルをロウ単位で
選択するロウデコーダと、 上記ロウデコーダのデコード出力電圧の振幅をレベル変
換して上記メモリセルマトリクスに供給する第１のレベ
ルシフト回路と、 上記メモリセルマトリクス内のメモリセルをカラム単位
で選択するカラム選択回路と、 上記カラム選択回路の動作を制御するカラムデコーダと
、 上記カラムデコーダのデコード出力電圧の振幅をレベル
変換して上記カラム選択回路に供給する第２のレベルシ
フト回路と、 上記ロウデコーダ及びカラム選択回路によって選択され
る上記メモリセルマトリクス内のメモリセルの記憶デー
タを検出するセンスアンプと、上記ロウデコーダ及びカ
ラム選択回路によって選択される上記メモリセルマトリ
クス内のメモリセルに対してデータの書き込みを行なう
際に書き込み用データの電圧振幅をレベル変換して上記
カラム選択回路に供給する第３のレベルシフト回路と、 上記メモリセルマトリクス内のメモリセルに対してデー
タの書き込みを行なう際に高電圧を発生し上記第１、第
２及び第３のレベルシフト回路に供給する昇圧回路と、 上記メモリセルマトリクス内のメモリセルに対してデー
タの書き込みを行なう際に書き込み時間を設定しこの書
き込み時間に基づいて各種制御信号を発生するタイマ回
路と、 電源電圧が比較的低いときもしくは比較的高いときに所
定の周波数を有する第１のクロック信号を発生する発振
回路と、 電源電圧が比較的高いときもしくは比較的低いときに外
部から所定周波数の第２のクロック信号が入力されるク
ロック信号入力回路と、 上記第１及び第２のクロック信号のいずれかを選択して
上記昇圧回路及び上記タイマ回路に駆動用のクロック信
号として供給制御する制御回路とを備えたメモリチップ
と、 上記メモリチップを駆動するためのバッテリとを具備し
たことを特徴とする不揮発性半導体メモリシステム。 １２、前記メモリセルマトリクスに設けられたメモリセ
ルが、 第１導電型の半導体基板と、 上記基板内に設けられた第２導電型の第１、第２、第３
及び第４拡散層と、 上記第１、第２拡散層相互間に設定された第１チャネル
領域と、 上記第２、第３拡散層相互間に設定された第２チャネル
領域と、 上記第３、第４拡散層相互間に設定された第３チャネル
領域と、 上記第１チャネル領域上に設けられた第１ゲート電極と
、 上記第２チャネル領域上に設けられ一部が薄い絶縁膜を
介して上記第３拡散層と重なり合った浮遊ゲート電極と
、 上記浮遊ゲート電極上に設けられた制御ゲート電極と、 上記第３チャネル領域上に設けられた第２ゲート電極と
、 データの消去時、書き込み時及び読み出し時にそれぞれ
所定の電圧を上記第４拡散層に供給する書き込み線と、 データの消去時、書き込み時及び読み出し時にそれぞれ
所定の電圧を上記第２ゲート電極に供給する書き込みゲ
ート線と、 データの消去時、書き込み時及び読み出し時にそれぞれ
所定の電圧を上記制御ゲート電極に供給する制御ゲート
線と、 データの消去時、書き込み時及び読み出し時にそれぞれ
所定の電圧を上記第１ゲート電極に供給する読み出しゲ
ート線と、 データの消去時、書き込み時及び読み出し時にそれぞれ
所定の電圧を上記第１拡散層に供給する読み出し線とか
ら構成されていることを特徴とする請求項１１記載の不
揮発性半導体メモリシステム。 １３、前記メモリセルマトリクスに設けられたメモリセ
ルが、 第１導電型の半導体基板と、 上記基板内に設けられた第２導電型の第１、第２、第３
及び第４拡散層と、 上記第１、第２拡散層相互間に設定された第１チャネル
領域と、 上記第２、第３拡散層相互間に設定された第２チャネル
領域と、 上記第３、第４拡散層相互間に設定された第３チャネル
領域と、 上記第１チャネル領域上に設けられた第１ゲート電極と
、 上記第２チャネル領域上に設けられ一部が薄い絶縁膜を
介して上記第３拡散層と重なり合った浮遊ゲート電極と
、 上記浮遊ゲート電極上に設けられた制御ゲート電極と、 上記第３チャネル領域上に設けられた第２ゲート電極と
、 データの消去時、書き込み時及び読み出し時にそれぞれ
所定の電圧を上記第４拡散層に供給する書き込み線と、 データの消去時、書き込み時及び読み出し時にそれぞれ
所定の電圧を上記第２ゲート電極に供給する書き込みゲ
ート線と、 データの消去時、書き込み時及び読み出し時にそれぞれ
所定の電圧を上記制御ゲート電極に供給する制御ゲート
線と、 データの消去時、書き込み時及び読み出し時にそれぞれ
所定の電圧を上記第１ゲート電極に供給する読み出しゲ
ート線と、 データの消去時、書き込み時及び読み出し時にそれぞれ
所定の電圧を上記第１拡散層に供給する読み出し線とか
ら構成され、 前記第１、第２及び第３の各レベルシフト回路のそれぞ
れが、 入力ノードの信号を反転するＣＭＯＳ反転回路と、 上記ＣＭＯＳ反転回路の出力端とレベルシフトされた信
号を得る出力ノードとの間に挿入されゲートに制御信号
が供給されるデプレッション型の第１のＭＯＳトランジ
スタと、 上記出力ノードとレベルシフト用電圧が印加されるノー
ドとの間に挿入されゲートに上記入力ノードの信号が供
給される第２のＭＯＳトランジスタと、 上記出力ノードとレベルシフト用電圧が印加されるノー
ドとの間で上記第２のＭＯＳトランジスタに対して直列
に挿入されゲートに出力ノードの信号が供給される第３
のＭＯＳトランジスタとから構成されていることを特徴
とする請求項１１記載の不揮発性半導体メモリシステム
。 １４、前記メモリセルマトリクスに設けられたメモリセ
ルが、 第１導電型の半導体基板と、 上記基板内に設けられた第２導電型の第１、第２及び第
３拡散層と、 上記第１、第２拡散層相互間に設定された第１チャネル
領域と、 上記第２、第３拡散層相互間に設定された第２チャネル
領域と、 上記第１チャネル領域上に設けられ一部が薄い絶縁膜を
介して上記第２拡散層と重なり合った浮遊ゲート電極と
、 上記浮遊ゲート電極上に設けられた制御ゲート電極と、 上記第２チャネル領域上に設けられたゲート電極と、 データの消去時、書き込み時及び読み出し時にそれぞれ
所定の電圧を上記制御ゲート電極に供給する制御ゲート
線と、 データの消去時、書き込み時及び読み出し時にそれぞれ
所定の電圧を上記ゲート電極に供給する選択ゲート線と
、 データの消去時、書き込み時及び読み出し時にそれぞれ
所定の電圧を上記第３拡散層に供給する書き込み線と、 データの消去時、書き込み時及び読み出し時にそれぞれ
所定の電圧を上記第１拡散層に供給する読み出し線とか
ら構成されていることを特徴とする請求項１１記載の不
揮発性半導体メモリシステム。 １５、前記メモリセルマトリクスに設けられたメモリセ
ルが、 第１導電型の半導体基板と、 上記基板内に設けられた第２導電型の第１、第２及び第
３拡散層と、 上記第１、第２拡散層相互間に設定された第１チャネル
領域と、 上記第２、第３拡散層相互間に設定された第２チャネル
領域と、 上記第１チャネル領域上に設けられ一部が薄い絶縁膜を
介して上記第２拡散層と重なり合った浮遊ゲート電極と
、 上記浮遊ゲート電極上に設けられた制御ゲート電極と、 上記第２チャネル領域上に設けられたゲート電極と、 データの消去時、書き込み時及び読み出し時にそれぞれ
所定の電圧を上記制御ゲート電極に供給する制御ゲート
線と、 データの消去時、書き込み時及び読み出し時にそれぞれ
所定の電圧を上記ゲート電極に供給する選択ゲート線と
、 データの消去時、書き込み時及び読み出し時にそれぞれ
所定の電圧を上記第３拡散層に供給する書き込み線と、 データの消去時、書き込み時及び読み出し時にそれぞれ
所定の電圧を上記第１拡散層に供給する読み出し線とか
ら構成され、 前記第１、第２及び第３の各レベルシフト回路のそれぞ
れが、 入力ノードの信号を反転するＣＭＯＳ反転回路と、 上記ＣＭＯＳ反転回路の出力端とレベルシフトされた信
号を得る出力ノードとの間に挿入されゲートに制御信号
が供給されるデプレッション型の第１のＭＯＳトランジ
スタと、 上記出力ノードとレベルシフト用電圧が印加されるノー
ドとの間に挿入されゲートに上記入力ノードの信号が供
給される第２のＭＯＳトランジスタと、 上記出力ノードとレベルシフト用電圧が印加されるノー
ドとの間で上記第２のＭＯＳトランジスタに対して直列
に挿入されゲートに出力ノードの信号が供給される第３
のＭＯＳトランジスタとから構成されていることを特徴
とする請求項１１記載の不揮発性半導体メモリシステム
。 １６、不揮発性トランジスタからなるメモリセルが設け
られたメモリセルマトリクスと、 上記メモリセルマトリクス内のメモリセルをロウ単位で
選択するロウデコーダと、 上記ロウデコーダのデコード出力電圧の振幅をレベル変
換して上記メモリセルマトリクスに供給する第１のレベ
ルシフト回路と、 上記メモリセルマトリクス内のメモリセルをカラム単位
で選択するカラム選択回路と、 上記カラム選択回路の動作を制御するカラムデコーダと
、 上記カラムデコーダのデコード出力電圧の振幅をレベル
変換して上記カラム選択回路に供給する第２のレベルシ
フト回路と、 上記ロウデコーダ及びカラム選択回路によって選択され
る上記メモリセルマトリクス内のメモリセルの記憶デー
タを検出するセンスアンプと、上記ロウデコーダ及びカ
ラム選択回路によって選択される上記メモリセルマトリ
クス内のメモリセルに対してデータの書き込みを行なう
際に書き込み用データの電圧振幅をレベル変換して上記
カラム選択回路に供給する第３のレベルシフト回路と、 上記メモリセルマトリクス内のメモリセルに対してデー
タの書き込みを行なう際に高電圧を発生し上記第１、第
２及び第３のレベルシフト回路に供給する昇圧回路と、 上記メモリセルマトリクス内のメモリセルに対してデー
タの書き込みを行なう際に書き込み時間を設定しこの書
き込み時間に基づいて各種制御信号を発生するタイマ回
路と、 外部から所定周波数のクロック信号が入力されこのクロ
ック信号を上記昇圧回路及び上記タイマ回路に駆動用の
クロック信号として供給するクロック信号入力回路とを
備えたメモリチップと、上記メモリチップを駆動するた
めのバッテリとを具備したことを特徴とする不揮発性半
導体メモリシステム。 １７、前記メモリセルマトリクスに設けられたメモリセ
ルが、 第１導電型の半導体基板と、 上記基板内に設けられた第２導電型の第１、第２、第３
及び第４拡散層と、 上記第１、第２拡散層相互間に設定された第１チャネル
領域と、 上記第２、第３拡散層相互間に設定された第２チャネル
領域と、 上記第３、第４拡散層相互間に設定された第３チャネル
領域と、 上記第１チャネル領域上に設けられた第１ゲート電極と
、 上記第２チャネル領域上に設けられ一部が薄い絶縁膜を
介して上記第３拡散層と重なり合った浮遊ゲート電極と
、 上記浮遊ゲート電極上に設けられた制御ゲート電極と、 上記第３チャネル領域上に設けられた第２ゲート電極と
、 データの消去時、書き込み時及び読み出し時にそれぞれ
所定の電圧を上記第４拡散層に供給する書き込み線と、 データの消去時、書き込み時及び読み出し時にそれぞれ
所定の電圧を上記第２ゲート電極に供給する書き込みゲ
ート線と、 データの消去時、書き込み時及び読み出し時にそれぞれ
所定の電圧を上記制御ゲート電極に供給する制御ゲート
線と、 データの消去時、書き込み時及び読み出し時にそれぞれ
所定の電圧を上記第１ゲート電極に供給する読み出しゲ
ート線と、 データの消去時、書き込み時及び読み出し時にそれぞれ
所定の電圧を上記第１拡散層に供給する読み出し線とか
ら構成されていることを特徴とする請求項１６記載の不
揮発性半導体メモリシステム。 １８、前記メモリセルマトリクスに設けられたメモリセ
ルが、 第１導電型の半導体基板と、 上記基板内に設けられた第２導電型の第１、第２、第３
及び第４拡散層と、 上記第１、第２拡散層相互間に設定された第１チャネル
領域と、 上記第２、第３拡散層相互間に設定された第２チャネル
領域と、 上記第３、第４拡散層相互間に設定された第３チャネル
領域と、 上記第１チャネル領域上に設けられた第１ゲート電極と
、 上記第２チャネル領域上に設けられ一部が薄い絶縁膜を
介して上記第３拡散層と重なり合った浮遊ゲート電極と
、 上記浮遊ゲート電極上に設けられた制御ゲート電極と、 上記第３チャネル領域上に設けられた第２ゲート電極と
、 データの消去時、書き込み時及び読み出し時にそれぞれ
所定の電圧を上記第４拡散層に供給する書き込み線と、 データの消去時、書き込み時及び読み出し時にそれぞれ
所定の電圧を上記第２ゲート電極に供給する書き込みゲ
ート線と、 データの消去時、書き込み時及び読み出し時にそれぞれ
所定の電圧を上記制御ゲート電極に供給する制御ゲート
線と、 データの消去時、書き込み時及び読み出し時にそれぞれ
所定の電圧を上記第１ゲート電極に供給する読み出しゲ
ート線と、 データの消去時、書き込み時及び読み出し時にそれぞれ
所定の電圧を上記第１拡散層に供給する読み出し線とか
ら構成され、 前記第１、第２及び第３の各レベルシフト回路のそれぞ
れが、 入力ノードの信号を反転するＣＭＯＳ反転回路と、 上記ＣＭＯＳ反転回路の出力端とレベルシフトされた信
号を得る出力ノードとの間に挿入されゲートに制御信号
が供給されるデプレッション型の第１のＭＯＳトランジ
スタと、 上記出力ノードとレベルシフト用電圧が印加されるノー
ドとの間に挿入されゲートに上記入カノードの信号が供
給される第２のＭＯＳトランジスタと、 上記出力ノードとレベルシフト用電圧が印加されるノー
ドとの間で上記第２のＭＯＳトランジスタに対して直列
に挿入されゲートに出力ノードの信号が供給される第３
のＭＯＳトランジスタとから構成されていることを特徴
とする請求項１６記載の不揮発性半導体メモリシステム
。 １９、前記メモリセルマトリクスに設けられたメモリセ
ルが、 第１導電型の半導体基板と、 上記基板内に設けられた第２導電型の第１、第２及び第
３拡散層と、 上記第１、第２拡散層相互間に設定された第１チャネル
領域と、 上記第２、第３拡散層相互間に設定された第２チャネル
領域と、 上記第１チャネル領域上に設けられ一部が薄い絶縁膜を
介して上記第２拡散層と重なり合った浮遊ゲート電極と
、 上記浮遊ゲート電極上に設けられた制御ゲート電極と、 上記第２チャネル領域上に設けられたゲート電極と、 データの消去時、書き込み時及び読み出し時にそれぞれ
所定の電圧を上記制御ゲート電極に供給する制御ゲート
線と、 データの消去時、書き込み時及び読み出し時にそれぞれ
所定の電圧を上記ゲート電極に供給する選択ゲート線と
、 データの消去時、書き込み時及び読み出し時にそれぞれ
所定の電圧を上記第３拡散層に供給する書き込み線と、 データの消去時、書き込み時及び読み出し時にそれぞれ
所定の電圧を上記第１拡散層に供給する読み出し線とか
ら構成されていることを特徴とする請求項１６記載の不
揮発性半導体メモリシステム。 ２０、前記メモリセルマトリクスに設けられたメモリセ
ルが、 第１導電型の半導体基板と、 上記基板内に設けられた第２導電型の第１、第２及び第
３拡散層と、 上記第１、第２拡散層相互問に設定された第１チャネル
領域と、 上記第２、第３拡散層相互間に設定された第２チャネル
領域と、 上記第１チャネル領域上に設けられ一部が薄い絶縁膜を
介して上記第２拡散層と重なり合った浮遊ゲート電極と
、 上記浮遊ゲート電極上に設けられた制御ゲート電極と、 上記第２チャネル領域上に設けられたゲート電極と、 データの消去時、書き込み時及び読み出し時にそれぞれ
所定の電圧を上記制御ゲート電極に供給する制御ゲート
線と、 データの消去時、書き込み時及び読み出し時にそれぞれ
所定の電圧を上記ゲート電極に供給する選択ゲート線と
、 データの消去時、書き込み時及び読み出し時にそれぞれ
所定の電圧を上記第３拡散層に供給する書き込み線と、 データの消去時、書き込み時及び読み出し時にそれぞれ
所定の電圧を上記第１拡散層に供給する読み出し線とか
ら構成され、 前記第１、第２及び第３の各レベルシフト回路のそれぞ
れが、 入力ノードの信号を反転するＣＭＯＳ反転回路と、 上記ＣＭＯＳ反転回路の出力端とレベルシフトされた信
号を得る出力ノードとの間に挿入されゲートに制御信号
が供給されるデプレッション型の第１のＭＯＳトランジ
スタと、 上記出力ノードとレベルシフト用電圧が印加されるノー
ドとの問に挿入されゲートに上記入力ノードの信号が供
給される第２のＭＯＳトランジスタと、 上記出力ノードとレベルシフト用電圧が印加されるノー
ドとの間で上記第２のＭＯＳトランジスタに対して直列
に挿入されゲートに出力ノードの信号が供給される第３
のＭＯＳトランジスタとから構成されていることを特徴
とする請求項１６記載の不揮発性半導体メモリシステム
。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32459388A JPH0738274B2 (ja) | 1988-12-22 | 1988-12-22 | 不揮発性半導体メモリシステム |
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