JP3053301B2 - 半導体集積回路及びｉｃカード - Google Patents
半導体集積回路及びｉｃカードInfo
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- JP3053301B2 JP3053301B2 JP4243507A JP24350792A JP3053301B2 JP 3053301 B2 JP3053301 B2 JP 3053301B2 JP 4243507 A JP4243507 A JP 4243507A JP 24350792 A JP24350792 A JP 24350792A JP 3053301 B2 JP3053301 B2 JP 3053301B2
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- JP
- Japan
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- circuit
- write voltage
- clock signal
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- nonvolatile memory
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/30—Power supply circuits
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
- G06K19/00—Record carriers for use with machines and with at least a part designed to carry digital markings
- G06K19/06—Record carriers for use with machines and with at least a part designed to carry digital markings characterised by the kind of the digital marking, e.g. shape, nature, code
- G06K19/067—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components
- G06K19/07—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
Description
【０００１】
【産業上の利用分野】この発明は、外部装置に接続され
てデータ処理を行うＩＣカード及びそれに用いられる半
導体集積回路に関する。
てデータ処理を行うＩＣカード及びそれに用いられる半
導体集積回路に関する。
【０００２】
【従来の技術】図６に従来のＩＣカード２０の構成を示
す。データ処理に必要な演算及び制御を行うＣＰＵ２１
にシステムバス２２を介してＲＯＭ２４、ＥＥＰＲＯＭ
２５及びＲＡＭ２６が接続されている。ＲＯＭ２４には
カード使用者が実際に使用する各種の機能を実行するプ
ログラムが格納され、ＥＥＰＲＯＭ２５にはカード使用
者の個人情報等が書き込まれ、ＲＡＭ２６にはデータ処
理に必要なデータが一時的に格納される。システムバス
２２にはさらに外部装置との間でデータの入出力を行う
入出力回路２７が接続されている。また、Ｐ１は正電源
入力端子、Ｐ２は負電源接地端子、Ｐ３はＣＰＵ２１の
初期化を行うリセット信号が入力されるリセット端子、
Ｐ４は外部クロック信号Ｘｉｎが入力されるクロック端
子、Ｐ５はデータの入出力を行うためのＩ／Ｏ端子であ
る。
す。データ処理に必要な演算及び制御を行うＣＰＵ２１
にシステムバス２２を介してＲＯＭ２４、ＥＥＰＲＯＭ
２５及びＲＡＭ２６が接続されている。ＲＯＭ２４には
カード使用者が実際に使用する各種の機能を実行するプ
ログラムが格納され、ＥＥＰＲＯＭ２５にはカード使用
者の個人情報等が書き込まれ、ＲＡＭ２６にはデータ処
理に必要なデータが一時的に格納される。システムバス
２２にはさらに外部装置との間でデータの入出力を行う
入出力回路２７が接続されている。また、Ｐ１は正電源
入力端子、Ｐ２は負電源接地端子、Ｐ３はＣＰＵ２１の
初期化を行うリセット信号が入力されるリセット端子、
Ｐ４は外部クロック信号Ｘｉｎが入力されるクロック端
子、Ｐ５はデータの入出力を行うためのＩ／Ｏ端子であ
る。
【０００３】ここで、図７にＥＥＰＲＯＭ２５の構成ブ
ロック図を示す。メモリアレー１は、Ｘデコーダ２から
多数のＶｐｐＳＷ７に至る多数のワード線１ａとＹゲー
ト３からＶｐｐＳＷ８に至る多数のビット線１ｂとを有
し、ワード線１ａとビット線１ｂとの交点にそれぞれメ
モリセル１ｃが接続されている。制御回路１１は、ＣＰ
Ｕ２１のマシンサイクルの内部クロック信号φ1をクロ
ックとしてＲＥＡＤＹ、ＬＡＴＣＨ、ＥＲＡＳＥ及びＷ
ＲＩＴＥの４状態を有する順序回路である。状態ＲＥＡ
ＤＹは制御回路１１が書き込み状態に入っていない状態
であり、状態ＬＡＴＣＨ、ＥＲＡＳＥ及びＷＲＩＴＥは
それぞれ制御回路１１がラッチ信号、消去信号及び書き
込み信号を出力する。制御回路１１は、ＣＰＵ２１から
ＥＥＰＲＯＭ５への書き込みを検出してラッチ期間に入
り、ＣＰＵ２１からのデータを順次コラムラッチ９に記
憶する。また、ＣＰＵ２１から制御回路１１への書き込
み命令に応じて消去期間に入り、次いで書き込み期間に
入り、その後完了する。
ロック図を示す。メモリアレー１は、Ｘデコーダ２から
多数のＶｐｐＳＷ７に至る多数のワード線１ａとＹゲー
ト３からＶｐｐＳＷ８に至る多数のビット線１ｂとを有
し、ワード線１ａとビット線１ｂとの交点にそれぞれメ
モリセル１ｃが接続されている。制御回路１１は、ＣＰ
Ｕ２１のマシンサイクルの内部クロック信号φ1をクロ
ックとしてＲＥＡＤＹ、ＬＡＴＣＨ、ＥＲＡＳＥ及びＷ
ＲＩＴＥの４状態を有する順序回路である。状態ＲＥＡ
ＤＹは制御回路１１が書き込み状態に入っていない状態
であり、状態ＬＡＴＣＨ、ＥＲＡＳＥ及びＷＲＩＴＥは
それぞれ制御回路１１がラッチ信号、消去信号及び書き
込み信号を出力する。制御回路１１は、ＣＰＵ２１から
ＥＥＰＲＯＭ５への書き込みを検出してラッチ期間に入
り、ＣＰＵ２１からのデータを順次コラムラッチ９に記
憶する。また、ＣＰＵ２１から制御回路１１への書き込
み命令に応じて消去期間に入り、次いで書き込み期間に
入り、その後完了する。
【０００４】タイマ１２はＣＰＵ２１が発生する内部ク
ロック信号φ1に基づいて、データをラッチしてから次
のデータをラッチするまでの時間及びデータをラッチし
てから書き込み命令を入力するまでの時間を計測し、こ
れが所定のタイムアウト時間を越えると、制御回路１１
は異状であると判断してそれまでの動作を無効にして終
了する。また、制御回路１１は消去信号及び書き込み信
号を発生する際にチャージポンプ１０にＶｐｐ発生信号
を出力する。チャージポンプ１０は制御回路１１からＶ
ｐｐ発生信号を入力すると、クロック端子Ｐ４を介して
入力された外部クロック信号ＸｉｎによってＶｃｃ電源
電圧を昇圧して書き込み用高電圧Ｖｐｐを作成し、これ
をＶｐｐＳＷ７及び８に供給する。
ロック信号φ1に基づいて、データをラッチしてから次
のデータをラッチするまでの時間及びデータをラッチし
てから書き込み命令を入力するまでの時間を計測し、こ
れが所定のタイムアウト時間を越えると、制御回路１１
は異状であると判断してそれまでの動作を無効にして終
了する。また、制御回路１１は消去信号及び書き込み信
号を発生する際にチャージポンプ１０にＶｐｐ発生信号
を出力する。チャージポンプ１０は制御回路１１からＶ
ｐｐ発生信号を入力すると、クロック端子Ｐ４を介して
入力された外部クロック信号ＸｉｎによってＶｃｃ電源
電圧を昇圧して書き込み用高電圧Ｖｐｐを作成し、これ
をＶｐｐＳＷ７及び８に供給する。
【０００５】アドレスラッチ１３で保持されたアドレス
信号に基づいてＸデコーダ２はワード線１ａを、Ｙデコ
ーダ４はＹゲート３をそれぞれ選択する。ＣＰＵ２１か
らの信号はデータバス及びドライバ５を介して選択され
たＹゲート３に入力される。一方、Ｙゲート３からの信
号はセンスアンプ６を介してデータバスに接続される。
信号に基づいてＸデコーダ２はワード線１ａを、Ｙデコ
ーダ４はＹゲート３をそれぞれ選択する。ＣＰＵ２１か
らの信号はデータバス及びドライバ５を介して選択され
たＹゲート３に入力される。一方、Ｙゲート３からの信
号はセンスアンプ６を介してデータバスに接続される。
【０００６】ＶｐｐＳＷ７はチャージポンプ１０から供
給された書き込み用高電圧ＶｐｐをＸデコーダ２により
選択されたワード線１ａに供給し、ＶｐｐＳＷ８はコラ
ムラッチ９に記憶された情報に基づいて各ビット線１ｂ
に高電圧Ｖｐｐを供給する。ドライバ５からの書き込み
データは、Ｙゲート３、選択されたビット線１ｂ及びＶ
ｐｐＳＷ８を介してコラムラッチ９に記憶される。
給された書き込み用高電圧ＶｐｐをＸデコーダ２により
選択されたワード線１ａに供給し、ＶｐｐＳＷ８はコラ
ムラッチ９に記憶された情報に基づいて各ビット線１ｂ
に高電圧Ｖｐｐを供給する。ドライバ５からの書き込み
データは、Ｙゲート３、選択されたビット線１ｂ及びＶ
ｐｐＳＷ８を介してコラムラッチ９に記憶される。
【０００７】一般にＥＥＰＲＯＭは書き込み時間が長い
ため、書き込もうとするデータを複数コラムラッチ９内
に記憶し、これらを選択されたワード線１ａ上のメモリ
セル１ｃに同時に書き込む。このようにすることによ
り、書き込み時間を実効的に減じている。また、ゲート
１５はＣＰＵ２１からのアドレス信号に基づいてＥＥＰ
ＲＯＭを選択する信号を発生させるゲートである。立ち
上がり制御回路１４は、高電圧Ｖｐｐの立ち上がりを緩
やかにするための回路であり、ＣＰＵ２１から発生され
る内部クロック信号φ1に基づいて動作し、チャージポ
ンプ１０に立ち上がり制御信号を出力する。
ため、書き込もうとするデータを複数コラムラッチ９内
に記憶し、これらを選択されたワード線１ａ上のメモリ
セル１ｃに同時に書き込む。このようにすることによ
り、書き込み時間を実効的に減じている。また、ゲート
１５はＣＰＵ２１からのアドレス信号に基づいてＥＥＰ
ＲＯＭを選択する信号を発生させるゲートである。立ち
上がり制御回路１４は、高電圧Ｖｐｐの立ち上がりを緩
やかにするための回路であり、ＣＰＵ２１から発生され
る内部クロック信号φ1に基づいて動作し、チャージポ
ンプ１０に立ち上がり制御信号を出力する。
【０００８】
【発明が解決しようとする課題】上述したように、ＣＰ
Ｕ２１の動作のためにクロック端子Ｐ４を介して入力さ
れ且つＣＰＵ２１に供給される外部クロック信号Ｘｉｎ
をＥＥＰＲＯＭ２５のチャージポンプ１０のクロックと
して共用していた。このため、ＣＰＵ２１の動作速度を
変えるために外部クロック信号Ｘｉｎの周波数を下げる
と、チャージポンプ１０から発生される書き込み用高電
圧Ｖｐｐが低下してしまい、正常な動作が困難になる恐
れがあるという問題点があった。
Ｕ２１の動作のためにクロック端子Ｐ４を介して入力さ
れ且つＣＰＵ２１に供給される外部クロック信号Ｘｉｎ
をＥＥＰＲＯＭ２５のチャージポンプ１０のクロックと
して共用していた。このため、ＣＰＵ２１の動作速度を
変えるために外部クロック信号Ｘｉｎの周波数を下げる
と、チャージポンプ１０から発生される書き込み用高電
圧Ｖｐｐが低下してしまい、正常な動作が困難になる恐
れがあるという問題点があった。
【０００９】また、外部クロック信号Ｘｉｎの周波数が
変化すると、ＣＰＵ２１で発生される内部クロック信号
φ1の周波数も変化するので、この内部クロック信号φ1
に基づいて動作するタイマ１２で決定される書き込み時
間も変化することになる。その結果、メモリセル１ｃの
信頼性を保証し且つ十分な書き込みを行うための最適な
書き込み時間を確保することが困難であるという問題点
もあった。
変化すると、ＣＰＵ２１で発生される内部クロック信号
φ1の周波数も変化するので、この内部クロック信号φ1
に基づいて動作するタイマ１２で決定される書き込み時
間も変化することになる。その結果、メモリセル１ｃの
信頼性を保証し且つ十分な書き込みを行うための最適な
書き込み時間を確保することが困難であるという問題点
もあった。
【００１０】この発明はこのような問題点を解消するた
めになされたもので、外部から入力されるクロック信号
の周波数に拘わらずに正常な動作と最適な書き込み時間
を確保することのできる半導体集積回路及びそれを用い
たＩＣカードを提供することを目的とする。
めになされたもので、外部から入力されるクロック信号
の周波数に拘わらずに正常な動作と最適な書き込み時間
を確保することのできる半導体集積回路及びそれを用い
たＩＣカードを提供することを目的とする。
【００１１】
【００１２】
【００１３】
【課題を解決するための手段】請求項１に係る半導体集
積回路は、書き込み可能な不揮発性メモリと、書き込み
電圧を発生させて前記不揮発性メモリに供給するための
書き込み電圧発生回路と、第１のクロック信号を発生さ
せて前記書き込み電圧発生回路に供給するクロック信号
発生回路と、前記不揮発性メモリの同一ワード線上に複
数のデータを一度に書き込むために複数のデータを一時
的にラッチし記憶するラッチ回路と、前記書き込み電圧
発生回路で発生された書き込み電圧を前記不揮発性メモ
リに印加する時間を計測すると共に前記ラッチ回路がデ
ータをラッチする時間間隔を計測するタイマと、前記不
揮発性メモリへの書き込みを制御し且つ前記タイマによ
り計測されたデータラッチの時間間隔が所定値を越える
とそれまで前記ラッチ回路に記憶されたデータを無効と
する制御回路と、前記書き込み電圧発生回路が書き込み
電圧を前記不揮発性メモリに供給する際には前記クロッ
ク信号発生回路で発生された第１のクロック信号を選択
して前記タイマ及び前記制御回路に供給し、前記書き込
み電圧発生回路が書き込み電圧を前記不揮発性メモリに
供給しないときには外部から入力される第２のクロック
信号を選択して前記タイマ及び前記制御回路に供給する
切り替え手段とを備えたものである。
積回路は、書き込み可能な不揮発性メモリと、書き込み
電圧を発生させて前記不揮発性メモリに供給するための
書き込み電圧発生回路と、第１のクロック信号を発生さ
せて前記書き込み電圧発生回路に供給するクロック信号
発生回路と、前記不揮発性メモリの同一ワード線上に複
数のデータを一度に書き込むために複数のデータを一時
的にラッチし記憶するラッチ回路と、前記書き込み電圧
発生回路で発生された書き込み電圧を前記不揮発性メモ
リに印加する時間を計測すると共に前記ラッチ回路がデ
ータをラッチする時間間隔を計測するタイマと、前記不
揮発性メモリへの書き込みを制御し且つ前記タイマによ
り計測されたデータラッチの時間間隔が所定値を越える
とそれまで前記ラッチ回路に記憶されたデータを無効と
する制御回路と、前記書き込み電圧発生回路が書き込み
電圧を前記不揮発性メモリに供給する際には前記クロッ
ク信号発生回路で発生された第１のクロック信号を選択
して前記タイマ及び前記制御回路に供給し、前記書き込
み電圧発生回路が書き込み電圧を前記不揮発性メモリに
供給しないときには外部から入力される第２のクロック
信号を選択して前記タイマ及び前記制御回路に供給する
切り替え手段とを備えたものである。
【００１４】請求項２に係るＩＣカードは、第２のクロ
ック信号に基づいて動作し且つデータ処理を行うＣＰＵ
と、前記ＣＰＵを動作させるためのプログラムを格納す
るＲＯＭと、一時的にデータを記憶するＲＡＭと、外部
との間でデータの入出力を行う入出力回路と、書き込み
可能な不揮発性メモリと、書き込み電圧を発生させて前
記不揮発性メモリに供給するための書き込み電圧発生回
路と、第１のクロック信号を発生させて前記書き込み電
圧発生回路に供給するクロック信号発生回路と、前記不
揮発性メモリの同一ワード線上に複数のデータを一度に
書き込むために複数のデータを一時的にラッチし記憶す
るラッチ回路と、前記書き込み電圧発生回路で発生され
た書き込み電圧を前記不揮発性メモリに印加する時間を
計測すると共に前記ラッチ回路がデータをラッチする時
間間隔を計測するタイマと、前記不揮発性メモリへの書
き込みを制御し且つ前記タイマにより計測されたデータ
ラッチの時間間隔が所定値を越えるとそれまで前記ラッ
チ回路に記憶されたデータを無効とする制御回路と、前
記書き込み電圧発生回路が書き込み電圧を前記不揮発性
メモリに供給する際には前記クロック信号発生回路で発
生された第１のクロック信号を選択して前記タイマ及び
前記制御回路に供給し、前記書き込み電圧発生回路が書
き込み電圧を前記不揮発性メモリに供給しないときには
前記ＣＰＵから入力される第２のクロック信号を選択し
て前記タイマ及び前記制御回路に供給する切り替え手段
とを備えたものである。
ック信号に基づいて動作し且つデータ処理を行うＣＰＵ
と、前記ＣＰＵを動作させるためのプログラムを格納す
るＲＯＭと、一時的にデータを記憶するＲＡＭと、外部
との間でデータの入出力を行う入出力回路と、書き込み
可能な不揮発性メモリと、書き込み電圧を発生させて前
記不揮発性メモリに供給するための書き込み電圧発生回
路と、第１のクロック信号を発生させて前記書き込み電
圧発生回路に供給するクロック信号発生回路と、前記不
揮発性メモリの同一ワード線上に複数のデータを一度に
書き込むために複数のデータを一時的にラッチし記憶す
るラッチ回路と、前記書き込み電圧発生回路で発生され
た書き込み電圧を前記不揮発性メモリに印加する時間を
計測すると共に前記ラッチ回路がデータをラッチする時
間間隔を計測するタイマと、前記不揮発性メモリへの書
き込みを制御し且つ前記タイマにより計測されたデータ
ラッチの時間間隔が所定値を越えるとそれまで前記ラッ
チ回路に記憶されたデータを無効とする制御回路と、前
記書き込み電圧発生回路が書き込み電圧を前記不揮発性
メモリに供給する際には前記クロック信号発生回路で発
生された第１のクロック信号を選択して前記タイマ及び
前記制御回路に供給し、前記書き込み電圧発生回路が書
き込み電圧を前記不揮発性メモリに供給しないときには
前記ＣＰＵから入力される第２のクロック信号を選択し
て前記タイマ及び前記制御回路に供給する切り替え手段
とを備えたものである。
【００１５】
【００１６】
【作用】請求項１の半導体集積回路においては、切り替
え手段が、書き込み電圧発生回路が書き込み電圧を不揮
発性メモリに供給する際にはクロック信号発生回路で発
生された第１のクロック信号を選択し、書き込み電圧発
生回路が書き込み電圧を不揮発性メモリに供給しないと
きには外部から入力される第２のクロック信号を選択し
てこれをタイマ及び制御回路に供給する。そして、ラッ
チ回路が不揮発性メモリの同一ワード線上に一度に書き
込むために複数のデータを一時的にラッチし、ラッチ回
路がデータをラッチする時間間隔をタイマで計測し、計
測されたデータラッチの時間間隔が所定値を越えるとそ
れまでラッチ回路に記憶されたデータを制御回路が無効
とする。請求項２のＩＣカードにおいては、ＣＰＵが第
２のクロック信号に基づいて動作し、切り替え手段が、
書き込み電圧発生回路が書き込み電圧を不揮発性メモリ
に供給する際にはクロック信号発生回路で発生された第
１のクロック信号を選択し、書き込み電圧発生回路が書
き込み電圧を不揮発性メモリに供給しないときにはＣＰ
Ｕから入力される第２のクロック信号を選択してこれを
タイマ及び制御回路に供給する。そして、ラッチ回路が
不揮発性メモリの同一ワード線上に一度に書き込むため
に複数のデータを一時的にラッチし、ラッチ回路がデー
タをラッチする時間間隔をタイマで計測し、計測された
データラッチの時間間隔が所定値を越えるとそれまでラ
ッチ回路に記憶されたデータを制御回路が無効とする。
え手段が、書き込み電圧発生回路が書き込み電圧を不揮
発性メモリに供給する際にはクロック信号発生回路で発
生された第１のクロック信号を選択し、書き込み電圧発
生回路が書き込み電圧を不揮発性メモリに供給しないと
きには外部から入力される第２のクロック信号を選択し
てこれをタイマ及び制御回路に供給する。そして、ラッ
チ回路が不揮発性メモリの同一ワード線上に一度に書き
込むために複数のデータを一時的にラッチし、ラッチ回
路がデータをラッチする時間間隔をタイマで計測し、計
測されたデータラッチの時間間隔が所定値を越えるとそ
れまでラッチ回路に記憶されたデータを制御回路が無効
とする。請求項２のＩＣカードにおいては、ＣＰＵが第
２のクロック信号に基づいて動作し、切り替え手段が、
書き込み電圧発生回路が書き込み電圧を不揮発性メモリ
に供給する際にはクロック信号発生回路で発生された第
１のクロック信号を選択し、書き込み電圧発生回路が書
き込み電圧を不揮発性メモリに供給しないときにはＣＰ
Ｕから入力される第２のクロック信号を選択してこれを
タイマ及び制御回路に供給する。そして、ラッチ回路が
不揮発性メモリの同一ワード線上に一度に書き込むため
に複数のデータを一時的にラッチし、ラッチ回路がデー
タをラッチする時間間隔をタイマで計測し、計測された
データラッチの時間間隔が所定値を越えるとそれまでラ
ッチ回路に記憶されたデータを制御回路が無効とする。
【００１７】
【実施例】以下、この発明の実施例を添付図面に基づい
て説明する。図１はこの発明の一実施例に係るＩＣカー
ドを示すブロック図である。データ処理に必要な演算及
び制御を行うＣＰＵ２１にシステムバス２２を介してＲ
ＯＭ２４、ＥＥＰＲＯＭ３５及びＲＡＭ２６が接続され
ている。システムバス２２にはさらに外部装置との間で
データの入出力を行う入出力回路２７が接続されてい
る。また、Ｐ１は正電源入力端子、Ｐ２は負電源接地端
子、Ｐ３はＣＰＵ２１の初期化を行うリセット信号が入
力されるリセット端子、Ｐ４は外部クロック信号Ｘｉｎ
が入力されるクロック端子、Ｐ５はデータの入出力を行
うためのＩ／Ｏ端子である。
て説明する。図１はこの発明の一実施例に係るＩＣカー
ドを示すブロック図である。データ処理に必要な演算及
び制御を行うＣＰＵ２１にシステムバス２２を介してＲ
ＯＭ２４、ＥＥＰＲＯＭ３５及びＲＡＭ２６が接続され
ている。システムバス２２にはさらに外部装置との間で
データの入出力を行う入出力回路２７が接続されてい
る。また、Ｐ１は正電源入力端子、Ｐ２は負電源接地端
子、Ｐ３はＣＰＵ２１の初期化を行うリセット信号が入
力されるリセット端子、Ｐ４は外部クロック信号Ｘｉｎ
が入力されるクロック端子、Ｐ５はデータの入出力を行
うためのＩ／Ｏ端子である。
【００１８】図２にＥＥＰＲＯＭ３５の構成ブロック図
を示す。メモリアレー１、Ｘデコーダ２、Ｙゲート３、
Ｙデコーダ４、ドライバ５、センスアンプ６、ＶｐｐＳ
Ｗ７及び８、コラムラッチ９、チャージポンプ１０、制
御回路１１、タイマ１２、アドレスラッチ１３及び立ち
上がり制御回路１４はそれぞれ図７に示した同一番号の
部材と同様のものである。
を示す。メモリアレー１、Ｘデコーダ２、Ｙゲート３、
Ｙデコーダ４、ドライバ５、センスアンプ６、ＶｐｐＳ
Ｗ７及び８、コラムラッチ９、チャージポンプ１０、制
御回路１１、タイマ１２、アドレスラッチ１３及び立ち
上がり制御回路１４はそれぞれ図７に示した同一番号の
部材と同様のものである。
【００１９】制御回路１１に発振回路１６が接続され、
発振回路１６にチャージポンプ１０とクロック信号発生
回路１７とが接続されている。クロック信号発生回路１
７には切り替え回路１８を介して制御回路１１及びタイ
マ１２が接続されると共に立ち上がり制御回路１４が接
続されている。発振回路１６は、制御回路１１から発せ
られる発振制御信号に基づいて発振し、ＯＳＣ信号を発
生してチャージポンプ１０及びクロック信号発生回路１
７に供給する。クロック信号発生回路１７は発振回路１
６からのＯＳＣ信号に基づいてクロック信号φ2を発生
する。切り替え回路１８は、制御回路１１から発せられ
る発振制御信号に基づいて、ＣＰＵ２１で発生される内
部クロック信号φ1とクロック信号発生回路１７で発生
されるクロック信号φ2のいずれかを選択し、制御回路
１１及びタイマ１２に供給する。
発振回路１６にチャージポンプ１０とクロック信号発生
回路１７とが接続されている。クロック信号発生回路１
７には切り替え回路１８を介して制御回路１１及びタイ
マ１２が接続されると共に立ち上がり制御回路１４が接
続されている。発振回路１６は、制御回路１１から発せ
られる発振制御信号に基づいて発振し、ＯＳＣ信号を発
生してチャージポンプ１０及びクロック信号発生回路１
７に供給する。クロック信号発生回路１７は発振回路１
６からのＯＳＣ信号に基づいてクロック信号φ2を発生
する。切り替え回路１８は、制御回路１１から発せられ
る発振制御信号に基づいて、ＣＰＵ２１で発生される内
部クロック信号φ1とクロック信号発生回路１７で発生
されるクロック信号φ2のいずれかを選択し、制御回路
１１及びタイマ１２に供給する。
【００２０】なお、ゲート１９はこのＥＥＰＲＯＭ３５
にアクセスするときに選択信号を発生するゲートであ
り、アドレス信号Ａ１３〜Ａ１５及びＣＰＵ２１が命令
語を読み出すときに発生するＳＹＮＣ信号を入力する。
この実施例では、ＳＹＮＣ信号が発生したときはゲート
１９から選択信号が発生せず、ＥＥＰＲＯＭ３５から命
令語を読み出せないように構成されている。これによ
り、ＥＥＰＲＯＭ３５にプログラムを記憶させるような
使用が禁止される。
にアクセスするときに選択信号を発生するゲートであ
り、アドレス信号Ａ１３〜Ａ１５及びＣＰＵ２１が命令
語を読み出すときに発生するＳＹＮＣ信号を入力する。
この実施例では、ＳＹＮＣ信号が発生したときはゲート
１９から選択信号が発生せず、ＥＥＰＲＯＭ３５から命
令語を読み出せないように構成されている。これによ
り、ＥＥＰＲＯＭ３５にプログラムを記憶させるような
使用が禁止される。
【００２１】メモリアレー１により不揮発性メモリが、
チャージポンプ１０により書き込み電圧発生回路が、切
り替え回路１８により切り替え手段が、コラムラッチ９
によりラッチ回路がそれぞれ構成されている。
チャージポンプ１０により書き込み電圧発生回路が、切
り替え回路１８により切り替え手段が、コラムラッチ９
によりラッチ回路がそれぞれ構成されている。
【００２２】次に、この実施例の動作について図３のタ
イミングチャート及び図４の状態遷移図を参照して説明
する。制御回路１１はＥＲＡＳＥ状態及びＷＲＩＴＥ状
態にあるときにハイレベルの発振制御信号を出力し、こ
れにより発振回路１６からＯＳＣ信号が発生されると共
に切り替え回路１８はクロック信号発生回路１７が発生
したクロック信号φ2を選択してこれを制御回路１１及
びタイマ１２に供給する。
イミングチャート及び図４の状態遷移図を参照して説明
する。制御回路１１はＥＲＡＳＥ状態及びＷＲＩＴＥ状
態にあるときにハイレベルの発振制御信号を出力し、こ
れにより発振回路１６からＯＳＣ信号が発生されると共
に切り替え回路１８はクロック信号発生回路１７が発生
したクロック信号φ2を選択してこれを制御回路１１及
びタイマ１２に供給する。
【００２３】制御回路１１がＲＥＡＤＹ状態にあるとき
にＣＰＵ２１がＥＥＰＲＯＭ３５に書き込み動作を行う
と、ゲート１９からハイレベルの選択信号が発せられ、
制御回路１１はＬＡＴＣＨ状態へと変化する。このと
き、ＣＰＵ２１は同一ページ内に必要な数だけの書き込
み動作を行う。書き込みたいアドレスはアドレスラッチ
１３にラッチされ、データはコラムラッチ９にラッチさ
れる。このとき、タイマ１２はＣＰＵ２１からの書き込
みがあるたびにクリアされるが、ＣＰＵ２１から次の書
き込みがあるまで、すなわちコラムラッチ９に次のデー
タがラッチされるまでに所定時間、例えば０．４ｍｓに
達すると、制御回路１１はＲＥＡＤＹ状態に変化し、そ
れまでの書き込みによりラッチされたデータは無効とな
る。あるいは、制御回路１１がＥＲＡＳＥ状態に移行す
るように構成することもできる。
にＣＰＵ２１がＥＥＰＲＯＭ３５に書き込み動作を行う
と、ゲート１９からハイレベルの選択信号が発せられ、
制御回路１１はＬＡＴＣＨ状態へと変化する。このと
き、ＣＰＵ２１は同一ページ内に必要な数だけの書き込
み動作を行う。書き込みたいアドレスはアドレスラッチ
１３にラッチされ、データはコラムラッチ９にラッチさ
れる。このとき、タイマ１２はＣＰＵ２１からの書き込
みがあるたびにクリアされるが、ＣＰＵ２１から次の書
き込みがあるまで、すなわちコラムラッチ９に次のデー
タがラッチされるまでに所定時間、例えば０．４ｍｓに
達すると、制御回路１１はＲＥＡＤＹ状態に変化し、そ
れまでの書き込みによりラッチされたデータは無効とな
る。あるいは、制御回路１１がＥＲＡＳＥ状態に移行す
るように構成することもできる。
【００２４】制御回路１１はＣＰＵ２１から書き込みの
実行を指示する書き込み指示信号を入力すると、ＥＲＡ
ＳＥ状態となり、発振制御信号、Ｖｐｐ発生信号及び消
去信号をハイレベルとする。発振制御信号がハイレベル
となったことにより発振回路１６からＯＳＣ信号が発生
されると共に切り替え回路１８はクロック信号発生回路
１７が発生したクロック信号φ2を選択してこれを制御
回路１１及びタイマ１２に供給する。クロック信号φ2
は立ち上がり制御回路１４にも供給され、立ち上がり制
御回路１４からチャージポンプ１０に立ち上がり制御信
号が出力される。チャージポンプ１０は、発振回路１６
からＯＳＣ信号を入力すると共に制御回路１１からハイ
レベルのＶｐｐ発生信号を入力し、立ち上がり制御信号
のもとに書き込み用の高電圧Ｖｐｐを発生させる。
実行を指示する書き込み指示信号を入力すると、ＥＲＡ
ＳＥ状態となり、発振制御信号、Ｖｐｐ発生信号及び消
去信号をハイレベルとする。発振制御信号がハイレベル
となったことにより発振回路１６からＯＳＣ信号が発生
されると共に切り替え回路１８はクロック信号発生回路
１７が発生したクロック信号φ2を選択してこれを制御
回路１１及びタイマ１２に供給する。クロック信号φ2
は立ち上がり制御回路１４にも供給され、立ち上がり制
御回路１４からチャージポンプ１０に立ち上がり制御信
号が出力される。チャージポンプ１０は、発振回路１６
からＯＳＣ信号を入力すると共に制御回路１１からハイ
レベルのＶｐｐ発生信号を入力し、立ち上がり制御信号
のもとに書き込み用の高電圧Ｖｐｐを発生させる。
【００２５】制御回路１１は、タイマ１２により消去時
間のカウントを開始し、所定時間例えば５ｍｓが経過す
ると、ＷＲＩＴＥ状態に移行し、消去信号がローレベル
となって書き込み信号がハイレベルとなる。さらに制御
回路１１は、タイマ１２により書き込み時間のカウント
を開始し、所定時間例えば５ｍｓが経過すると、今度は
ＲＥＡＤＹ状態に移行し、書き込み信号がローレベルと
なる。同様に、発振制御信号及びＶｐｐ発生信号もロー
レベルとなる。これにより、発振回路１６は発振を停止
し、切り替え回路１８はＣＰＵ２１が発生する内部クロ
ック信号φ1を選択して制御回路１１及びタイマ１２に
供給する。
間のカウントを開始し、所定時間例えば５ｍｓが経過す
ると、ＷＲＩＴＥ状態に移行し、消去信号がローレベル
となって書き込み信号がハイレベルとなる。さらに制御
回路１１は、タイマ１２により書き込み時間のカウント
を開始し、所定時間例えば５ｍｓが経過すると、今度は
ＲＥＡＤＹ状態に移行し、書き込み信号がローレベルと
なる。同様に、発振制御信号及びＶｐｐ発生信号もロー
レベルとなる。これにより、発振回路１６は発振を停止
し、切り替え回路１８はＣＰＵ２１が発生する内部クロ
ック信号φ1を選択して制御回路１１及びタイマ１２に
供給する。
【００２６】なお、発振回路１６が作動し、制御回路１
１がクロック信号発生回路１７からのクロック信号φ2
により動作しているときには、クロック端子Ｐ４への外
部からのクロック入力を禁止してＣＰＵ２１を停止さ
せ、省電力化を図ることもできる。また、図５に示され
るように、制御回路１１の代わりにＣＰＵ２１により直
接セット／リセットできる制御レジスタ３１を設け、こ
の制御レジスタ３１から発振回路１６に発振制御信号
を、チャージポンプ１０にＶｐｐ発生信号をそれぞれ出
力するように構成することもできる。この場合、タイマ
１２もＣＰＵ２１により直接制御する。このように、Ｃ
ＰＵ２１によって制御レジスタ３１及びタイマ１２を直
接制御するので、図２の切り替え回路１８は不要とな
る。なお、上記の各実施例ではメモリとしてＥＥＰＲＯ
Ｍを用いたが、書き込み可能な他の不揮発性メモリを用
いることもできる。
１がクロック信号発生回路１７からのクロック信号φ2
により動作しているときには、クロック端子Ｐ４への外
部からのクロック入力を禁止してＣＰＵ２１を停止さ
せ、省電力化を図ることもできる。また、図５に示され
るように、制御回路１１の代わりにＣＰＵ２１により直
接セット／リセットできる制御レジスタ３１を設け、こ
の制御レジスタ３１から発振回路１６に発振制御信号
を、チャージポンプ１０にＶｐｐ発生信号をそれぞれ出
力するように構成することもできる。この場合、タイマ
１２もＣＰＵ２１により直接制御する。このように、Ｃ
ＰＵ２１によって制御レジスタ３１及びタイマ１２を直
接制御するので、図２の切り替え回路１８は不要とな
る。なお、上記の各実施例ではメモリとしてＥＥＰＲＯ
Ｍを用いたが、書き込み可能な他の不揮発性メモリを用
いることもできる。
【００２７】
【００２８】
【００２９】
【発明の効果】請求項１に係る半導体集積回路は、書き
込み可能な不揮発性メモリと、書き込み電圧を発生させ
て前記不揮発性メモリに供給するための書き込み電圧発
生回路と、第１のクロック信号を発生させて前記書き込
み電圧発生回路に供給するクロック信号発生回路と、前
記不揮発性メモリの同一ワード線上に複数のデータを一
度に書き込むために複数のデータを一時的にラッチし記
憶するラッチ回路と、前記書き込み電圧発生回路で発生
された書き込み電圧を前記不揮発性メモリに印加する時
間を計測すると共に前記ラッチ回路がデータをラッチす
る時間間隔を計測するタイマと、前記不揮発性メモリへ
の書き込みを制御し且つ前記タイマにより計測されたデ
ータラッチの時間間隔が所定値を越えるとそれまで前記
ラッチ回路に記憶されたデータを無効とする制御回路
と、前記書き込み電圧発生回路が書き込み電圧を前記不
揮発性メモリに供給する際には前記クロック信号発生回
路で発生された第１のクロック信号を選択して前記タイ
マ及び前記制御回路に供給し、前記書き込み電圧発生回
路が書き込み電圧を前記不揮発性メモリに供給しないと
きには外部から入力される第２のクロック信号を選択し
て前記タイマ及び前記制御回路に供給する切り替え手段
とを備えているので、正常な動作を確保すると共に書き
込み時間を実効的に減じることが可能となる。
込み可能な不揮発性メモリと、書き込み電圧を発生させ
て前記不揮発性メモリに供給するための書き込み電圧発
生回路と、第１のクロック信号を発生させて前記書き込
み電圧発生回路に供給するクロック信号発生回路と、前
記不揮発性メモリの同一ワード線上に複数のデータを一
度に書き込むために複数のデータを一時的にラッチし記
憶するラッチ回路と、前記書き込み電圧発生回路で発生
された書き込み電圧を前記不揮発性メモリに印加する時
間を計測すると共に前記ラッチ回路がデータをラッチす
る時間間隔を計測するタイマと、前記不揮発性メモリへ
の書き込みを制御し且つ前記タイマにより計測されたデ
ータラッチの時間間隔が所定値を越えるとそれまで前記
ラッチ回路に記憶されたデータを無効とする制御回路
と、前記書き込み電圧発生回路が書き込み電圧を前記不
揮発性メモリに供給する際には前記クロック信号発生回
路で発生された第１のクロック信号を選択して前記タイ
マ及び前記制御回路に供給し、前記書き込み電圧発生回
路が書き込み電圧を前記不揮発性メモリに供給しないと
きには外部から入力される第２のクロック信号を選択し
て前記タイマ及び前記制御回路に供給する切り替え手段
とを備えているので、正常な動作を確保すると共に書き
込み時間を実効的に減じることが可能となる。
【００３０】請求項２に係るＩＣカードは、第２のクロ
ック信号に基づいて動作し且つデータ処理を行うＣＰＵ
と、前記ＣＰＵを動作させるためのプログラムを格納す
るＲＯＭと、一時的にデータを記憶するＲＡＭと、外部
との間でデータの入出力を行う入出力回路と、書き込み
可能な不揮発性メモリと、書き込み電圧を発生させて前
記不揮発性メモリに供給するための書き込み電圧発生回
路と、第１のクロック信号を発生させて前記書き込み電
圧発生回路に供給するクロック信号発生回路と、前記不
揮発性メモリの同一ワード線上に複数のデータを一度に
書き込むために複数のデータを一時的にラッチし記憶す
るラッチ回路と、前記書き込み電圧発生回路で発生され
た書き込み電圧を前記不揮発性メモリに印加する時間を
計測すると共に前記ラッチ回路がデータをラッチする時
間間隔を計測するタイマと、前記不揮発性メモリへの書
き込みを制御し且つ前記タイマにより計測されたデータ
ラッチの時間間隔が所定値を越えるとそれまで前記ラッ
チ回路に記憶されたデータを無効とする制御回路と、前
記書き込み電圧発生回路が書き込み電圧を前記不揮発性
メモリに供給する際には前記クロック信号発生回路で発
生された第１のクロック信号を選択して前記タイマ及び
前記制御回路に供給し、前記書き込み電圧発生回路が書
き込み電圧を前記不揮発性メモリに供給しないときには
前記ＣＰＵから入力される第２のクロック信号を選択し
て前記タイマ及び前記制御回路に供給する切り替え手段
とを備えているので、正常な動作を確保すると共に書き
込み時間を実効的に減じることが可能となる。
ック信号に基づいて動作し且つデータ処理を行うＣＰＵ
と、前記ＣＰＵを動作させるためのプログラムを格納す
るＲＯＭと、一時的にデータを記憶するＲＡＭと、外部
との間でデータの入出力を行う入出力回路と、書き込み
可能な不揮発性メモリと、書き込み電圧を発生させて前
記不揮発性メモリに供給するための書き込み電圧発生回
路と、第１のクロック信号を発生させて前記書き込み電
圧発生回路に供給するクロック信号発生回路と、前記不
揮発性メモリの同一ワード線上に複数のデータを一度に
書き込むために複数のデータを一時的にラッチし記憶す
るラッチ回路と、前記書き込み電圧発生回路で発生され
た書き込み電圧を前記不揮発性メモリに印加する時間を
計測すると共に前記ラッチ回路がデータをラッチする時
間間隔を計測するタイマと、前記不揮発性メモリへの書
き込みを制御し且つ前記タイマにより計測されたデータ
ラッチの時間間隔が所定値を越えるとそれまで前記ラッ
チ回路に記憶されたデータを無効とする制御回路と、前
記書き込み電圧発生回路が書き込み電圧を前記不揮発性
メモリに供給する際には前記クロック信号発生回路で発
生された第１のクロック信号を選択して前記タイマ及び
前記制御回路に供給し、前記書き込み電圧発生回路が書
き込み電圧を前記不揮発性メモリに供給しないときには
前記ＣＰＵから入力される第２のクロック信号を選択し
て前記タイマ及び前記制御回路に供給する切り替え手段
とを備えているので、正常な動作を確保すると共に書き
込み時間を実効的に減じることが可能となる。
【図１】この発明の一実施例に係るＩＣカードを示すブ
ロック図である。
ロック図である。
【図２】図１のＩＣカードに用いられたＥＥＰＲＯＭの
構成を示すブロック図である。
構成を示すブロック図である。
【図３】図２のＥＥＰＲＯＭの動作を示すタイミングチ
ャート図である。
ャート図である。
【図４】図２のＥＥＰＲＯＭに用いられた制御回路の状
態遷移図である。
態遷移図である。
【図５】他の実施例に係るＥＥＰＲＯＭを示すブロック
図である。
図である。
【図６】従来のＩＣカードを示すブロック図である。
【図７】図６のＩＣカードに用いられたＥＥＰＲＯＭの
構成を示すブロック図である。
構成を示すブロック図である。
１ メモリアレー ９ コラムラッチ １０ チャージポンプ １１ 制御回路 １２ タイマ １６ 発振回路 １７ クロック信号発生回路 １８ 切り替え回路 ２１ ＣＰＵ ２４ ＲＯＭ ２６ ＲＡＭ ２７ 入出力回路 ３１ 制御レジスタ ３５ ＥＥＰＲＯＭ
Claims (2)
- 【請求項１】 書き込み可能な不揮発性メモリと、 書き込み電圧を発生させて前記不揮発性メモリに供給す
るための書き込み電圧発生回路と、 第１のクロック信号を発生させて前記書き込み電圧発生
回路に供給するクロック信号発生回路と、 前記不揮発性メモリの同一ワード線上に複数のデータを
一度に書き込むために複数のデータを一時的にラッチし
記憶するラッチ回路と、 前記書き込み電圧発生回路で発生された書き込み電圧を
前記不揮発性メモリに印加する時間を計測すると共に前
記ラッチ回路がデータをラッチする時間間隔を計測する
タイマと、 前記不揮発性メモリへの書き込みを制御し且つ前記タイ
マにより計測されたデータラッチの時間間隔が所定値を
越えるとそれまで前記ラッチ回路に記憶されたデータを
無効とする制御回路と、 前記書き込み電圧発生回路が書き込み電圧を前記不揮発
性メモリに供給する際には前記クロック信号発生回路で
発生された第１のクロック信号を選択して前記タイマ及
び前記制御回路に供給し、前記書き込み電圧発生回路が
書き込み電圧を前記不揮発性メモリに供給しないときに
は外部から入力される第２のクロック信号を選択して前
記タイマ及び前記制御回路に供給する切り替え手段とを
備えたことを特徴とする半導体集積回路。 - 【請求項２】 第２のクロック信号に基づいて動作し且
つデータ処理を行うＣＰＵと、 前記ＣＰＵを動作させるためのプログラムを格納するＲ
ＯＭと、 一時的にデータを記憶するＲＡＭと、 外部との間でデータの入出力を行う入出力回路と、 書き込み可能な不揮発性メモリと、 書き込み電圧を発生させて前記不揮発性メモリに供給す
るための書き込み電圧発生回路と、 第１のクロック信号を発生させて前記書き込み電圧発生
回路に供給するクロック信号発生回路と、 前記不揮発性メモリの同一ワード線上に複数のデータを
一度に書き込むために複数のデータを一時的にラッチし
記憶するラッチ回路と、 前記書き込み電圧発生回路で発生された書き込み電圧を
前記不揮発性メモリに印加する時間を計測すると共に前
記ラッチ回路がデータをラッチする時間間隔を計測する
タイマと、 前記不揮発性メモリへの書き込みを制御し且つ前記タイ
マにより計測されたデータラッチの時間間隔が所定値を
越えるとそれまで前記ラッチ回路に記憶されたデータを
無効とする制御回路と、 前記書き込み電圧発生回路が書き込み電圧を前記不揮発
性メモリに供給する際には前記クロック信号発生回路で
発生された第１のクロック信号を選択して前記タイマ及
び前記制御回路に供給し、前記書き込み電圧発生回路が
書き込み電圧を前記不揮発性メモリに供給しないときに
は前記ＣＰＵから入力される第２のクロック信号を選択
して前記タイマ及び前記制御回路に供給する切り替え手
段とを備えたことを特徴とするＩＣカード。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4243507A JP3053301B2 (ja) | 1992-09-11 | 1992-09-11 | 半導体集積回路及びｉｃカード |
| US08/117,661 US5517460A (en) | 1992-09-11 | 1993-09-08 | Semiconductor integrated circuit and IC card using the same |
| EP93307174A EP0587445B1 (en) | 1992-09-11 | 1993-09-10 | Semiconductor integrated circuit and IC card using the same |
| DE69328396T DE69328396T2 (de) | 1992-09-11 | 1993-09-10 | Integrierte Halbleiterschaltung und diese verwendende IC-Karte |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4243507A JP3053301B2 (ja) | 1992-09-11 | 1992-09-11 | 半導体集積回路及びｉｃカード |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0696303A JPH0696303A (ja) | 1994-04-08 |
| JP3053301B2 true JP3053301B2 (ja) | 2000-06-19 |
Family
ID=17104932
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4243507A Expired - Fee Related JP3053301B2 (ja) | 1992-09-11 | 1992-09-11 | 半導体集積回路及びｉｃカード |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5517460A (ja) |
| EP (1) | EP0587445B1 (ja) |
| JP (1) | JP3053301B2 (ja) |
| DE (1) | DE69328396T2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1185724A (ja) * | 1997-09-12 | 1999-03-30 | Oki Electric Ind Co Ltd | Ｃｐｕモード切替回路 |
| JP3743173B2 (ja) * | 1998-09-08 | 2006-02-08 | 富士通株式会社 | 半導体集積回路 |
| FR2785700B1 (fr) * | 1998-11-10 | 2001-01-12 | St Microelectronics Sa | Procede de gestion d'un circuit electronique |
| FR2798769B1 (fr) * | 1999-09-20 | 2004-03-12 | St Microelectronics Sa | Circuit de programmation ou d'effacement d'une cellule memoire |
| FR2805073B1 (fr) * | 2000-02-11 | 2002-05-03 | Gemplus Card Int | Ecriture en temps reel securisee pour memoire non volatile |
| JP4072503B2 (ja) * | 2004-02-04 | 2008-04-09 | シャープ株式会社 | 補助演算用コプロセッサ内蔵型ｉｃカード及びその制御方法 |
| US7196958B2 (en) | 2004-08-31 | 2007-03-27 | Micron Technology, Inc. | Power efficient memory and cards |
| US7457974B2 (en) * | 2005-09-08 | 2008-11-25 | International Business Machines Corporation | Dynamically changing PCI clocks |
| DE102006021043A1 (de) * | 2006-05-05 | 2007-11-08 | Qimonda Ag | Halbleiter-Bauelement, insbesondere Zwischenspeicher-Bauelement, sowie Verfahren zum Betreiben eines Halbleiter-Bauelements |
| EP2296108B1 (en) * | 2006-06-15 | 2012-11-14 | Kabushiki Kaisha Toshiba | Portable electronic device and control method thereof |
| JP5137545B2 (ja) | 2006-12-25 | 2013-02-06 | 株式会社半導体エネルギー研究所 | 半導体装置及びその駆動方法 |
| JP2011039656A (ja) * | 2009-08-07 | 2011-02-24 | Dainippon Printing Co Ltd | Ｉｃチップ、自己診断方法、自己診断プログラム及びｉｃカード等 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6151695A (ja) * | 1984-08-22 | 1986-03-14 | Hitachi Ltd | 半導体集積回路装置 |
| JPS6246483A (ja) * | 1985-08-22 | 1987-02-28 | Casio Comput Co Ltd | Ｉｃカ−ドにおけるデ−タ書込み方式 |
| US4752871A (en) * | 1985-09-30 | 1988-06-21 | Motorola, Inc. | Single-chip microcomputer having a program register for controlling two EEPROM arrays |
| JPH029090A (ja) * | 1988-06-27 | 1990-01-12 | Sharp Corp | 半導体装置 |
| JP2595314B2 (ja) * | 1988-06-30 | 1997-04-02 | 三菱電機株式会社 | 誤書き込み防止機能を備えたｉｃカ―ド |
| HU200933B (en) * | 1988-12-22 | 1990-09-28 | Jozsef Markus | Process for producing pharmaceutical composition for profilacting and treating osteoporosis |
| JPH0738274B2 (ja) * | 1988-12-22 | 1995-04-26 | 株式会社東芝 | 不揮発性半導体メモリシステム |
| DE68913695T2 (de) * | 1988-12-27 | 1994-10-20 | Nec Corp | Mikrorechner mit einem elektrisch löschbaren und programmierbaren nichtflüchtigen Speicher. |
| US5247164A (en) * | 1989-01-26 | 1993-09-21 | Hitachi Maxell, Ltd. | IC card and portable terminal |
| JPH04137081A (ja) * | 1990-09-28 | 1992-05-12 | Fuji Photo Film Co Ltd | Ｅｅｐｒｏｍを有するｉｃメモリカード |
| DE69126104T2 (de) * | 1990-11-30 | 1997-08-28 | Casio Computer Co Ltd | Armbanduhr |
| US5375083A (en) * | 1993-02-04 | 1994-12-20 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit including a substrate having a memory cell array surrounded by a well structure |
-
1992
- 1992-09-11 JP JP4243507A patent/JP3053301B2/ja not_active Expired - Fee Related
-
1993
- 1993-09-08 US US08/117,661 patent/US5517460A/en not_active Expired - Lifetime
- 1993-09-10 EP EP93307174A patent/EP0587445B1/en not_active Expired - Lifetime
- 1993-09-10 DE DE69328396T patent/DE69328396T2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE69328396D1 (de) | 2000-05-25 |
| EP0587445A3 (en) | 1994-11-09 |
| JPH0696303A (ja) | 1994-04-08 |
| US5517460A (en) | 1996-05-14 |
| EP0587445B1 (en) | 2000-04-19 |
| DE69328396T2 (de) | 2000-12-07 |
| EP0587445A2 (en) | 1994-03-16 |
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