JPH04137081A - Ｅｅｐｒｏｍを有するｉｃメモリカード - Google Patents

Ｅｅｐｒｏｍを有するｉｃメモリカード

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JPH04137081A
JPH04137081A JP2257376A JP25737690A JPH04137081A JP H04137081 A JPH04137081 A JP H04137081A JP 2257376 A JP2257376 A JP 2257376A JP 25737690 A JP25737690 A JP 25737690A JP H04137081 A JPH04137081 A JP H04137081A
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JP
Japan
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data
address
eeprom
memory card
clock
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JP2257376A
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Kiyomoto Nishi
精基 西
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Fujifilm Holdings Corp
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Fuji Photo Film Co Ltd
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Publication date
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G06F13/1689—Synchronisation and timing concerns
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
    • G06K19/00—Record carriers for use with machines and with at least a part designed to carry digital markings
    • G06K19/06—Record carriers for use with machines and with at least a part designed to carry digital markings characterised by the kind of the digital marking, e.g. shape, nature, code
    • G06K19/067—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components
    • G06K19/07—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 皮血豆１ 本発明はＩＣメモリカード、とくにＥＥＰＲＯＭを有す
るＩＣメモリカードに関する。
背景技術 たとえば、ディジタル電子スチルカメラには、楢像した
画像を表わす画像データがＩＣメモリカードに蓄積され
る。このメモリカードには、ＳＲＡＭが多く適用される
が、主として経済性の点からＥＥＰＲＯＭが有利である
。したがって、ディジタル電子スチルカメラシステムと
しては、ＩＣメモリカードに対するインタフェースがＳ
ＲＡＭＪ５よびＥＥＰＲＯＭの双方に互換性があること
が望ましい。
たとえば日本電子工業振興協会ｔＪＥＩＤＡ）から「Ｉ
Ｃメモリカードガイドライン」が提案されている。この
第３版では２０ビンのコネクタが定義されている。ＳＲ
ＡＭのメモリカードの場合、このメモリカードに入出力
するデータバスは８ビツトの並列転送バスであり、８端
子を使用している。これらの８端子は、メモリチップに
読出し書込みされるデータのみならず、その記憶位置を
指定するアドレスにも使用される。このデータとアドレ
スとの区別は、別な２つ端子の論理状態で指定される。
メモリチップの記憶領域を指定するアドレスが複数バイ
トで構成される場合は、これら２つの端子の論理状態の
組合せでそれらのバイトが指定される。
ＳＲＡＭメモリカードはメモリチップの読出し書込みを
制御する制御回路を有し、複数バイトのアドレスを受け
ると、それによってメモリチップのアドレスを設定する
。制御回路はその後、クロック端子に入力されるデータ
クロツタに同期して順次アドレスを歩進させ、メモリチ
ップからデータを読み出し、またはこれに書き込む。
このようにＳＲＡＭを有するＩＣカードでは、外部装置
から与えられるアドレスやデータを同じく外部装置から
与えられるクロックパルスでメモリチップに蓄積するよ
うに構成されている。
ところで、ＥＥＰＲＯＭを有するメモリカードでは、デ
ータの書込み動作がＳＲＡＭメモリカードの場合より複
雑となろう。たとえば、東芝製の１メガビツトのＥＥＰ
ＲＯＭメモリ、モデルＴＣ５８ＦＩＯ００Ｐ／Ｆ／Ｊを
使用する場合のカードを想定すると、アドレスの入力に
先立って書込みコマンドを入力し、また書込みデータの
入力後はベリファイコマンドを入力してベリファイ動作
を行なわなければならない。
より詳細には、この例のＥＥＰＲＯＭカードは、アドレ
ス入力端子とは別にデータ入出力端子が設けられている
。データ書込みの場合、まずアドレス端子およびデータ
端子に３クロック周期で書込みモードセットアツプのた
めのコマンドを入力し、これに続くクロック周期で記・
１位置アドレスおよびｌバイトのデータをそれぞれの入
力端子に入力する。その後、書込みを検証するためのベ
リファイモードにセットアツプするため、やはりアドレ
ス端子およびデータ端子に３クロック周期でベリファイ
モードセットアツプコマンドを入力し、次のクロック周
期で１バイトのデータを読み出してベリファイを行なう
。このようにＥＥＰＲＯＭを有するＩＣメモリカードの
場合は、ＳＲＡＭカードのように単にアドレスとデータ
をクロックパルスに同期してカードに入力させるだけで
は、書込みを行なうことができず、複雑なシーケンスを
要する。
これかられかるように従来のＥＥＰＲＯＭを有するＩＣ
メモリカードは、　ＳＲＡＭを有するメモリカードとの
互換性を有していなかった。したがって従来、ＳＲＡＭ
メモリカードとＥＥＰＲＯＭメモリカードの双方に対し
てデータを読み書き可能な外部装置を設計する場合は、
ＥＥＰＲＯＭカード用のシーケンスを実行できる機能を
備えている必要があり、装置構成が複雑になり、装置の
小型化および低価格化に障害となっていた。
■−−的 本発明はこのような従来技術の欠点を解消し、ＳＲＡＭ
を有するＩＣメモリカードと互換性を有するＥＥＰＲＯ
Ｍを有するＩＣメモリカードを提供することを目的とす
る。
ｌ豆亘１ｊ 本発明によれば、ホストに接続可能であり、ＥＥＰＲＯ
Ｍ蓄積手段と、ＥＥＰＲＯＭ蓄積手段にホストからの入
力データを書き込むための制御手段とを有する、ＥＥＰ
ＲＯＭを有するＩＣメモリカードにおいて、制御手段は
、入力データと、入力データを蓄積すべきＥＥＰＲＯＭ
蓄積手段における記憶位置を指定するアドレスとをホス
トから受けて入力データおよびアドレスを一時的に保持
する保持手段と、保持手段に入力データを保持させるた
めの第１のクロックをホストから受けるクロック入力手
段と、ＥＥＰＲＯＭ蓄積手段に入力データを書き込むた
めの第２のクロックを発生するクロック発生手段とを含
み、保持手段は、第１のクロックに応動して入力データ
およびアドレスを保持し、制御手段は、保持手段に保持
された入力データを第２のクロックに応動してＥＥｐＲ
ｏＭｇ積手段におけるアドレスで指定された記憶位置に
蓄積させる書込み制御手段を有する。
実施例の説明 次に添付図面を参照して本発明によるＥＥＰＲＯＭを有
するＩＣメモリカードの実施例を詳細に説明する。第１
図を参照すると１本発明によるＩＣメモリカードの実施
例は、日本電子工業振興協会ｆＪＥＩＤＡｉ　　ｒ　ｒ
ｃメモリカードガイドライン」第３版で提唱されている
２０ビンのＩ１０バスインタフェースを有するＩＣメモ
リカード１０を含む。メモリカードＩＯは、本実施例で
は２４ビツトのアドレスで指定可能なアドレス空間を有
するＥＥＰＲＯＭ　（電気的消去可能なプログラム可能
なＲＯＭ　）　１２を有する。
メモリカード１０のバスインタフェースは、同図に示す
ような端子Ｄ［１−Ｄ７．　ＷＲ，ＡＯ，Ａ１．　ＲＤ
、　ＣＥおよびＲ／−Ｂを有する。これらの端子は、た
とえばディジタル電子スチルカメラやパソコンなどのホ
スト処理装置（図示せず）に着脱可能に接続される。メ
モリカード１０は、ホストから送られるアドレスにデー
タを蓄積する場合、アドレスおよびデータをホストから
のクロックパルスに応動してラッチ２０および２２に保
持し、その保持終了後は、カード１０の内部の発振器１
６で発生する内部クロックパルスに同期してＥＥＰＲＯ
Ｍ　１２への書込みに必要な動作シーケンスを行なう。
端子ＤＯ〜Ｄ７は、アドレス信号やデータ信号の８ビツ
ト入出力端子である。端子ＷＲは、メモリカド１０にデ
ータを書き込むためのクロック入力端子である。端子Ａ
ＯオよびＡｌは、メモリカードｌＯの内部の入出力ポー
トを選択するためのアドレス入力ポートである。　ＥＥ
ＰＲＯＭ　１２の有効アドレス空間は、本実施例では３
バイトの計２４ビットのアドレスで指定され、アドレス
の下位、中位および上位バイトがポートＡＯおよびＡＩ
の論理状態で指定される。ポートＡｌよびＡｌの論理状
態がｒ　ＬＬＪ　　ｒ　ＨＬＪおよびｒＬＨＪのとき、
端子ＤＯ〜Ｄ７に入力されるデータがそれぞれアドレス
の下位バイト、中位バイトおよび上位バイトであること
を示す。また、ポートＡＯおよびＡＩの論理状態がｒＨ
ＨＪの場合は、端子ＤＯ〜Ｄ７に入力されるデータがＥ
ＥＰＲＯＭ　１２に書き込まれるべきデータであること
を示す。
端子ＲＤは、メモリカードＩＯからデータを読み出すた
めのクロック入力端子である。端子ＧＥは、チップイネ
ーブル端子であり、このカードＩＯにアクセスするとき
にこれを高レベル「Ｈ」にする。
端子Ｒ／−Ｂは、メモリカードＩＯが書込みモードにあ
る場合、書込みデータを入力端子ＤＯ〜Ｄ７に受は入れ
られる状態にあるか否かを示す書込み可能表示ポートで
あり、その低レベル「Ｌ」はデータ入力の禁止を表示す
る。なお、これらの端子以外に電源、地気端子、および
書込み禁止端子などを有するが、これらは本発明の理解
に直接関係ないので図示と説明を省略する。
ＩＣメモリカード１０は基本的には、ＥＥＰＲＯＭ　１
２の他に制御回路１４、発振器１６およびクロックパル
ス発生回路１８を有する。制御回路Ｉ４は、εＥＰＲＯ
Ｍ　１２に対するデータの読み書きを制御する回路であ
り、図示のように２つのラッチ２０と制御信号発生回路
２４とを含む。発振器１６は、ＥＥＰＲＯＭ　１２に対
する読出しおよび書込み動作を行なうための基準クロッ
クを生成する回路であり、クロックパルス発生回路１８
は、この基準クロックを分周して制御回路１４を同期動
作させるためのクロックを生成する回路である。
制御回路１４のラッチ２０は、入力端子ＤＯ〜Ｄ７に接
続され、これらから入力される上位、中位および下位ア
ドレスの３バイトをラッチする回路である。またラッチ
２２は、やはり入力端子ＤＯ〜Ｄ７に接続され、これら
から入力される１バイトデータをラッチする回路である
。それらのアドレス出力２６およびデータ出力２８は、
制御信号発生回路２４に接続されている。
制御信号発生回路２４は、クロックパルス発生回路１８
の生成するクロックパルスに応動してＥＥＰＲＯＭ１２
の書込みおよび読出し動作に必要なコマンドやアドレス
などの信号を発生し、書込みおよび読出しシーケンスを
管理する回路である。これらの信号は、アドレス端子３
０．データ端子３２およびライトイネーブル端子３４へ
出力される。なお制御信号発生回路２４は、ＥＥＰＲＯ
Ｍ　１２からのデータの読出し動作に必要な回路要素も
含んでいるが、こ・れについての詳細は割愛する。これ
らの回路要素は、平坦なカード状の支持体に搭載され、
単一のメモリカード１０を生成している。
動作状態において、本実施例のメモリカードＩＯが書込
み可能な状態にある場合、制御回路１４は、端子Ｒ／−
Ｂを高レベルｒＨＪにする。これに応動してホストは、
カードＩＯが書込み可能であることを識別し、チップイ
ネーブル端子ＣＥを高レベル「ＨＪにし、また端子訃に
書込みクロックを供給する。これとともに、ＥＥＲＰＯ
Ｍ　１２のメモリ空間における記憶位置を指定するため
のアドレスを端子ＤＯ〜Ｄ７に３バイト、シリアルに入
力する。上位、中位および下位の各バイトの指定は、ボ
ートＡＯおよびＡＩの論理状態で行なう。次にホストは
、ポートＡＯおよびＡＩの論理状態をｒ　ＨＨＪにして
、１バイトの書込みデータを端子ＤＯ〜Ｄ７に、これと
ともに書込みクロックを端子ＩＩＲに与える。ラッチ２
０および２２は、それぞれ３バイトのアドレスと、１バ
イトのデータを保持する。
制御回路１４は、データが入力されるとこれを検知し、
端子Ｒ／−Ｂを低レベル「Ｌ」にする。これによってホ
ストは、ＥＥＰＲＯＭ　１２への書込みが終了しないう
ちに次のデータを送らないようにする。制御回路１４は
また、制御線３６を付勢して発振器１６およびクロック
発生回路１８を動作可能状態にする。
これによって発振器１６が動作し、クロック発生回路１
８はＥＥＰＲＯＭ　１２の蓄積に必要なりロックを制御
回路１４に供給する。制御信号発生回路２４は、これら
のクロックに応動してアドレス端子３０．データ端子３
２およびライトイネーブル端子３４へ書込みに必要な信
号を出力する。
ラッチ２０に保持されているアドレスに従ってラッチ２
２のデータをＥＥＰＲＯＭ　１２に書き込む場合、制御
信号発生回路２４は、まずアドレス端子３０およびデー
タ端子３２にクロックパルス発生回路１８による３クロ
ック周期で書込みモードセットアツプのためのコマンド
を入力する。次に、これに続くクロック周期で記憶位置
アドレスおよび１バイトのデータを入力端子３０および
３２に入力するとともに、ライトイネーブル端子３４を
付勢する。
制御回路１４はその後、この書込みを検証するためのベ
リファイモードにセットアツプするため、やはりアドレ
ス端子３０オよびデータ端子３２に３クロック周期でベ
リファイモードセットアツプコマンドを入力する。次の
クロック周期で制御回路１４は、１バイトのデータをＥ
ＥＰＲＯＭ　１２から読み出してベリファイを行なうシ
ーケンスを行なう。
制御回路１４は、ＥＥＰＲＯＭ　１２にデータの書込み
が終了すると、ホストにその旨を示すべく端子Ｒ／−８
を高レベル「Ｈ」にする。ホストは、これに応動して次
のデータバイトを端子ＤＯ〜Ｄ７に入力する。
制御信号発生回路２４は、その有するアドレスカウンタ
（図示せず）を歩進させ、ＥＥＰＲＯＭ　１２の次のア
ドレスの記憶位置にそのデータを書き込む。このように
して、メモリカード１０は、ホストから受けるデータを
順次、ＥＥＰＲＯＭ　１２に蓄積する。ホストは、必要
な書込みデータの転送を終了すると、端子ＣＥを低レベ
ルｒＬＪにして書込みデータの終了をカードＩＯに知ら
せる。制御回路１４は、この低レベル信号ＣＥに応動し
て制御線３６から発振器１６ｇよびクロック発生回路１
８を消勢する。これによって全書込み動作が終了する。
第２図には、通常のＳＲＡ＆４を有するＩＣメモリカー
ド７０の構成例が示されている。メモリカード７０は、
ＳＲＡＭ　７２を有し、その書込みおよび読出しは制御
回路７４によって制御される。カード７０とホストとの
インタフェースは、前述の日本電子工業振興協会ｒＣＩ
メモリカードガイドライン」第３版に従い、２０ビンの
接続端子を有する。これらの端子の機能は、第１図に示
す本発明の実施例におけるそれと基本的に同じである。
ただし、端子Ｒ／−８は空き端子である。
これかられかるように、第１図に示した実施例のｆＣメ
モリカードＩＯは第２図に示すＳＲＡＭメモリカード７
０と基本的に同しインタフェースを有し、その書込み動
作も基本的に同しである。また、読出し動作も同しであ
る。従来のＥＥＰＲＯＭカードは、たとえば２４ビツト
のアドレス入力端子とは別に８ビツトのデータ人出力端
子が設けられている。
データ書込みの場合、まず書込みモードセットアツプコ
マンドを入力し、これに続いてアドレスおよびデータを
入力し、その後、ベリファイモードセットアツプコマン
ドを入力し、次に１バイトのデータを読み出してベリフ
ァイを行なう複雑なシーケンスを要していた。
効　　果 このように本発明によるＥＥＰＲＯＭを有するＩＣメモ
リカードは、ホストから送られるアドレスおよびデータ
をホストからのクロックパルスに応動してラッチに保持
し、その保持終了後は、カード内部で発生する内部クロ
ックパルスに同期してＥＥＰＲＯＭチップへの書込み動
作を行なう。これによって、本発明によるＥＥＰＲＱＭ
を有するＩＣメモリカードは、ＳＲＡＭを有するＩＣメ
モリカードと互換性を有する。
【図面の簡単な説明】
第１図は本発明によるＥＥＰＲＯＭを有するＩＣメモリ
カードの実施例を示す機能ブロック図、第２図は従来の
ＳＲＡＭを有するＩＣメモリカードの例を示す機能ブロ
ック図である。 主　部　の−一の説明 ＩＣメモリカード ＥＥＰＲＯＭチップ 制御回路 発振器 クロックパルス発生回路 ラッチ 制御信号発生回路 書込み可能表示ポート 書込みクロック入力端子 第 図 第 図 Ｅ Ｍ−８

Claims (1)

  1. 【特許請求の範囲】 　ホストに接続可能であり、ＥＥＰＲＯＭ蓄積手段と、
    該ＥＥＰＲＯＭ蓄積手段に該ホストからの入力データを
    書き込むための制御手段とを有する、ＥＥＰＲＯＭを有
    するＩＣメモリカードにおいて 前記制御手段は、 前記入力データと、該入力データを蓄積すべき前記ＥＥ
    ＰＲＯＭ蓄積手段における記憶位置を指定するアドレス
    とを前記ホストから受けて該入力データおよびアドレス
    を一時的に保持する保持手段と、 該保持手段に前記入力データを保持させるための第１の
    クロックを前記ホストから受けるクロック入力手段と、 前記ＥＥＰＲＯＭ蓄積手段に前記入力データを書き込む
    ための第２のクロックを発生するクロック発生手段とを
    含み、 前記保持手段は、第１のクロックに応動して前記入力デ
    ータおよびアドレスを保持し、 前記制御手段は、該保持手段に保持された入力データを
    第２のクロックに応動して前記ＥＥＰＲＯＭ蓄積手段に
    おける前記アドレスで指定された記憶位置に蓄積させる
    書込み制御手段を有することを特徴とするＥＥＰＲＯＭ
    を有するＩＣメモリカード。
JP2257376A 1990-09-28 1990-09-28 Ｅｅｐｒｏｍを有するｉｃメモリカード Pending JPH04137081A (ja)

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