JPH07311708A

JPH07311708A - メモリカード

Info

Publication number: JPH07311708A
Application number: JP10352294A
Authority: JP
Inventors: Hiroyuki Niwano; 浩之庭野
Original assignee: Fujifilm Microdevices Co Ltd; Fuji Photo Film Co Ltd
Current assignee: Fujifilm Holdings Corp; Fujifilm Microdevices Co Ltd
Priority date: 1994-05-18
Filing date: 1994-05-18
Publication date: 1995-11-28

Abstract

(57)【要約】【目的】大容量のデータを短時間でアクセスすること
ができる不揮発性のメモリカードを提供することを目的
とする。【構成】外部から供給される連続アドレス（Ａ０〜Ａ
９）に応じて書き込みデータ（Ｄ０〜Ｄ７）を記憶する
メモリカードであって、外部から供給されるアドレス
（Ａ０〜Ａ９）に応じてイネーブル信号（ＣＥ０〜ＣＥ
３）、メモリブロック選択信号（Ａ６〜Ａ９）およびブ
ロック内アドレス信号（Ａ０〜Ａ３）を生成するアドレ
スデコーダ（２）と、ブロック内アドレス信号が示すア
ドレスに書き込みデータを一時的に蓄えるバッファ（ｒ
ｂ０〜ｒｂ３）と、所定容量のデータを記憶することが
できる複数のメモリブロックを有する不揮発性のメモリ
（ｒｍ０〜ｒｍ３）とを含む複数のメモリデバイス（Ｄ
Ｖ０〜ＤＶ３）とを有し、書き込みデータはイネーブル
信号に応じて順番に選択される複数のメモリデバイス内
のバッファの中の１つに蓄えられ、メモリデバイスはバ
ッファに蓄えられた所定容量のデータをメモリブロック
選択信号に応じたメモリブロックに転送する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、メモリカードに関し、
特に内部に備えられた不揮発性メモリにデータを記憶す
るメモリカードに関する。

【０００２】

【従来の技術】メモリカードは、パーソナルコンピュー
タ上でファイルデータ等を記憶する際に、あるいは電子
カメラ等により生成される画像データ等を記憶する際に
用いられる。従来のメモリカードは、カード内部にＳＲ
ＡＭを有し、外部から供給されるデータ等をＳＲＡＭに
記憶するものであった。

【０００３】ＳＲＡＭにデータを記憶保持させるには、
バックアップ用の電源回路が必要である。メモリカード
内に電源回路を設けることは、メモリカードの大型化お
よび高価格化に繋がり好ましくない。

【０００４】そのため、近年、バックアップ用電源が不
要な不揮発性メモリを用いたメモリカードが普及してき
ている。ＥＥＰＲＯＭ等の不揮発性メモリは、バックア
ップ用電源を必要としないが、メモリ素子への書き込み
速度が遅いという欠点がある。この欠点をカバーするた
めに、外部から供給されるデータを一時的に蓄えるレジ
スタバッファを不揮発性メモリと共に設けたメモリデバ
イス（例えば、東芝１６ＭｂＮＡＮＤ型ＥＥＰＲＯ
Ｍ、ＩＮＴＥＬ１６ＭｂＦＬＡＳＨ、ＡＴＭＥＬ４Ｍ
ｂＥＥＰＲＯＭ等）が製品化されている。

【０００５】このデバイスは、外部の制御部から供給さ
れるデータをまずレジスタバッファに蓄える。レジスタ
バッファは、揮発性のメモリであるので、ＳＲＡＭと同
様に書き込み速度が速く、制御部からレジスタバッファ
へのデータ転送は、短時間で終了する。

【０００６】レジスタバッファに所定量のデータが蓄え
られると、次は、レジスタバッファから不揮発性メモリ
へのデータ転送が行われる。不揮発性メモリへのプログ
ラム（書き込み）は、時間を要するので、レジスタバッ
ファから不揮発性メモリへのデータ転送速度は遅くな
る。

【０００７】図１０は、レジスタバッファを有する不揮
発性メモリのデバイスにデータを書き込む際のタイミン
グチャートを示す。制御部は、書き込みデータをデバイ
スに供給する。制御部から送られたデータは、デバイス
内の揮発性のレジスタバッファに蓄えられ（ライトサイ
クルＷ１）、転送時間は短時間で終了する。

【０００８】レジスタバッファに所定量のデータが蓄え
られると、デバイスはライトサイクルＷＷ１でレジスタ
バッファから不揮発性メモリにデータを転送し、書き込
み（プログラム）を行う。不揮発性メモリへのプログラ
ムは、低速度でしか行うことができないので、ライトサ
イクルＷＷ１はライトサイクルＷ１に比べて長時間を要
する。

【０００９】制御部は、本来ライトサイクルＷ１のデー
タ書き込みを終了した時点で、次の処理を行うことがで
きるが、レジスタバッファに蓄えられたデータが不揮発
性メモリに書き込み（ＷＷ１）が行われている間は、制
御部からレジスタバッファへのデータ書き込みを行うこ
とができない。

【００１０】したがって、制御部は、デバイス内のレジ
スタバッファにデータ書き込み（Ｗ１）を終えた後、さ
らにデバイス内のレジスタバッファから不揮発性メモリ
へのデータ書き込み（ＷＷ１）の終了を待ってから、デ
バイス（レジスタバッファ）へのデータ書き込み（ＷＷ
１）を再開する。

【００１１】

【発明が解決しようとする課題】レジスタバッファを有
する不揮発性メモリのデバイスは、外部の制御部から一
度に所定のデータ量しか連続して受け付けることができ
ない。所定のデータ量とは、レジスタバッファの蓄積容
量に相当する。制御部は、レジスタバッファ容量以内の
量のデータをまとめてデバイスに転送するには問題がな
いが、それ以上のデータ量をまとめて転送する際には、
複数回に分けて時間をおいてからデータを転送する必要
がある。

【００１２】制御部は、レジスタバッファ容量のデータ
をデバイスに転送した後に直ぐ次のデータを転送するこ
とができず、デバイスがレジスタバッファから不揮発性
メモリへのデータ転送を行ってしまうまで待たなければ
ならない。そのため、大容量のデータをデバイスに記憶
させるのは、長い時間待たなければならない。

【００１３】本発明の目的は、大容量のデータを短時間
で書き込みまたは読み出しを行うことができるメモリカ
ードを提供することである。

【００１４】

【課題を解決するための手段】本発明のメモリカード
は、外部から供給される連続アドレス（Ａ０〜Ａ９）と
書き込みデータ（Ｄ０〜Ｄ７）に応じて該書き込みデー
タを記憶するメモリカードであって、外部から供給され
るアドレス（Ａ０〜Ａ９）に応じてイネーブル信号（Ｃ
Ｅ０〜ＣＥ３）、メモリブロック選択信号（Ａ６〜Ａ
９）およびブロック内アドレス信号（Ａ０〜Ａ３）を生
成するアドレスデコーダ（２）と、各々が、イネーブル
信号に応じてブロック内アドレス信号が示すアドレスに
書き込みデータを一時的に蓄えるバッファ（ｒｂ０〜ｒ
ｂ３）と、所定容量のデータを記憶することができる複
数のメモリブロックを有する不揮発性のメモリ（ｒｍ０
〜ｒｍ３）とを含む複数のメモリデバイス（ＤＶ０〜Ｄ
Ｖ３）とを有し、書き込みデータはイネーブル信号に応
じて順番に選択される複数のメモリデバイス内のバッフ
ァの中の１つのバッファに蓄えられ、メモリデバイスは
バッファに蓄えられた所定容量のデータをメモリブロッ
ク選択信号に応じたメモリ内のメモリブロックに転送す
る。

【００１５】また、本発明のメモリカードは、外部から
供給される連続アドレス（Ａ０〜Ａ９）に応じて記憶し
ているデータを読み出すメモリカードであって、外部か
ら供給されるアドレス（Ａ０〜Ａ９）に応じてイネーブ
ル信号（ＣＥ０〜ＣＥ３）、メモリブロック選択信号
（Ａ６〜Ａ９）およびブロック内アドレス信号（Ａ０〜
Ａ３）を生成するアドレスデコーダ（２）と、所定容量
のデータを記憶することができる複数のメモリブロック
を有する不揮発性のメモリ（ｒｍ０〜ｒｍ３）とを有
し、イネーブル信号に応じて順番に選択される複数のメ
モリの内の１つにおいて、メモリブロック選択信号に応
じたメモリブロックからブロック内アドレス信号に応じ
たアドレスのデータを読み出す。

【００１６】

【作用】外部から供給される連続アドレス（Ａ０〜Ａ
９）を基にしてイネーブル信号（ＣＥ０〜ＣＥ３）、メ
モリブロック選択信号（Ａ６〜Ａ９）およびブロック内
アドレス信号（Ａ０〜Ａ３）の３つの信号を生成するこ
とにより、複雑なアドレス変換を行うことなく、複数の
メモリデバイス（ＤＶ０〜ＤＶ３）に連続したアドレス
空間を指定することができる。バッファは、高速でデー
タを入力（書き込み）または出力（読み出し）すること
ができるので、メモリカードはバッファとメモリとの間
のデータ転送が終了するまで待たなくても、外部からデ
ータの書き込みまたは読み出しを行うことができる。

【００１７】

【実施例】図２は、本発明の実施例によるメモリカード
７に制御部５がデータアクセスする際の全体構成を示す
ブロック図である。制御部５は、大容量の画像データ等
をメモリカードに書き込んだり、読み出したりすること
ができる。

【００１８】制御部５は、アドレスカウンタ６を有し、
画像データ等の連続データを連続した論理アドレス領域
に対して書き込みまたは読み出しを行う。アドレスカウ
ンタ６は、１０ビットのアドレス信号Ａ０〜Ａ９のカウ
ントを行う。制御部５は、アドレスカウンタ６により設
定されるアドレス信号Ａ０〜Ａ９をメモリカード７に送
出することにより、画像データ等をメモリカード７に書
き込んだり、読み出したりする。アドレスカウンタ６が
カウントを開始するスタートアドレスは、制御部５によ
り指定される。

【００１９】図１は、本発明の実施例によるメモリカー
ド７の構成を示すブロック図である。メモリカード７に
は、制御部からデータの書き込みまたは読み出しが行わ
れる。以下、データを書き込む際の動作を例に説明する
が、読み出しも同様にして行うことができる。

【００２０】外部の制御部からメモリカード７にデータ
を書き込む際には、アドレス信号とデータ信号がメモリ
カード７内のインタフェース１に入力される。インタフ
ェース１は、制御部から供給されるアドレス信号および
データ信号を、所定形式のアドレス信号Ａ０〜Ａ９とデ
ータ信号Ｄ０〜Ｄ７に変換する。

【００２１】アドレス信号Ａ０〜Ａ９は、メモリカード
７内の１０ビットで示されるアドレス空間を指定するた
めの信号である。データ信号Ｄ０〜Ｄ７は、メモリカー
ド７に書き込みを行いたい１バイト（８ビット）の画像
データ等のデータである。メモリカード７は、１つのア
ドレス空間に１バイトのデータを記憶することができる
ので、インタフェース１は、アドレス信号Ａ０〜Ａ９と
データ信号Ｄ０〜Ｄ７を組にして出力する。

【００２２】メモリカード７は、４つのデバイスＤＶ
０，ＤＶ１，ＤＶ２，ＤＶ３を有する。デバイスは４つ
である必要はなく、デバイス内のプログラム時間に応じ
て最適な数に設定することができる。詳細は、後のプロ
グラム時間の説明の際に述べる。

【００２３】４つのデバイスＤＶ０〜ＤＶ３は、全て同
じ構成をしている。デバイスＤＶ０は、レジスタバッフ
ァｒｂ０と不揮発性メモリｒｍ０を有し、チップイネー
ブル信号ＣＥ０が供給されているときのみ、アドレス信
号Ａ０〜Ａ３，Ａ６〜Ａ９が示すレジスタバッファｒｂ
０のアドレスにデータＤ０〜Ｄ７を書き込むことができ
る。チップイネーブル信号ＣＥ０が供給されていないと
きには、書き込みを行うことができない。

【００２４】デバイスＤＶ０に供給されるデータＤ０〜
Ｄ７は、アドレス信号Ａ０〜Ａ３に応じて、まずデバイ
スＤＶ０内のレジスタバッファｒｂ０に蓄えられる。ア
ドレスＡ０〜Ａ３が順次カウントされると、レジスタバ
ッファｒｂ０には合計１６バイトのデータが蓄えられ
る。１６バイトのデータがレジスタバッファｒｂ０に蓄
えられると、デバイスＤＶ０内でトリガ信号が発生し、
レジスタバッファｒｂ０から不揮発性メモリｒｍ０へ１
６バイトのデータ転送が開始する。不揮発性メモリｒｍ
０への転送速度は低速度である。

【００２５】なお、デバイスＤＶ０自体がデータ転送の
開始を指示するトリガ信号を生成する代わりに、デバイ
スＤＶ０の外部からデータ転送を開始するための信号を
供給するようにしてもよい。この場合は、書き込みデー
タの単位は１６バイトに限らず、レジスタバッファの容
量内であればよい。

【００２６】ここで、デバイスＤＶ０がレジスタバッフ
ァｒｂ０から不揮発性メモリｒｍ０へデータ転送を行う
１６バイトの単位を１ブロックとする。１ブロックは、
１６バイトに限らずレジスタバッファの容量に依存し
て、変化させることができる。例えば、５１２バイトま
たは１Ｋバイト等でもよい。レジスタバッファｒｂ０か
ら不揮発性メモリｒｍ０に転送される転送先アドレス
は、アドレス信号Ａ６〜Ａ９により決定される。アドレ
ス信号Ａ６〜Ａ９は、不揮発性メモリｒｍ０内に備えら
れた複数のブロックの内から１つのブロックを指定す
る。

【００２７】図４は、図１に示すデバイスＤＶ０内の不
揮発性メモリｒｍ０の構成を示す概略図である。なお、
他のデバイスＤＶ１〜ＤＶ３内の不揮発性メモリｒｍ１
〜ｒｍ３についても同じ構成をしている。不揮発性メモ
リｒｍ０は、ｎ個のメモリブロックＭ０〜Ｍｎに分割さ
れている。データは、レジスタバッファから（ｎ＋１）
個のメモリブロックＭ０〜Ｍｎ中のいずれか１つに転送
される。転送が行われるメモリブロックは、４ビットの
アドレス信号Ａ６〜Ａ９により決定されるが、本実施例
のように４ビットのアドレス信号Ａ６〜Ａ９を用いる場
合にはｎ≦１５となり、不揮発性メモリｒｍ０は１６個
以下のメモリブロックから構成されることになる。以下
メモリブロックの数は１６個とする。

【００２８】例えば、アドレス信号Ａ６〜Ａ９が「００
００」であればメモリブロック０（Ｍ０）が指定され、
アドレス信号Ａ６〜Ａ９が「０００１」であればメモリ
ブロック１（Ｍ１）が指定される。

【００２９】図５は、図４に示すメモリブロックＭ０の
構成を示す概略図である。なお、不揮発性メモリ内の他
のメモリブロックＭ１〜Ｍｎについても同じ構成であ
る。メモリブロックＭ０は、（ｍ＋１）バイトのメモリ
領域Ｂ０〜Ｂｍを有する。データが格納されるメモリ領
域は、アドレス信号Ａ０〜Ａ３により決定されるが、本
実施例のように４ビットのアドレス信号Ａ０〜Ａ３によ
り決定される場合にはｍ＝１５となり、メモリブロック
は１６バイトのメモリ領域を有することになる。

【００３０】例えば、アドレス信号Ａ０〜Ａ３が「００
００」であれば第０バイト（Ｂ０）が指定され、アドレ
ス信号Ａ０〜Ａ３が「０００１」であれば第１バイト
（Ｂ１）が指定される。

【００３１】図１において、インタフェース１から出力
されたアドレス信号Ａ０〜Ａ９は、アドレスデコーダ２
に供給される。アドレスデコーダ２は、インタフェース
１から供給されるアドレス信号Ａ０〜Ａ３とＡ６〜Ａ９
の合計８ビットについては、そのまま４つのデバイスＤ
Ｖ０〜ＤＶ３に出力し、アドレス信号Ａ４，Ａ５につい
ては４本のチップイネーブル信号ＣＥ０〜ＣＥ４に変換
する。変換されたチップイネーブル信号ＣＥ０〜ＣＥ３
は、それぞれ対応するデバイスＤＶ０〜ＤＶ３に供給さ
れ、各デバイスＤＶ０〜ＤＶ３の動作を許可する。

【００３２】図６は、図１に示すアドレスデコーダ２が
行うアドレス信号Ａ４，Ａ５からチップイネーブル信号
ＣＥ０〜ＣＥ３への変換方法を示す信号波形である。ア
ドレスデコーダ２は、アドレス信号Ａ４，Ａ５を受け
て、チップイネーブル信号ＣＥ０〜ＣＥ３を出力する。
アドレス信号Ａ５＝「０」，Ａ４＝「０」のときには、
チップイネーブル信号ＣＥ０のみを「１」にして、残り
のチップイネーブル信号ＣＥ１〜ＣＥ３を全て「０」に
する。アドレス信号Ａ５＝「０」，Ａ４＝「１」のとき
にはチップイネーブル信号ＣＥ１のみを「１」とし、ア
ドレス信号Ａ５＝「１」，Ａ４＝「０」のときにはチッ
プイネーブル信号ＣＥ２のみを「１」とし、アドレス信
号Ａ５＝「１」，Ａ４＝「１」のときにはチップイネー
ブル信号ＣＥ３のみを「１」にする。つまり、アドレス
信号Ａ４，Ａ５に応じて４つのチップイネーブル信号Ｃ
Ｅ０〜ＣＥ３の内のいずれか１つが「１」となる。チッ
プイネーブル信号ＣＥ０〜ＣＥ３は、それぞれ対応する
デバイスＤＶ０〜ＤＶ３内のレジスタバッファｒｂ０〜
ｒｂ３への書き込みを許可する信号である。

【００３３】図３は、図１に示すインタフェース１から
アドレスデコーダ２に供給されるアドレス信号Ａ０〜Ａ
９の各ビット線を説明するための図である。アドレス信
号Ａ０〜Ａ９は、１０ビットからなる信号であり、デー
タの書き込みと共に順次１ずつ増加していく。下位４ビ
ット信号Ａ０〜Ａ３は、レジスタバッファを介して、不
揮発性メモリのブロック内のメモリ領域Ｂ０〜Ｂ１５の
指定を行う。ビット信号Ａ４，Ａ５は、前述のようにチ
ップイネーブル信号ＣＥ０〜ＣＥ３を生成するための信
号である。上位４ビット信号Ａ６〜Ａ９は、不揮発性メ
モリ内のブロックＭ０〜Ｍ１５の指定を行う。

【００３４】図１において、アドレスデコーダ２は、ア
ドレス信号Ａ０〜Ａ３，Ａ６〜Ａ９を全てのデバイスＤ
Ｖ０〜ＤＶ３に供給し、チップイネーブル信号ＣＥ０〜
ＣＥ３を対応するデバイスＤＶ０〜ＤＶ３にそれぞれ１
つずつ供給する。インタフェース１は、データ信号Ｄ０
〜Ｄ７を全てのデバイスＤＶ０〜ＤＶ３に供給する。

【００３５】アドレスデコーダ２に供給されるアドレス
信号Ａ０〜Ａ９が「００００００００００」から開始す
る際にデータＤ０〜Ｄ７がデバイスＤＶ０〜ＤＶ３に書
き込まれる動作を次に例として説明する。ここで、アド
レス信号のビットの並びは左隅のビットを最上位ビット
とする。

【００３６】アドレス信号Ａ０〜Ａ９が「００００００
００００」のときには、アドレス信号Ａ５＝「０」，Ａ
４＝「０」であるのでチップイネーブル信号はＣＥ０の
みが「１」となり、デバイスＤＶ０のみが書き込みを許
可される。デバイスＤＶ０のレジスタバッファｒｂ０
は、アドレス信号Ａ０〜Ａ３が「００００」であるの
で、データＤ０〜Ｄ７を第０バイトのバッファ領域に蓄
える。

【００３７】次に、アドレス信号Ａ０〜Ａ９がインクリ
メントされるので、アドレス信号Ａ０〜Ａ３が「０００
１」となり、次のデータＤ０〜Ｄ７がレジスタバッファ
ｒｂ０の第１バイトのバッファ領域に蓄えられる。以
下、アドレス信号が「１１１１」まで増加するまでレジ
スタバッファｒｂ０へのデータ蓄積が繰り返され、第０
バイトから第１５バイトまでの全てのバッファ領域にデ
ータが蓄積される。この時、アドレス信号Ａ４〜Ａ９は
「００００００」のまま変化しない。

【００３８】レジスタバッファｒｂ０の全てのバッファ
領域にデータが蓄積されると、レジスタバッファｒｂ０
から不揮発性メモリｒｍ０への転送開始のトリガ信号が
デバイスＤＶ０内で発生する。不揮発性メモリｒｍ０
は、アドレス信号Ａ６〜Ａ９が「００００」であるの
で、メモリブロック０（Ｍ０）にレジスタバッファｒｂ
０の１６バイトのデータが転送される。メモリブロック
０（Ｍ０）は、１６バイトのメモリ領域（Ｂ０〜Ｂ１
５）を有する。

【００３９】レジスタバッファｒｂ０から不揮発性メモ
リｒｍ０へのデータ転送は、デバイスＤＶ０が独自に制
御するので、制御部はデバイスＤＶ０が行うデータ転送
の処理とは独立してアドレス信号Ａ０〜Ａ９のインクリ
メントを行う。

【００４０】アドレス信号Ａ０〜Ａ９が「００００００
１１１１」から、さらにインクリメントされると「００
０００１００００」となる。アドレス信号Ａ５は
「０」、Ａ４は「１」となるので、チップイネーブル信
号はＣＥ１のみが「１」となり、デバイスＤＶ１が書き
込み可能の状態となる。今までデータ蓄積が行われてい
たデバイスＤＶ０は書き込み禁止となる。デバイスＤＶ
１のレジスタバッファｒｂ１は、アドレス信号Ａ０〜Ａ
３の増加に応じて第０バイトから第１５バイトまでのバ
ッファ領域にデータＤ０〜Ｄ７を蓄える。１６バイトの
データがレジスタバッファｒｂ１に蓄えられると、アド
レス信号Ａ６〜Ａ９が「００００」であるのでレジスタ
バッファｒｂ１から不揮発性メモリｒｍ１のメモリブロ
ック０（Ｍ０）へのデータ転送が行われる。

【００４１】データ転送の開始と同時に、アドレス信号
がインクリメントされてアドレス信号Ａ５＝「１」，Ａ
４＝「０」となるので、チップイネーブル信号ＣＥ２の
みが「１」となる。デバイスＤＶ２のレジスタバッファ
ｒｂ２には、アドレス信号Ａ０〜Ａ３の増加に応じて第
０バイトから第１５バイトまでのバッファ領域にデータ
Ｄ０〜Ｄ７が蓄えられる。１６バイトのデータがレジス
タバッファｒｂ２に蓄えられると、レジスタバッファｒ
ｂ２から不揮発性メモリｒｍ２のメモリブロック０（Ｍ
０）へのデータ転送が行われる。

【００４２】データ転送の開始と共にアドレス信号がイ
ンクリメントされるで、アドレス信号Ａ５＝「１」，Ａ
４＝「１」となり、チップイネーブル信号ＣＥ３のみが
「１」となる。デバイスＤＶ３のレジスタバッファｒｂ
３には、アドレス信号Ａ０〜Ａ３の増加に応じて第０バ
イトから第１５バイトまでのバッファ領域にデータＤ０
〜Ｄ７が蓄えられる。１６バイトのデータがレジスタバ
ッファｒｂ３に蓄えられると、レジスタバッファｒｂ３
から不揮発性メモリｒｍ３のメモリブロック０（Ｍ０）
へのデータ転送が行われる。

【００４３】次に、アドレス信号Ａ０〜Ａ９が「０００
０１１１１１１」から、さらにインクリメントされると
「０００１００００００」となる。アドレス信号がイン
クリメントされると、再びアドレス信号Ａ５＝「０」，
Ａ４＝「０」となるので、チップイネーブル信号ＣＥ０
が「１」となり、デバイスＤＶ０のレジスタバッファｒ
ｂ０に１６バイトのデータが蓄えられる。１６バイトの
データは、アドレス信号Ａ６〜Ａ９が「０００１」であ
るのでレジスタバッファｒｂ０から不揮発性メモリｒｍ
０のメモリブロック１（Ｍ１）にデータ転送が行われ
る。

【００４４】不揮発性メモリｒｍ０のメモリブロック１
（Ｍ１）にデータが格納された後は、同様に不揮発性メ
モリｒｍ１，ｒｍ２，ｒｍ３のそれぞれのメモリブロッ
ク１（Ｍ１）に順次データが格納される。その後は、メ
モリブロック２（Ｍ２）について不揮発性メモリｒｍ０
〜ｒｍ３まで順番にデータが格納される。

【００４５】つまり、データは、不揮発性メモリｒｍ０
〜ｒｍ３内のそれぞれのメモリブロックＭ０〜Ｍｎに、
ｒｍ０（Ｍ０）→ｒｍ１（Ｍ０）→ｒｍ２（Ｍ０）→ｒ
ｍ３（Ｍ０）→ｒｍ０（Ｍ１）→ｒｍ１（Ｍ１）→ｒｍ
２（Ｍ１）→ｒｍ３（Ｍ１）→ｒｍ０（Ｍ２）→ｒｍ１
（Ｍ２）→・・・の順番で格納される。

【００４６】図７は、図２に示す制御部５とメモリカー
ド７の動作を示すタイミングチャートである。制御部５
は、まず１６バイトのデータを例えば０から始まるアド
レス信号と共にサイクルＷ０でメモリカード７に供給す
る。サイクルＷ０の所要時間は、１６バイトのデータが
デバイスＤＶ０のレジスタバッファｒｂ０に蓄えられる
時間であるので、制御部５がデータを送出する時間とほ
とんど変わらず短時間で終了する。

【００４７】サイクルＷ０が終了すると、デバイスＤＶ
０がレジスタバッファｒｂ０から不揮発性メモリｒｍ０
へのデータ転送（ＷＷ００）を開始すると共に、制御部
５が次の１６バイトのデータをメモリカード７に供給
（Ｗ１）する。

【００４８】制御部５は、１６バイトのデータを待ち時
間なしで連続してＷ０，Ｗ１，Ｗ２，Ｗ３のサイクルで
メモリカードに供給することができる。制御部５がサイ
クルＷ０のデータ供給を終了するとデバイスＤＶ０はレ
ジスタバッファｒｂ０から不揮発性メモリｒｍ０のメモ
リブロック０（Ｍ０）へのデータ転送（ＷＷ００）を開
始し、サイクルＷ１のデータ供給が終了するとデバイス
ＤＶ１はレジスタバッファｒｂ１から不揮発性メモリｒ
ｍ１のメモリブロック０（Ｍ０）へのデータ転送（ＷＷ
１０）を開始し、サイクルＷ２のデータ供給が終了する
とデバイスＤＶ２はレジスタバッファｒｂ２から不揮発
性メモリｒｍ２のメモリブロック０（Ｍ０）へのデータ
転送（ＷＷ２０）を開始し、サイクルＷ３のデータ供給
が終了するとデバイスＤＶ３はレジスタバッファｒｂ３
から不揮発性メモリｒｍ３のメモリブロック０（Ｍ０）
へのデータ転送（ＷＷ３０）を開始する。

【００４９】デバイスＤＶ０のデータ転送時間（ＷＷ０
０）は、不揮発性メモリｒｂ０のプログラム時間に相当
するので時間がかかる。本実施例におけるデバイスＤＶ
０の転送時間（ＷＷ００）は、制御部５のデータ供給の
丁度３サイクル（Ｗ１〜Ｗ３）分であるとする。サイク
ルＷ３が終了した後は、デバイスＤＶ０のデータ転送が
終了し、制御部５はサイクルＷ３に引き続きサイクルＷ
０においてデバイスＤＶ０へのデータ供給を行う。

【００５０】メモリカード７は、デバイスＤＶ０〜ＤＶ
３にサイクルＷＷ００→ＷＷ１０→ＷＷ２０→ＷＷ３０
→ＷＷ０１→ＷＷ１１→・・・・・→ＷＷ２ｎ→ＷＷ３
ｎの順番でデータ転送を行うことができる。ここで、サ
イクルＷＷｉｊは、デバイスＤＶｉがレジスタバッファ
ｒｂｉから不揮発性メモリｒｍｉのメモリブロックｊ
（Ｍｊ）に行うデータ転送を意味する。ただし、ｉとｊ
は正の整数である。

【００５１】制御部５と各デバイスＤＶ０〜ＤＶ３とは
それぞれ独立に処理を行うことができるので、制御部５
が行うサイクルＷｉのデータ供給と、デバイスＤＶｉの
データ転送（ＷＷｉｊ）が時間的に重ならなければ、問
題は生じない。また、各デバイスＤＶ０〜ＤＶ３もそれ
ぞれ独立に処理を行うことができるので、デバイスＤＶ
０〜ＤＶ３のデータ転送ＷＷｉｊは時間的に重なってい
ても問題はない。

【００５２】ここで、４つのデバイスＤＶ０〜ＤＶ３が
全て同じであれば、制御部５のデータ供給時間が同じで
あり（Ｗ０＝Ｗ１＝Ｗ２＝Ｗ３）、デバイスＤＶ０〜Ｄ
Ｖ３のデータ転送時間も同じである（ＷＷ００＝ＷＷ１
０＝ＷＷ２０＝ＷＷ３０＝ＷＷｉｊ）。

【００５３】本実施例によるデバイスＤＶ０〜ＤＶ３の
データ転送時間（ＷＷｉｊ）は、次式のように制御部５
のデータ供給時間の３サイクル（Ｗ（ｉ＋１）〜Ｗ（ｉ
＋３））分の時間に相当する。

【００５４】ＷＷｉｊ＝３×Ｗｉメモリカード７への書き込み時間を最短にした上で必要
最小限のデバイスの数Ｎは次式により求められる。ただ
し、デバイス数Ｎは、小数点以下を切り上げた整数であ
る。

【００５５】Ｎ＝（ＷＷｉｊ／Ｗｉ）＋１このように、デバイスのデータ転送時間ＷＷｉｊと制御
部のデータ供給時間Ｗｉが予め分かっていれば、最適な
デバイス数Ｎを求めることができる。デバイスをＮ個以
上に増やしてもメモリカードへのデータ書き込み時間は
同じである。

【００５６】図８は、最適なデバイス数Ｎよりも少ない
数のデバイスを用いて、メモリカードを構成する場合の
実施例を示す。メモリカード７は、図１の実施例と同様
に４つのデバイスＤＶ０’〜ＤＶ３’を有するが、図１
の実施例のデバイスＤＶ０〜ＤＶ３に比べて、データ転
送時間ＷＷｉｊが長い。そのため、最適デバイス数Ｎは
５となる。

【００５７】メモリカード７において、先の実施例と同
じ符号の部分は、同一の構成、機能を有するので説明を
省略する。デバイスＤＶ０’は、レジスタバッファｒｂ
０’から不揮発性メモリｒｍ０’へのデータ転送を行っ
ているときにはビジー信号ＢＳＹ０を出力する。同様
に、デバイスＤＶ１’〜ＤＶ３’はそれぞれビジー信号
ＢＳＹ１〜ＢＳＹ３を出力する。

【００５８】ビジー制御部１５は、４本のビジー信号Ｂ
ＳＹ０〜ＢＳＹ３を受けて、レディ信号Ｒ／−Ｂを生成
する。レディ信号Ｒ／−Ｂは、インタフェース１１を介
して、外部の制御部に出力される。制御部は、レディ信
号Ｒ／−Ｂが「１」のときにのみデータ供給を行うこと
ができ、レディ信号Ｒ／−Ｂが「０」のときにはデータ
供給を行うことができない。

【００５９】ビジー制御部１５は、例えばビジー信号Ｂ
ＳＹ０が発生している最中に外部からデバイスＤＶ０’
にデータ供給をしようとしたときに、レディ信号Ｒ／−
Ｂを「０」にして、外部からのデータ供給を待機させる
ことができる。

【００６０】図９は、図８に示すメモリカードの動作を
示すタイミングチャートである。外部の制御部は、メモ
リカードに連続したサイクルＷ０，Ｗ１，Ｗ２，Ｗ３で
それぞれ１６バイトのデータを供給することができる。
また、サイクルＷ０のデータ供給が終了した時点でデバ
イスＤＶ０’がレジスタバッファｒｂ０’から不揮発性
メモリｒｍ０’へのデータ転送（ＷＷ００）を開始す
る。デバイスＤＶ０’のデータ転送（ＷＷ００）が行わ
れている間は、ビジー信号ＢＳＹ０が「１」になる。

【００６１】ビジー制御部１５は、ビジー信号ＢＳＹ３
が「０」から「１」に反転する時刻ｔ１において、レデ
ィ信号Ｒ／−Ｂを「１」から「０」に反転させて、制御
部からのデータ供給を中断させる。その後、ビジー信号
ＢＳＹ０が「１」から「０」に反転する時刻ｔ２におい
て、レディ信号Ｒ／−Ｂを「０」から「１」に反転させ
て、制御部からのデータ供給（Ｗ０）を再開させる。

【００６２】なお、ビジー信号ＢＳＹ０〜ＢＳＹ３を用
いずに、ビジー制御部１５内部にタイマーを設けてレデ
ィ信号Ｒ／−Ｂを生成することもできる。その際には、
デバイスＤＶ０〜ＤＶ３はビジー信号ＢＳＹ０〜ＢＳＹ
３を生成する必要はなく、ビジー制御部１５はレディ信
号Ｒ／−ＢをサイクルＷＷ０の開始から時間Ｔ１経過後
まで「１」とし、その後時間Ｔ２の間「０」とする周期
信号を生成する。

【００６３】時間Ｔ１はサイクルＷ１，Ｗ２，Ｗ３の合
計所要時間（Ｗ１＋Ｗ２＋Ｗ３）であり、時間Ｔ２はＷ
Ｗ０−（Ｗ１＋Ｗ２＋Ｗ３）の時間である。時間Ｔ１，
Ｔ２は、ビジー制御部１５内のタイマーにより計測され
る。

【００６４】以上のように、メモリカード内に複数個
（例えば４個）のデバイスを設けて、外部の制御部から
供給される連続アドレスＡ０〜Ａ９を基に、複数のデバ
イスの内の１つを選択するチップイネーブル信号ＣＥ０
〜ＣＥ３、不揮発性メモリ内の１つのメモリブロックを
選択するブロック選択信号Ａ６〜Ａ９およびメモリブロ
ック内の１つのバイトを選択するメモリ領域選択信号Ａ
０〜Ａ３を生成することにより、１つの不揮発性メモリ
内のレジスタバッファの容量を越えた連続データを待ち
時間なしでメモリカードに書き込むことができる。

【００６５】以上の実施例では、メモリカードへの書き
込みを行う際の動作について説明したが、次は読み出し
の際の動作を説明する。外部からオール０のアドレス信
号Ａ０〜Ａ９が供給されると、デバイスＤＶ０は不揮発
性メモリｒｍ０内のメモリブロック０（Ｍ０）から一旦
レジスタバッファｒｂ０を介してデータＤ０〜Ｄ７を読
み出して外部の制御部に出力する。

【００６６】また、不揮発性メモリｒｍ０からの読み出
し時間は短時間で終了するので、デバイスＤＶ０は、レ
ジスタバッファｒｂ０を介さず、不揮発性メモリｒｍ０
内のメモリブロック０（Ｍ０）から直接データＤ０〜Ｄ
７を読み出して外部の制御部に出力してもよい。

【００６７】不揮発性メモリｒｍ０内のメモリブロック
０（Ｍ０）からデータが読み出された後は、データの書
き込み時と同様にチップイネーブル信号ＣＥ０〜ＣＥ３
の変化に応じて、不揮発性メモリｒｍ１、ｒｍ２、ｒｍ
３の順番でそれぞれのメモリブロック０（Ｍ０）からデ
ータの読み出しが行われる。

【００６８】その後は、アドレス信号Ａ０〜Ａ９のイン
クリメントに従い、次のメモリブロックについて、不揮
発性メモリｒｍ１、ｒｍ２、ｒｍ３からそれぞれ順番に
データ読み出しが同様に行われる。

【００６９】データ読み出し時において、図８のレディ
信号Ｒ／−Ｂを生成するには、デバイスＤＶ０’が不揮
発性メモリｒｂ０’からレジスタバッファｒｂ０にデー
タ転送した後にレジスタバッファｒｂ０’に蓄えられた
データが外部の制御部に出力される。ビジー信号ＢＳＹ
０は、デバイスＤＶ０’が不揮発性メモリｒｂ０’から
レジスタバッファｒｂ０にデータ転送しているときに
「１」となる。

【００７０】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。

【００７１】

【発明の効果】以上説明したように、本発明のメモリカ
ードによれば、バッファへのデータアクセス速度に応じ
て、大容量の連続データを時間的な切れ目なく連続的に
書き込みまたは読み出しを行うことができるので、短時
間でデータの書き込みまたは読み出しを行うことができ
る。

【００７２】また、外部から供給される連続アドレス
（Ａ０〜Ａ９）を基にしてイネーブル信号（ＣＥ０〜Ｃ
Ｅ３）、メモリブロック選択信号（Ａ６〜Ａ９）および
ブロック内アドレス信号（Ａ０〜Ａ３）の３つの信号を
生成することにより、複数のメモリデバイス（ＤＶ０〜
ＤＶ３）を用いても、容易に連続したアドレス空間を指
定することができる。

【図面の簡単な説明】

【図１】本発明の実施例によるメモリカードの構成を示
すブロック図である。

【図２】本発明の実施例によるメモリカードに制御部が
データアクセスする際の全体構成を示すブロック図であ
る。

【図３】図１に示すインタフェースからアドレスデコー
ダに供給されるアドレス信号Ａ０〜Ａ９の各ビット線を
説明するための図表である。

【図４】図１に示すデバイス内の不揮発性メモリの構成
を示す概略図である。

【図５】図４に示すメモリブロックの構成を示す概略図
である。

【図６】図１に示すアドレスデコーダが行うアドレス信
号Ａ４，Ａ５からチップイネーブル信号ＣＥ０〜ＣＥ３
への変換方法を示す信号波形図である。

【図７】図６に示すメモリカードの動作を示すタイミン
グチャートである。

【図８】最適なデバイス数よりも少ない数のデバイスを
用いたメモリカードの構成を示すブロック図である。

【図９】図８に示すメモリカードの動作を示すタイミン
グチャートである。

【図１０】従来のレジスタバッファを有する不揮発性メ
モリのデバイスにデータを書き込む際のタイミングチャ
ートを示す。

【符号の説明】

１インタフェース２アドレスデコーダ５制御部６アドレスデコーダ７メモリカードＤＶデバイスｒｂレジスタバッファｒｍ不揮発性メモリＭ０〜ＭｎメモリブロックＢ０〜Ｂｍメモリ領域（バイト単位）ＣＥチップイネーブル信号ＢＳＹビジー信号Ｒ／−Ｂレディ信号Ａ０〜Ａ９アドレス信号Ｄ０〜Ｄ７データ信号

Claims

【特許請求の範囲】

【請求項１】外部から供給される連続アドレス（Ａ０
〜Ａ９）と書き込みデータ（Ｄ０〜Ｄ７）に応じて該書
き込みデータを記憶するメモリカードであって、外部から供給されるアドレス（Ａ０〜Ａ９）に応じてイ
ネーブル信号（ＣＥ０〜ＣＥ３）、メモリブロック選択
信号（Ａ６〜Ａ９）およびブロック内アドレス信号（Ａ
０〜Ａ３）を生成するアドレスデコーダ（２）と、各々が、前記イネーブル信号に応じて前記ブロック内ア
ドレス信号が示すアドレスに書き込みデータを一時的に
蓄えるバッファ（ｒｂ０〜ｒｂ３）と、所定容量のデー
タを記憶することができる複数のメモリブロックを有す
る不揮発性のメモリ（ｒｍ０〜ｒｍ３）とを含む複数の
メモリデバイス（ＤＶ０〜ＤＶ３）とを有し、書き込み
データは前記イネーブル信号に応じて順番に選択される
前記複数のメモリデバイス内のバッファの中の１つのバ
ッファに蓄えられ、前記メモリデバイスは前記バッファ
に蓄えられた所定容量のデータを前記メモリブロック選
択信号に応じた前記メモリ内のメモリブロックに転送す
るメモリカード。
【請求項２】さらに、前記メモリにデータが書き込ま
れているときにビジー信号を生成するビジー信号生成手
段と、前記複数のメモリデバイスに対応して生成される複数の
前記ビジー信号（ＢＳＹ０〜ＢＳＹ３）に応じて、メモ
リカードが書き込み可能な状態であることを示すレディ
信号（Ｒ／−Ｂ）を生成するビジー制御手段（１５）と
を有する請求項１記載のメモリカード。
【請求項３】外部から供給される連続アドレス（Ａ０
〜Ａ９）に応じて記憶しているデータを読み出すメモリ
カードであって、外部から供給されるアドレス（Ａ０〜Ａ９）に応じてイ
ネーブル信号（ＣＥ０〜ＣＥ３）、メモリブロック選択
信号（Ａ６〜Ａ９）およびブロック内アドレス信号（Ａ
０〜Ａ３）を生成するアドレスデコーダ（２）と、所定容量のデータを記憶することができる複数のメモリ
ブロックを有する不揮発性のメモリ（ｒｍ０〜ｒｍ３）
とを有し、前記イネーブル信号に応じて順番に選択され
る前記複数のメモリの内の１つにおいて、前記メモリブ
ロック選択信号に応じたメモリブロックから前記ブロッ
ク内アドレス信号に応じたアドレスのデータを読み出す
メモリカード。
【請求項４】さらに、前記メモリからデータが読み出
されているときにビジー信号を生成するビジー信号生成
手段と、前記複数のメモリデバイスに対応して生成される複数の
前記ビジー信号（ＢＳＹ０〜ＢＳＹ３）に応じて、メモ
リカードが読み出し可能な状態であることを示すレディ
信号（Ｒ／−Ｂ）を生成するビジー制御手段（１５）と
を有する請求項３記載のメモリカード。