JP3152595B2 - マイクロコンピュータの割り込み処理装置 - Google Patents
マイクロコンピュータの割り込み処理装置Info
- Publication number
- JP3152595B2 JP3152595B2 JP25389995A JP25389995A JP3152595B2 JP 3152595 B2 JP3152595 B2 JP 3152595B2 JP 25389995 A JP25389995 A JP 25389995A JP 25389995 A JP25389995 A JP 25389995A JP 3152595 B2 JP3152595 B2 JP 3152595B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- nonvolatile memory
- interrupt
- program counter
- program
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Description
【０００１】
【発明の属する技術分野】本発明は、データの書き込み
及び読み出しが可能なＥＥＰＲＯＭ等の不揮発性メモリ
の所定記憶領域を１チップマイクロコンピュータの動作
制御の為のプログラムデータ記憶領域として使用する、
マイクロコンピュータの割り込み処理装置に関する。
及び読み出しが可能なＥＥＰＲＯＭ等の不揮発性メモリ
の所定記憶領域を１チップマイクロコンピュータの動作
制御の為のプログラムデータ記憶領域として使用する、
マイクロコンピュータの割り込み処理装置に関する。
【０００２】
【従来の技術】一般に、１チップマイクロコンピュータ
に内蔵される、該１チップマイクロコンピュータの動作
制御を行う為のプログラムデータを記憶するプログラム
メモリとしては、読み出し専用のマスクＲＯＭ、書き込
み及び読み出しが可能なＥＰＲＯＭ及びＥＥＰＲＯＭ等
がある。
に内蔵される、該１チップマイクロコンピュータの動作
制御を行う為のプログラムデータを記憶するプログラム
メモリとしては、読み出し専用のマスクＲＯＭ、書き込
み及び読み出しが可能なＥＰＲＯＭ及びＥＥＰＲＯＭ等
がある。
【０００３】後者の不揮発性メモリの場合、前者のマス
クＲＯＭに比べて、データの一部書き換えが可能という
利点を有している。具体的には、前記不揮発性メモリの
記憶領域は複数バイト単位（１ページ）毎の書き換えが
可能となっている。そして、書き換えデータを蓄える為
の前記複数バイトの記憶容量を有するＲＡＭが設けられ
ている。前記ＲＡＭへのデータ書き込み動作は、前記不
揮発性メモリから読み出されたプログラムデータの解読
結果に基づき行われるが、前記ＲＡＭから前記不揮発性
メモリへのデータ書き込み動作時は、プログラム動作は
停止しており、ロジック回路等を用いてハード的に行わ
れる。言い換えれば、前記ＲＡＭから前記不揮発性メモ
リへのデータ書き込みが終了するまでは、プログラム動
作は再開されない構成となっている。
クＲＯＭに比べて、データの一部書き換えが可能という
利点を有している。具体的には、前記不揮発性メモリの
記憶領域は複数バイト単位（１ページ）毎の書き換えが
可能となっている。そして、書き換えデータを蓄える為
の前記複数バイトの記憶容量を有するＲＡＭが設けられ
ている。前記ＲＡＭへのデータ書き込み動作は、前記不
揮発性メモリから読み出されたプログラムデータの解読
結果に基づき行われるが、前記ＲＡＭから前記不揮発性
メモリへのデータ書き込み動作時は、プログラム動作は
停止しており、ロジック回路等を用いてハード的に行わ
れる。言い換えれば、前記ＲＡＭから前記不揮発性メモ
リへのデータ書き込みが終了するまでは、プログラム動
作は再開されない構成となっている。
【０００４】
【発明が解決しようとする課題】よって、前記ＲＡＭか
ら前記不揮発性メモリへのデータ書き込み時に、割り込
み要求が発生した場合、上記したデータ書き込みが終了
するまで、割り込み要求に基づく割り込み処理を実行で
きない問題があった。例えば、前記不揮発性メモリの１
ページを１２８バイトとすると、１２８バイト分のデー
タ書き込みには約５ｍｓｅｃ程度の時間を要することに
なり、急を要する割り込み処理には極めて不都合であっ
た。
ら前記不揮発性メモリへのデータ書き込み時に、割り込
み要求が発生した場合、上記したデータ書き込みが終了
するまで、割り込み要求に基づく割り込み処理を実行で
きない問題があった。例えば、前記不揮発性メモリの１
ページを１２８バイトとすると、１２８バイト分のデー
タ書き込みには約５ｍｓｅｃ程度の時間を要することに
なり、急を要する割り込み処理には極めて不都合であっ
た。
【０００５】そこで、本発明は、前記不揮発性メモリの
データ書き込みと平行して割り込み処理も実行できるマ
イクロコンピュータの割り込み処理装置を提供すること
を目的とする。
データ書き込みと平行して割り込み処理も実行できるマ
イクロコンピュータの割り込み処理装置を提供すること
を目的とする。
【０００６】
【課題を解決するための手段】本発明は、前記問題点を
解決する為に成されたものであり、その特徴とするとこ
ろは、データの書き込み及び読み出しが可能な第１不揮
発性メモリを内蔵し、該第１不揮発性メモリの所定領域
に記憶されたプログラムデータに基づき、通常動作又は
割り込み要求に対応する割り込み処理動作を行う１チッ
プマイクロコンピュータにおいて、前記第１不揮発性メ
モリに書き込まれた割り込み要求に基づく割り込み処理
を実行する為のプログラムデータと同一のプログラムデ
ータが記憶された第２不揮発性メモリと、前記第１及び
第２不揮発性メモリをアクセスするプログラムカウンタ
と、各種割り込み要求に対応するアドレス値に前記プロ
グラムカウンタの値を変更する割り込みベクタ発生回路
と、前記第１不揮発性メモリの所定領域へのデータ書き
込み中に割り込み要求が発生した時、前記割り込みベク
タ発生回路を制御して、前記プログラムカウンタのアド
レス値を前記第２不揮発性メモリを指定する様にする制
御回路と、を備え、前記第１不揮発性メモリのデータ書
き込み動作と平行して割り込み処理を実行可能とした点
である。
解決する為に成されたものであり、その特徴とするとこ
ろは、データの書き込み及び読み出しが可能な第１不揮
発性メモリを内蔵し、該第１不揮発性メモリの所定領域
に記憶されたプログラムデータに基づき、通常動作又は
割り込み要求に対応する割り込み処理動作を行う１チッ
プマイクロコンピュータにおいて、前記第１不揮発性メ
モリに書き込まれた割り込み要求に基づく割り込み処理
を実行する為のプログラムデータと同一のプログラムデ
ータが記憶された第２不揮発性メモリと、前記第１及び
第２不揮発性メモリをアクセスするプログラムカウンタ
と、各種割り込み要求に対応するアドレス値に前記プロ
グラムカウンタの値を変更する割り込みベクタ発生回路
と、前記第１不揮発性メモリの所定領域へのデータ書き
込み中に割り込み要求が発生した時、前記割り込みベク
タ発生回路を制御して、前記プログラムカウンタのアド
レス値を前記第２不揮発性メモリを指定する様にする制
御回路と、を備え、前記第１不揮発性メモリのデータ書
き込み動作と平行して割り込み処理を実行可能とした点
である。
【０００７】
【発明の実施の形態】本発明の詳細を図面に従って具体
的に説明する。図１は本発明のマイクロコンピュータ割
り込み処理装置を示す図であり、１チップマイクロコン
ピュータの内部構成を示している。図１において、
（１）はＥＥＰＲＯＭ（第１不揮発性メモリ）であり、
１チップマイクロコンピュータの動作制御を行う為のプ
ログラムデータ及びその他の各種データが書き込まれた
ものである。該ＥＥＰＲＯＭ（１）は「００００Ｈ」か
ら［７ＦＦＦＨ」までのアドレスを有するものとする。
但し、Ｈはヘキサデシマルである。また、該ＥＥＰＲＯ
Ｍ（１）内部に示した破線の区切りが１ページ（例えば
１２８バイト）を表すものとする。該ＥＥＰＲＯＭ
（１）は１ページ毎のデータ書き換えが可能である。
的に説明する。図１は本発明のマイクロコンピュータ割
り込み処理装置を示す図であり、１チップマイクロコン
ピュータの内部構成を示している。図１において、
（１）はＥＥＰＲＯＭ（第１不揮発性メモリ）であり、
１チップマイクロコンピュータの動作制御を行う為のプ
ログラムデータ及びその他の各種データが書き込まれた
ものである。該ＥＥＰＲＯＭ（１）は「００００Ｈ」か
ら［７ＦＦＦＨ」までのアドレスを有するものとする。
但し、Ｈはヘキサデシマルである。また、該ＥＥＰＲＯ
Ｍ（１）内部に示した破線の区切りが１ページ（例えば
１２８バイト）を表すものとする。該ＥＥＰＲＯＭ
（１）は１ページ毎のデータ書き換えが可能である。
【０００８】（２）はマスクＲＯＭ（第２不揮発性メモ
リ）であり、「８０００Ｈ」から「ＦＦＦＦＨ」のアド
レスを有している。即ち、ＥＥＰＲＯＭ（１）及びマス
クＲＯＭ（２）のアドレスは、同一アドレス空間で連続
するアドレスとしている。別の見方をすると、ＥＥＰＲ
ＯＭ（１）及びマスクＲＯＭ（２）のアドレスは、各
々、最上位ビットが「０」「１」と異なる。そして、該
マスクＲＯＭ（２）には、ＥＥＰＲＯＭ（１）に既に書
き込まれている割り込み処理の為のプログラムデータと
同一のプログラムデータが書き込まれる。尚、ＥＥＰＲ
ＯＭ（１）及びマスクＲＯＭ（２）に対する割り込み処
理の為のプログラムデータの書き込みアドレスは、最上
位ビットを除く同一アドレスに書き込まれる。割り込み
要求の種類には、タイマ割り込み、外部割り込み等があ
るが、例えばタイマ割り込み要求の為のプログラムデー
タがＥＥＰＲＯＭ（１）の「００１ＢＨ」に書き込まれ
ているとすると、このプログラムデータはマスクＲＯＭ
（２）の「８０１ＢＨ」に書き込まれ、最上位ビットが
異なるのみとなる。
リ）であり、「８０００Ｈ」から「ＦＦＦＦＨ」のアド
レスを有している。即ち、ＥＥＰＲＯＭ（１）及びマス
クＲＯＭ（２）のアドレスは、同一アドレス空間で連続
するアドレスとしている。別の見方をすると、ＥＥＰＲ
ＯＭ（１）及びマスクＲＯＭ（２）のアドレスは、各
々、最上位ビットが「０」「１」と異なる。そして、該
マスクＲＯＭ（２）には、ＥＥＰＲＯＭ（１）に既に書
き込まれている割り込み処理の為のプログラムデータと
同一のプログラムデータが書き込まれる。尚、ＥＥＰＲ
ＯＭ（１）及びマスクＲＯＭ（２）に対する割り込み処
理の為のプログラムデータの書き込みアドレスは、最上
位ビットを除く同一アドレスに書き込まれる。割り込み
要求の種類には、タイマ割り込み、外部割り込み等があ
るが、例えばタイマ割り込み要求の為のプログラムデー
タがＥＥＰＲＯＭ（１）の「００１ＢＨ」に書き込まれ
ているとすると、このプログラムデータはマスクＲＯＭ
（２）の「８０１ＢＨ」に書き込まれ、最上位ビットが
異なるのみとなる。
【０００９】（３）はプログラムカウンタＰＣであり、
ＥＥＰＲＯＭ（１）及びマスクＲＯＭ（２）の何れか一
方のアドレスをアクセスするものである。（４）はペー
ジアドレスラッチであり、ＥＥＰＲＯＭ（１）のデータ
書き換えを行う時にページ指定を行うものであり、クロ
ックＣＬＫに同期して、プログラムカウンタ（３）から
出力されるページ指定に必要なアドレスデータの上位９
ビットをラッチするものである。ここで、クロックＣＬ
Ｋをページアドレスラッチ（４）に印加する為にＡＮＤ
ゲート（５）が設けられている。該ＡＮＤゲート（５）
には、ＥＥＰＲＯＭ（１）をデータ書き込みモードとす
る時に「１」となる信号ＭＯＤＥ、ＲＡＭ（２）への書
き込みを指定する時に「１」となる信号ＡＲＥＡ、及び
クロックＣＬＫ０が印加される。従って、信号ＭＯＤＥ
及びＡＲＥＡが共に「１」となっている時にＡＮＤゲー
ト（５）からクロックＣＬＫ０と等しいクロックＣＬＫ
が出力されページアドレスラッチ（４）に印加される。
ＥＥＰＲＯＭ（１）及びマスクＲＯＭ（２）の何れか一
方のアドレスをアクセスするものである。（４）はペー
ジアドレスラッチであり、ＥＥＰＲＯＭ（１）のデータ
書き換えを行う時にページ指定を行うものであり、クロ
ックＣＬＫに同期して、プログラムカウンタ（３）から
出力されるページ指定に必要なアドレスデータの上位９
ビットをラッチするものである。ここで、クロックＣＬ
Ｋをページアドレスラッチ（４）に印加する為にＡＮＤ
ゲート（５）が設けられている。該ＡＮＤゲート（５）
には、ＥＥＰＲＯＭ（１）をデータ書き込みモードとす
る時に「１」となる信号ＭＯＤＥ、ＲＡＭ（２）への書
き込みを指定する時に「１」となる信号ＡＲＥＡ、及び
クロックＣＬＫ０が印加される。従って、信号ＭＯＤＥ
及びＡＲＥＡが共に「１」となっている時にＡＮＤゲー
ト（５）からクロックＣＬＫ０と等しいクロックＣＬＫ
が出力されページアドレスラッチ（４）に印加される。
【００１０】ＡＮＤゲート（６）（７）及びＯＲゲート
（８）はマルチプレクサを構成し、ＥＥＰＲＯＭ（１）
の全アドレス数に合わせて１６個設けられている。１６
個のＡＮＤゲート（６）の一方の入力には、プログラム
カウンタ（３）から出力される１６ビットのアドレスデ
ータが各々印加される。また、上位９個のＡＮＤゲート
（７）の一方の入力には、ページアドレスラッチ（４）
にラッチされたアドレスデータの上位９ビットが印加さ
れる。更に、１６個のＡＮＤゲート（６）の他方の入力
には信号ＭＯＤＥが反転印加されると共に１６個のＡＮ
Ｄゲート（７）の他方の入力には信号ＭＯＤＥがそのま
ま印加される。即ち、ＥＥＰＲＯＭ（１）のデータ書き
換えを行う場合は、信号ＭＯＤＥが「１」となっている
為、ページアドレスラッチ（４）のアドレス値がＥＥＰ
ＲＯＭ（１）に印加され、該ＥＥＰＲＯＭ（１）のペー
ジ指定が行われる。一方、ＥＥＰＲＯＭ（１）を通常の
データ読み出し状態として使用する場合は、信号ＭＯＤ
Ｅが「０」の為、ＥＥＰＲＯＭ（１）はプログラムカウ
ンタ（３）の値によって直接アクセスされる。尚、ＥＥ
ＰＲＯＭ（１）にデータ書き込みを行う期間は、ライト
イネーブル信号＊ＷＥ１が「０」となっている。
（８）はマルチプレクサを構成し、ＥＥＰＲＯＭ（１）
の全アドレス数に合わせて１６個設けられている。１６
個のＡＮＤゲート（６）の一方の入力には、プログラム
カウンタ（３）から出力される１６ビットのアドレスデ
ータが各々印加される。また、上位９個のＡＮＤゲート
（７）の一方の入力には、ページアドレスラッチ（４）
にラッチされたアドレスデータの上位９ビットが印加さ
れる。更に、１６個のＡＮＤゲート（６）の他方の入力
には信号ＭＯＤＥが反転印加されると共に１６個のＡＮ
Ｄゲート（７）の他方の入力には信号ＭＯＤＥがそのま
ま印加される。即ち、ＥＥＰＲＯＭ（１）のデータ書き
換えを行う場合は、信号ＭＯＤＥが「１」となっている
為、ページアドレスラッチ（４）のアドレス値がＥＥＰ
ＲＯＭ（１）に印加され、該ＥＥＰＲＯＭ（１）のペー
ジ指定が行われる。一方、ＥＥＰＲＯＭ（１）を通常の
データ読み出し状態として使用する場合は、信号ＭＯＤ
Ｅが「０」の為、ＥＥＰＲＯＭ（１）はプログラムカウ
ンタ（３）の値によって直接アクセスされる。尚、ＥＥ
ＰＲＯＭ（１）にデータ書き込みを行う期間は、ライト
イネーブル信号＊ＷＥ１が「０」となっている。
【００１１】（９）はＲＡＭであり、ＥＥＰＲＯＭ
（１）の１ページ（１２８バイト）分の記憶容量を有す
る。該ＲＡＭ（９）は、ＥＥＰＲＯＭ（１）に書き込む
べき１２８バイト分のデータを記憶するものである。
（１０）はページ内アドレスラッチであり、ＲＡＭ
（９）の１２８バイトをアクセスする為に、前記クロッ
クＣＬＫに同期して、プログラムカウンタ（３）から出
力されるアドレスデータの下位７ビットをラッチするも
のである。該ページ内アドレスラッチ（１０）のラッチ
動作はページアドレスラッチ（４）のラッチ動作と同時
に行われる。ＲＡＭ（９）は、ページ内アドレスラッチ
（１０）の値でアクセスされ、１２８バイト分のデータ
の書き込みを行う。この書き込み期間中はライトイネー
ブル信号＊ＷＥ２は「０」となる。ＲＡＭ（９）に記憶
される書き込みデータは、１バイト分ずつ入力ポート
（１１）に印加され、その後、内部バス（１２）を介し
てアキュムレータＡＣＣ（１３）に一旦蓄えられた後、
再び内部バス（１２）を介してＲＡＭ（９）の指定アド
レスに書き込まれる。この動作を１２８回繰り返す。
（１）の１ページ（１２８バイト）分の記憶容量を有す
る。該ＲＡＭ（９）は、ＥＥＰＲＯＭ（１）に書き込む
べき１２８バイト分のデータを記憶するものである。
（１０）はページ内アドレスラッチであり、ＲＡＭ
（９）の１２８バイトをアクセスする為に、前記クロッ
クＣＬＫに同期して、プログラムカウンタ（３）から出
力されるアドレスデータの下位７ビットをラッチするも
のである。該ページ内アドレスラッチ（１０）のラッチ
動作はページアドレスラッチ（４）のラッチ動作と同時
に行われる。ＲＡＭ（９）は、ページ内アドレスラッチ
（１０）の値でアクセスされ、１２８バイト分のデータ
の書き込みを行う。この書き込み期間中はライトイネー
ブル信号＊ＷＥ２は「０」となる。ＲＡＭ（９）に記憶
される書き込みデータは、１バイト分ずつ入力ポート
（１１）に印加され、その後、内部バス（１２）を介し
てアキュムレータＡＣＣ（１３）に一旦蓄えられた後、
再び内部バス（１２）を介してＲＡＭ（９）の指定アド
レスに書き込まれる。この動作を１２８回繰り返す。
【００１２】（１４）は所定周波数の発振クロックを発
生する発振器である。（１５）は前記発振クロックを所
定分周する分周器である。（１６）はタイマであり、分
周器（１５）の分周クロックで計数を行い、ＡＮＤゲー
ト（５）から出力されるクロックＣＬＫでリセットされ
るものである。該タイマ（１６）にクロックＣＬＫが印
加される状態とは、ＲＡＭ（２）が書き込み状態となっ
ていることを意味しており、ＲＡＭ（９）へのデータ書
き込み中は定期的にクロックＣＬＫがタイマ（１６）に
印加される為、該タイマ（１６）からはオーバーフロー
信号ＯＶＦ１は発生しない。ところが、ＲＡＭ（２）へ
のデータ書き込みが終了すると、信号ＡＲＥＡが「０」
となり、クロックＣＬＫは発生しなくなる。すると、タ
イマ（１６）は所定値までを計数してしまい、該タイマ
（１６）からはオーバーフロー信号ＯＶＦ１（＝
「１」）が発生する。（１７）は前記発振クロックを所
定分周する分周器である。ＡＮＤゲート（１８）には、
オーバーフロー信号ＯＶＦ１と分周器（１７）の分周ク
ロックとが印加される。即ち、ＡＮＤゲート（１８）か
らは、ＲＡＭ（２）への１ページ分のデータ書き込みが
終了した後に、分周器（１７）の分周クロックが出力さ
れる。尚、ページ内アドレスラッチ（１０）は、オーバ
ーフロー信号ＯＶＦ１を受けることによりリセットされ
る。
生する発振器である。（１５）は前記発振クロックを所
定分周する分周器である。（１６）はタイマであり、分
周器（１５）の分周クロックで計数を行い、ＡＮＤゲー
ト（５）から出力されるクロックＣＬＫでリセットされ
るものである。該タイマ（１６）にクロックＣＬＫが印
加される状態とは、ＲＡＭ（２）が書き込み状態となっ
ていることを意味しており、ＲＡＭ（９）へのデータ書
き込み中は定期的にクロックＣＬＫがタイマ（１６）に
印加される為、該タイマ（１６）からはオーバーフロー
信号ＯＶＦ１は発生しない。ところが、ＲＡＭ（２）へ
のデータ書き込みが終了すると、信号ＡＲＥＡが「０」
となり、クロックＣＬＫは発生しなくなる。すると、タ
イマ（１６）は所定値までを計数してしまい、該タイマ
（１６）からはオーバーフロー信号ＯＶＦ１（＝
「１」）が発生する。（１７）は前記発振クロックを所
定分周する分周器である。ＡＮＤゲート（１８）には、
オーバーフロー信号ＯＶＦ１と分周器（１７）の分周ク
ロックとが印加される。即ち、ＡＮＤゲート（１８）か
らは、ＲＡＭ（２）への１ページ分のデータ書き込みが
終了した後に、分周器（１７）の分周クロックが出力さ
れる。尚、ページ内アドレスラッチ（１０）は、オーバ
ーフロー信号ＯＶＦ１を受けることによりリセットされ
る。
【００１３】ＲＡＭ（２）への１ページ分のデータ書き
込みが終了すると、クロックＣＬＫが途絶え、プログラ
ムカウンタ（３）とＥＥＰＲＯＭ（１）及びＲＡＭ
（２）とはアクセスが遮断されてしまう。そこで、イン
クリメンタ（１９）が必要となる。該インクリメンタ
（１９）は、ＡＮＤゲート（１８）から出力される分周
クロックを受けてページ内アドレスラッチ（１０）のイ
ンクリメントをハード的に行う。例えば、ＥＥＰＲＯＭ
（１）の斜線部分の１ページが最終的にページアドレス
ラッチ（４）により指定されているとすると、ＲＡＭ
（９）に書き込まれている１２８バイト分のデータは、
インクリメンタ（１９）にてインクリメントされるペー
ジ内アドレスラッチ（１０）の値で順次アクセスされて
１バイト分ずつ読み出され、内部バス（１２）を介して
ＥＥＰＲＯＭ（１）の斜線部分の１ページに書き込まれ
る。
込みが終了すると、クロックＣＬＫが途絶え、プログラ
ムカウンタ（３）とＥＥＰＲＯＭ（１）及びＲＡＭ
（２）とはアクセスが遮断されてしまう。そこで、イン
クリメンタ（１９）が必要となる。該インクリメンタ
（１９）は、ＡＮＤゲート（１８）から出力される分周
クロックを受けてページ内アドレスラッチ（１０）のイ
ンクリメントをハード的に行う。例えば、ＥＥＰＲＯＭ
（１）の斜線部分の１ページが最終的にページアドレス
ラッチ（４）により指定されているとすると、ＲＡＭ
（９）に書き込まれている１２８バイト分のデータは、
インクリメンタ（１９）にてインクリメントされるペー
ジ内アドレスラッチ（１０）の値で順次アクセスされて
１バイト分ずつ読み出され、内部バス（１２）を介して
ＥＥＰＲＯＭ（１）の斜線部分の１ページに書き込まれ
る。
【００１４】よって、ＲＡＭ（２）からＥＥＰＲＯＭ
（１）へのデータ書き込み中は、ＥＥＰＲＯＭ（１）を
プログラムカウンタ（３）でアクセスできない為、従来
では、この最中に所定の割り込み要求が発生しても、割
り込み処理を実行できなかった訳である。本発明では、
この問題を解決できる。（２０）はタイマであり、ＡＮ
Ｄゲート（１８）から出力される分周クロックを計数す
る。ＲＡＭ（２）はこの分周クロックに同期してデータ
の読み出しを行う為、この分周クロックを１２８回計数
すれば、ＲＡＭ（２）からの１２８バイト分のデータ読
み出し即ちＥＥＰＲＯＭ（１）へのデータ書き込みを検
出できる。タイマ（２０）は、ＡＮＤゲート（１８）出
力を１２８回計数することによりオーバーフロー信号Ｏ
ＶＦ２を発生する。
（１）へのデータ書き込み中は、ＥＥＰＲＯＭ（１）を
プログラムカウンタ（３）でアクセスできない為、従来
では、この最中に所定の割り込み要求が発生しても、割
り込み処理を実行できなかった訳である。本発明では、
この問題を解決できる。（２０）はタイマであり、ＡＮ
Ｄゲート（１８）から出力される分周クロックを計数す
る。ＲＡＭ（２）はこの分周クロックに同期してデータ
の読み出しを行う為、この分周クロックを１２８回計数
すれば、ＲＡＭ（２）からの１２８バイト分のデータ読
み出し即ちＥＥＰＲＯＭ（１）へのデータ書き込みを検
出できる。タイマ（２０）は、ＡＮＤゲート（１８）出
力を１２８回計数することによりオーバーフロー信号Ｏ
ＶＦ２を発生する。
【００１５】（２１）は割り込みベクタ発生回路であ
り、各種割り込み要求に対応するアドレスデータをプロ
グラムカウンタ（３）にセットするものである。（２
２）は割り込み設定回路であり、多重割り込みが発生し
た場合に何れの割り込み要求を優先させるか、また、割
り込み要求の受付をイネーブル又はディセーブルとする
か等の設定をして、割り込みベクタ発生回路（２１）を
制御するものである。
り、各種割り込み要求に対応するアドレスデータをプロ
グラムカウンタ（３）にセットするものである。（２
２）は割り込み設定回路であり、多重割り込みが発生し
た場合に何れの割り込み要求を優先させるか、また、割
り込み要求の受付をイネーブル又はディセーブルとする
か等の設定をして、割り込みベクタ発生回路（２１）を
制御するものである。
【００１６】ＮＯＲゲート（２３）（２４）はＲＳフリ
ップフロップを構成する請求項で言う制御回路であり、
ＮＯＲゲート（２３）の一方の入力にはインバータ（２
５）を介してライトイネーブル信号＊ＷＥ１が印加さ
れ、ＮＯＲゲート（２４）にはオーバーフロー信号ＯＶ
Ｆ２（＝「１」）と前記１チップマイクロコンピュータ
のリセット時に発生するイニシャルクリア信号ＩＮＴ
（＝「１」）とが印加される。従って、ＥＥＰＲＯＭ
（１）へのデータ書き込みが行われている期間中は、ラ
イトイネーブル信号＊ＷＥ１が「０」、且つオーバーフ
ロー信号ＯＶＦ２及びイニシャルクリア信号ＩＮＴが
「０」の為、前記ＲＳフリップフロップがセットされて
ＮＯＲゲート（２４）から「１」が出力される。割り込
みベクタ発生回路（２１）は、前記ＲＳフリップフロッ
プのセット出力を受けることにより、プログラムカウン
タ（３）の最上位ビットを「１」に固定する。よって、
ＥＥＰＲＯＭ（１）へのデータ書き込み中に所定の割り
込み要求が発生すると、割り込みベクタ発生回路（２
１）によりその割り込み要求に対応するアドレスデータ
がプログラムカウンタ（３）にセットされるがその最上
位ビットは「１」のまま固定である。よって、ＥＥＰＲ
ＯＭ（１）に代わってマスクＲＯＭ（２）がアクセスさ
れ、ＥＥＰＲＯＭ（１）へのデータ書き込み動作と平行
して割り込み処理が実行されることになる。
ップフロップを構成する請求項で言う制御回路であり、
ＮＯＲゲート（２３）の一方の入力にはインバータ（２
５）を介してライトイネーブル信号＊ＷＥ１が印加さ
れ、ＮＯＲゲート（２４）にはオーバーフロー信号ＯＶ
Ｆ２（＝「１」）と前記１チップマイクロコンピュータ
のリセット時に発生するイニシャルクリア信号ＩＮＴ
（＝「１」）とが印加される。従って、ＥＥＰＲＯＭ
（１）へのデータ書き込みが行われている期間中は、ラ
イトイネーブル信号＊ＷＥ１が「０」、且つオーバーフ
ロー信号ＯＶＦ２及びイニシャルクリア信号ＩＮＴが
「０」の為、前記ＲＳフリップフロップがセットされて
ＮＯＲゲート（２４）から「１」が出力される。割り込
みベクタ発生回路（２１）は、前記ＲＳフリップフロッ
プのセット出力を受けることにより、プログラムカウン
タ（３）の最上位ビットを「１」に固定する。よって、
ＥＥＰＲＯＭ（１）へのデータ書き込み中に所定の割り
込み要求が発生すると、割り込みベクタ発生回路（２
１）によりその割り込み要求に対応するアドレスデータ
がプログラムカウンタ（３）にセットされるがその最上
位ビットは「１」のまま固定である。よって、ＥＥＰＲ
ＯＭ（１）に代わってマスクＲＯＭ（２）がアクセスさ
れ、ＥＥＰＲＯＭ（１）へのデータ書き込み動作と平行
して割り込み処理が実行されることになる。
【００１７】一方、前記１チップマイクロコンピュータ
がリセットされた時点では、イニシャルクリア信号ＩＮ
Ｔのみが「１」となる為、前記ＲＳフリップフロップは
リセットされ、ＮＯＲゲート（２４）の出力は「０」と
なる。すると、割り込みベクタ発生回路（２１）からプ
ログラムカウンタ（３）にセットされるアドレスデータ
の最上位ビットは「０」になる。即ち、プログラムカウ
ンタ（３）はＥＥＰＲＯＭ（１）をアクセスする形とな
る。オーバーフロー信号ＯＶＦ２が発生した時も同様で
ある。よって、ＥＥＰＲＯＭ（１）にデータを書き込ま
ない時は、割り込み要求が発生すると、ＥＥＰＲＯＭ
（１）に書き込まれた割り込み要求の為のプログラムデ
ータの記憶されたアドレスがプログラムカウンタ（３）
によってアクセスされ、このプログラムデータの解読結
果に基づき、割り込み処理が実行される。
がリセットされた時点では、イニシャルクリア信号ＩＮ
Ｔのみが「１」となる為、前記ＲＳフリップフロップは
リセットされ、ＮＯＲゲート（２４）の出力は「０」と
なる。すると、割り込みベクタ発生回路（２１）からプ
ログラムカウンタ（３）にセットされるアドレスデータ
の最上位ビットは「０」になる。即ち、プログラムカウ
ンタ（３）はＥＥＰＲＯＭ（１）をアクセスする形とな
る。オーバーフロー信号ＯＶＦ２が発生した時も同様で
ある。よって、ＥＥＰＲＯＭ（１）にデータを書き込ま
ない時は、割り込み要求が発生すると、ＥＥＰＲＯＭ
（１）に書き込まれた割り込み要求の為のプログラムデ
ータの記憶されたアドレスがプログラムカウンタ（３）
によってアクセスされ、このプログラムデータの解読結
果に基づき、割り込み処理が実行される。
【００１８】（２６）は、ＥＥＰＲＯＭ（１）及びマス
クＲＯＭ（２）から読み出されたプログラムデータを内
部バス（１２）を介して保持するインストラクションレ
ジスタＩＲである。また、（２７）は、インストラクシ
ョンレジスタＩＲ（２６）にセットされたプログラムデ
ータを解読し、前記１チップマイクロコンピュータを動
作制御する為の制御信号を発生するインストラクション
デコーダＩＤＥＣである。勿論、割り込み要求に対する
制御信号もインストラクションデコーダ（２７）から得
られる。
クＲＯＭ（２）から読み出されたプログラムデータを内
部バス（１２）を介して保持するインストラクションレ
ジスタＩＲである。また、（２７）は、インストラクシ
ョンレジスタＩＲ（２６）にセットされたプログラムデ
ータを解読し、前記１チップマイクロコンピュータを動
作制御する為の制御信号を発生するインストラクション
デコーダＩＤＥＣである。勿論、割り込み要求に対する
制御信号もインストラクションデコーダ（２７）から得
られる。
【００１９】以上より、ＥＥＰＲＯＭ（１）へのデータ
書き込み中に、何らかの割り込み要求が発生したとして
も、マスクＲＯＭ（２）がアクセスされる様に構成した
為、ＥＥＰＲＯＭ（１）へのデータ書き込みと平行して
割り込み処理を実行できる。よって、緊急を要する割り
込み要求が発生したとしても即座に対応でき、１チップ
マイクロコンピュータ内部でのデータ処理に支障を来す
こともない。
書き込み中に、何らかの割り込み要求が発生したとして
も、マスクＲＯＭ（２）がアクセスされる様に構成した
為、ＥＥＰＲＯＭ（１）へのデータ書き込みと平行して
割り込み処理を実行できる。よって、緊急を要する割り
込み要求が発生したとしても即座に対応でき、１チップ
マイクロコンピュータ内部でのデータ処理に支障を来す
こともない。
【００２０】尚、本発明の実施の形態においては、ＥＥ
ＰＲＯＭ（１）及びマスクＲＯＭ（２）を同一空間で、
最上位ビットのみが異なる様に設定しているが、これに
限定されることなく、例えば、全体アドレス空間を００
００ＨからＦＦＦＦＨまでとし、この中間にマスクＲＯ
Ｍ（２）のアドレス空間を設ける様にしてもよい。この
場合は、マスクＲＯＭ（２）に割り振られたアドレス切
り換えを、割り込みベクタ発生回路（２１）がプログラ
ムカウンタ（３）に対して行える様にすればよい。
ＰＲＯＭ（１）及びマスクＲＯＭ（２）を同一空間で、
最上位ビットのみが異なる様に設定しているが、これに
限定されることなく、例えば、全体アドレス空間を００
００ＨからＦＦＦＦＨまでとし、この中間にマスクＲＯ
Ｍ（２）のアドレス空間を設ける様にしてもよい。この
場合は、マスクＲＯＭ（２）に割り振られたアドレス切
り換えを、割り込みベクタ発生回路（２１）がプログラ
ムカウンタ（３）に対して行える様にすればよい。
【００２１】
【発明の効果】本発明によれば、第１不揮発性メモリへ
のデータ書き込み中に、何らかの割り込み要求が発生し
た場合でも、制御回路によって、第２不揮発性メモリが
アクセスされる様に構成した。これにより、第１不揮発
性メモリへのデータ書き込み動作と平行して割り込み処
理を実行できる。その為、緊急を要する割り込み要求が
発生したとしても即座に対応でき、１チップマイクロコ
ンピュータ内部でのデータ処理に支障を来すこともない
利点が得られる。
のデータ書き込み中に、何らかの割り込み要求が発生し
た場合でも、制御回路によって、第２不揮発性メモリが
アクセスされる様に構成した。これにより、第１不揮発
性メモリへのデータ書き込み動作と平行して割り込み処
理を実行できる。その為、緊急を要する割り込み要求が
発生したとしても即座に対応でき、１チップマイクロコ
ンピュータ内部でのデータ処理に支障を来すこともない
利点が得られる。
【図１】本発明のマイクロコンピュータの割り込み処理
装置を示す回路ブロック図である。
装置を示す回路ブロック図である。
【符号の説明】 （１） ＥＥＰＲＯＭ （２） マスクＲＯＭ （３） プログラムカウンタ （２１） 割り込みベクタ発生回路 （２３）（２４） ＮＯＲゲート
Claims (4)
- 【請求項１】 データの書き込み及び読み出しが可能な
第１不揮発性メモリを内蔵し、該第１不揮発性メモリの
所定領域に記憶されたプログラムデータに基づき、通常
動作又は割り込み要求に対応する割り込み処理動作を行
う１チップマイクロコンピュータにおいて、 前記第１不揮発性メモリに書き込まれた割り込み要求に
基づく割り込み処理を実行する為のプログラムデータと
同一又は異なるプログラムデータが記憶された第２不揮
発性メモリと、 前記第１及び第２不揮発性メモリをアクセスするプログ
ラムカウンタと、 各種割り込み要求に対応するアドレス値に前記プログラ
ムカウンタの値を変更する割り込みベクタ発生回路と、 前記第１不揮発性メモリの所定領域へのデータ書き込み
中に割り込み要求が発生した時、前記割り込みベクタ発
生回路を制御して、前記プログラムカウンタのアドレス
値を前記第２不揮発性メモリを指定する様にする制御回
路と、を備え、 前記第１不揮発性メモリのデータ書き込み動作と平行し
て割り込み処理を実行可能としたことを特徴とするマイ
クロコンピュータの割り込み処理装置。 - 【請求項２】 前記第１及び第２不揮発性メモリは、同
一アドレス空間で連続したアドレスを割り振られている
ことを特徴とする請求項１記載のマイクロコンピュータ
の割り込み処理装置。 - 【請求項３】 前記第１及び第２不揮発性メモリのアド
レスの一部ビットは異なることを特徴とする請求項２記
載のマイクロコンピュータの割り込み処理装置。 - 【請求項４】 前記制御回路は、前記第１不揮発性メモ
リへのデータ書き込み中は該第１不揮発性メモリの為の
書き込み許可信号を受けることにより前記プログラムカ
ウンタを前記第２不揮発性メモリをアクセスできる値と
する様に前記割り込みベクタ発生回路を制御し、前記第
１不揮発性メモリへのデータの書き込みが終了した時は
書き込み終了信号を受けることにより前記プログラムカ
ウンタの最上位ビットを前記第１不揮発性メモリをアク
セスできる値に変更する様に前記割り込みベクタ発生回
路を制御することを特徴とする請求項３記載のマイクロ
コンピュータの割り込み処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25389995A JP3152595B2 (ja) | 1995-09-29 | 1995-09-29 | マイクロコンピュータの割り込み処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25389995A JP3152595B2 (ja) | 1995-09-29 | 1995-09-29 | マイクロコンピュータの割り込み処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0997176A JPH0997176A (ja) | 1997-04-08 |
| JP3152595B2 true JP3152595B2 (ja) | 2001-04-03 |
Family
ID=17257638
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25389995A Expired - Fee Related JP3152595B2 (ja) | 1995-09-29 | 1995-09-29 | マイクロコンピュータの割り込み処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3152595B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10017934A1 (de) * | 2000-04-11 | 2001-08-09 | Fujitsu Siemens Computers Gmbh | Schaltungsanordnung mit einem Prozessor und einem System-Bus-Interface |
| US8402190B2 (en) | 2008-12-02 | 2013-03-19 | International Business Machines Corporation | Network adaptor optimization and interrupt reduction |
-
1995
- 1995-09-29 JP JP25389995A patent/JP3152595B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0997176A (ja) | 1997-04-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2682700B2 (ja) | Ｉｃカード | |
| KR100679758B1 (ko) | 메모리 인터페이스 유닛 및 이를 포함한 데이터 프로세서 집적 회로 | |
| US5950222A (en) | Microcomputer using a non-volatile memory | |
| JPH03149635A (ja) | メモリコントロールユニット | |
| JP3152595B2 (ja) | マイクロコンピュータの割り込み処理装置 | |
| JP2002222084A (ja) | 半導体記憶装置、セクタアドレス変換回路、アドレス変換方法及び半導体記憶装置の使用方法 | |
| KR100321745B1 (ko) | 외부메모리액세스를위한마이크로컨트롤러유닛 | |
| JPH09114678A (ja) | マイクロコンピュータの割り込み処理装置 | |
| JPS63106996A (ja) | 半導体集積回路装置 | |
| JPH07311708A (ja) | メモリカード | |
| JP3961806B2 (ja) | 不揮発性半導体記憶装置 | |
| JPH087742B2 (ja) | ワンチップマイクロコンピュータ | |
| JP3635996B2 (ja) | 情報処理システム | |
| EP0714060B1 (en) | One chip microcomputer with built-in non-volatile memory | |
| JP2627370B2 (ja) | 開発支援システム | |
| JP3442972B2 (ja) | 情報処理装置および書き換え可能型不揮発性メモリの書き換え方法 | |
| JPS623458B2 (ja) | ||
| JPH0991267A (ja) | 不揮発性メモリのデータ書き込み装置 | |
| KR100288417B1 (ko) | 동기형 반도체 기억 장치 | |
| JP2003196087A (ja) | マイクロコントローラのメモリアドレッシング方法及びページマッピング装置 | |
| JP2004213102A (ja) | マイクロコンピュータ | |
| JPH1139222A (ja) | マイクロコンピュータ | |
| JPH0630056B2 (ja) | 信号処理装置 | |
| JPH0997249A (ja) | マイクロコンピュータ | |
| JPH0789439B2 (ja) | 半導体集積回路装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090126 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090126 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100126 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100126 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110126 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110126 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120126 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120126 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130126 Year of fee payment: 12 |
|
| LAPS | Cancellation because of no payment of annual fees |