KR100679758B1 - 메모리 인터페이스 유닛 및 이를 포함한 데이터 프로세서 집적 회로 - Google Patents

메모리 인터페이스 유닛 및 이를 포함한 데이터 프로세서 집적 회로 Download PDF

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Abstract

본 발명은 마이크로프로세서를 그 외부에 존재하는 메모리에 접속시키는 메모리 인터페이스 유닛을 제공한다. 메모리는 다수의 혼합된 유형의 메모리 뱅크, 즉 직접적으로 어드레스가능한 ROM, EPROM 등과 같은 범용 메모리 뱅크 및 행 어드레스와 열 어드레스에 의해 어드레스가능하며 행 스트로브 및 열 스트로브에 의해 확인되는 DRAM 메모리 뱅크를 포함한다. 이 메모리 인터페이스 유닛은 메모리 뱅크 각각에 대해 고유 스트로브를 제공하며, 이 고유 스트로브는 특정 스트로브가 연관된 메모리 뱅크의 유형에 관계없이 프로그램가능하다. 이러한 경우에, 범용 메모리 및 DRAM을 지원하도록 이 고유 스트로브는 프로그램가능하다.

Description

메모리 인터페이스 유닛 및 이를 포함한 데이터 프로세서 집적 회로{DATA PROCESSOR INTEGRATED CIRCUIT WITH A MEMORY INTERFACE UNIT WITH PROGRAMMABLE STROBES TO SELECT DIFFERENT MEMORY DEVICES}
본 발명은 마이크로프로세서를 이의 외부 메모리 및 메모리 맵핑형 입력/출력 디바이스에 접속하는 메모리 인터페이스 유닛을 구비한 데이터 프로세서 집적 회로에 관한 것이다.
미국 특허 제 5,761,478 호에는 소정의 데이터와 어드레스 버스 폭을 갖는 마이크로프세서와 통상적으로 이 마이크로프로세서의 버스의 폭과 다른, 다양한 데이터와 어드레스 폭을 갖는 메모리 뱅크(memory bank) 간에 상이한 크기를 갖는 데이터를 효율적으로 전송하기 위한 프로그램가능한 메모리 인터페이스가 개시되어 있다. 주어진 실시예에서, 32 비트의 내부 구조를 갖는 마이크로프로세서가 전체 16 또는 32 비트 외부 메모리로부터의 프로그래밍 코드를 실행하며, 8, 16, 32 비트 데이터 유닛을 로딩하여 외부 메모리에 저장하고, 이들을 내부적으로 동등한 32 비트 표현으로 변환할 수 있다. 외부 메모리 뱅크의 폭에 따라, 하나의 외부 핀(pin)이 메모리 폭을 16 혹은 32 비트로 구성하고, 2 개 세트의 메모리 스트로브(strobe)와 하나의 I/O 스트로브가 제로 글루 로직(zero glue logic)을 두 개 뱅크의 메모리 및 한 개 뱅크의 외부 주변장치에 허용한다. 16 혹은 8 비트 메모리에 있어서, 4 개 핀 중 하나 혹은 두 개의 핀이 부가적인 어드레스 핀으로서 사용되며, 이와 달리 4 개 핀 모두가 스트로브-바이트(byte) 인에이블 핀으로서 사용될 수 있다. 이 핀들의 동작은 특정한 레지스터(register)의 내용에 따라 조정된다. 모든 메모리 뱅크는 동일한 직접 어드레스가능한 유형이다. 따라서, 구비되지는 않았지만 필요한 것은 혼합된 유형의 메모리 유닛, 즉 한편은 ROM, SRAM, EPROM, 플래시 메모리(flash memory), 메모리 맵핑형 I/O 디바이스와 같은 메모리와 다른 한편으로는 리프레싱(refreshing)이 필요한 DRAM과 같은 휘발성 메모리를 포함하는 메모리로의 인터페이싱이다.
미국 특허 제 4,349,870 호에는 프로그램가능한 다중 기능 포트를 구비하는 마이크로컴퓨터가 개시되어 있다. 다수의 포트 중 하나는 특정한 신호를 모드 선택 핀에 인가함으로써 사용자가 프로그램 할 수 있다. 이 프로그램가능한 포트는 주변 장치에 대해 입력 또는 출력 라인으로서 프로그래밍될 수 있거나, 혹은 이와 달리 외부 메모리에 대해 양방향 데이터 버스로서 동작하도록 프로그래밍될 수 있는 다수의 라인을 포함하고 있다.
미국 특허 제 4,028,682 호에는 회로 칩 상의 콘택트(contact)를 접속하는 기능을 선택하기 위한 회로가 개시되어 있다.
미국 특허 제 5,261,116 호에는 가요성(flexible) I/O를 구비하는 프로그램 및 확장 가능한 제어기가 개시되어 있다. 출력 버퍼는 프로그램 카운터 또는 제어 필드(field)를 디바이스의 출력 핀으로 다중화시키는 다중화기를 포함하고 있다. 프로그램 카운터가 출력 핀으로 다중화되는 경우, 프로그램가능한 제어기가 외부 메모리 디바이스를 어드레싱(addressing)할 수 있다.
발명의 개요
본 발명의 목적은 마이크로프로세서를 상이한 유형의 다수의 메모리 뱅크, 특히 ROM, EPROM, SRAM, 플래시 메모리, 메모리 맵핑형 I/O 디바이스, DRAM과 같은 일반 유형 혼합의 메모리 뱅크에 적응적으로 접속시키는 메모리 인터페이스 유닛을 구비하는 데이터 프로세서를 제공하는 것이다.
본 발명의 다른 목적은 마이크로프로세서 메모리 공간에서 상이한 크기, 상이한 버스 폭, 상이한 액세스 시간, 상이한 베이스 어드레스의 메모리 뱅크를 적응적으로 인터페이스하는 것이다.
본 발명의 또 다른 목적은 마이크로프로세서 리셋(reset) 시 부팅(booting) 후 프로그램 실행을 가속시키는 것이다.
본 발명의 또 다른 목적은 직접 어드레스가능한 메모리 맵핑형 입력/출력 디바이스를 적응적으로 인터페이스하는 것이다.
본 발명에 따르면, 마이크로프로세서와 이 마이크로프로세서를 이의 외부에 있는 메모리에 접속하는 메모리 인터페이스 유닛을 구비하는 마이크로제어기와 같은 데이터 프로세서 집적 회로가 제공되는데, 메모리가 다수의 메모리 뱅크 형태로 제공되고, 각각의 메모리 뱅크는 어드레스 라인 및 데이터 라인을 구비하며, 다수의 메모리 뱅크 중 적어도 제 1 메모리 뱅크는 직접 어드레스가능한 제 1 유형이고, 제 1 메모리는 제 1 메모리 뱅크를 선택하기 위한 칩 선택 입력을 가지며, 다수의 메모리 뱅크 중 제 2 메모리 뱅크는 행 어드레스와 열 어드레스에 의해 어드레스가능한 제 2 유형이고, 행 어드레스는 제 2 메모리 뱅크의 행 어드레스 스트로브 입력부에서 행 어드레스 스트로브에 의해 확인되며, 열 어드레스는 제 2 메모리 뱅크의 열 어드레스 스트로브 입력부에서 열 어드레스 스트로브에 의해 확인되고, 메모리 인터페이스 유닛이 다수의 메모리 뱅크 각각에 대한 고유 스트로브를 포함하며, 이 고유 스트로브는 특정 고유 스트로브가 연관되는 메모리 뱅크 유형에 무관하게 프로그램가능하며 이 고유 스트로브의 제 1 스트로브는 제 1 메모리 뱅크의 칩 선택 입력부에 입력되는 칩 선택 신호로서 프로그래밍되고, 고유 스트로브의 제 2 스트로브는 제 2 메모리 뱅크의 행 어드레스 스트로브 입력부에 입력되는 행 어드레스 스트로브로서 프로그래밍된다.
바람직하게, 제 1 메모리 뱅크가 어드레스 공간 내에서 배선에 의해 고정된 어드레스에 위치한, 실행가능한 코드를 포함하는 ROM과 같은 비휘발성 메모리이고, 제 2 메모리 뱅크가 바람직하게 DRAM 유형인 휘발성 메모리인데, 제 1 및 제 2 메모리 뱅크는 실행가능한 코드가 이동한 후 스와핑(swapping)되며 메모리 맵핑형 레지스터는 적어도 구성 유형, 즉 메모리 뱅크의 베이스 어드레스, 크기, 버스 폭, 액세스 시간에 적합하게 제 2 메모리 뱅크 내에 규정된다.
도 1은 메모리에 접속된 메모리 인터페이스 유닛을 구비하는 마이크로제어기를 개략적으로 도시하고 있다.
도 2는 메모리 인터페이스 유닛의 블럭도이다.
도 3은 메모리 인터페이스 유닛 구성의 실시예이다.
도 4는 전형적인 SRAM 16 비트 버스 판독 주기를 도시하고 있다.
도 5는 전형적인 SRAM 16 비트 버스 기록 주기를 도시하고 있다.
도 6은 전형적인 DRAM 16 비트 판독 주기를 도시하고 있다.
도 7은 전형적인 DRAM 16 비트 기록 주기를 도시하고 있다.
도 8은 DRAM 리프레시 주기를 도시하고 있다.
도 1은 혼합된 일반 및 DRAM 유형의 다수의 메모리 뱅크를 포함하는 메모리(3)에 접속된 메모리 인터페이스 유닛(2)을 구비하는 마이크로제어기(1)를 개략적으로 도시하고 있다. 마이크로제어기(1)는 CPU(Central Processing Unit)로도 표시되는 마이크로프로세서(4)를 더 포함하고 있으며, 이 마이크로프로세서(4)는 마이크로제어기가 리셋(reset)된 후 메모리(2)에 저장된 프로그램 코드(5)를 실행하는 경우 메모리 인터페이스 유닛(2)을 제어하기 위해 이에 접속되어 있다. 어드레스/데이터/제어 버스(6)가 메모리 인터페이스 유닛(2)과 메모리(3) 사이에 마련되어 있다. 메모리 인터페이스 유닛(2)에 접속된 DMA(Direct Memory Access) 제어 유닛(7)이 또한 도시되어 있다. DMA 제어 유닛(7)은 데이터 통신 주변 장치와 같은 다수의 주변 장치(도시하지 않음)를 제어한다. CPU 및 DMA 제어기(7)가 버스(6)에 대한 액세스를 요청할 수 있는데, 이 액세스는 버스 중재(arbitration) 및 우선 순위에 근거하여 승인된다. 이러한 버스 요청 및 승인 메카니즘은 당해 기술 분야에 널리 공지되어 있다.
다음의 설명에서, 도면에 표시한 바와 같이 문자 그룹(group)의 위에 라인을 갖는 액티브 로우(active low) 신호는 문자 그룹, 즉 문자 ABC의 그룹이 액티브 하이(high) 논리 신호를 나타내는 경우 이의 앞에 심볼 ―을 갖는 -ABC는 이에 대응하는 액티브 로우 논리 신호를 나타낸다.
도 2는 메모리 인터페이스 유닛(2)의 블럭도이다. 메모리 인터페이스 유닛(2)은 CPU 혹은 DMA 제어기(6)로부터 승인된 버스 요청에 근거하여, 24 비트 CPU 어드레스 혹은 24 비트 DMA 어드레스를 선택하기 위한 어드레스 선택기(20)를 포함하되, 버스 요청 및 승인은 중재기(arbiter)(21)에 의해 제어된다. 중재기(21)는 또한 DRAM(Dynamic Random Access Memory) 리프레시 요청을 중재하기 위한 DRAM 리프레시 타이머(22) 및 타이밍 발생기(23)에 접속되어 있다. 중재기(21)는 타이밍 신호 TS를 행/열 어드레스 발생기(24)에 제공하는 타이밍 발생기(23)를 제어하는데, 이 행/열 어드레스 발생기(24)는 다양한 DRAM CAS(Column Address Strobe) 주기 동안 다중화된 CPU 또는 DMA 어드레스 비트 a22-a0(즉, 23 비트)로부터 외부 어드레스 핀 A17-A6(즉, 12 비트) 상에 행 및 열 어드레스를 발생한다. 타이밍 발생기(23)는 또한 글로벌(global) 스트로브(strobe) 신호를 발생하여 메모리(3)에 포함된 메모리 뱅크를 스트로브하되, 이러한 글로벌 스트로브 신호는 바이트 로우 인에이블 신호 -BLE, 바이트 하이 인에이블 신호 -BHE, 출력 인에이블 신호 -OE, 기록 인에이블 신호 -WE를 포함한다. 외부 신호 WAIT는 리셋 후에 사용 가능하다. 칩 선택 디코더(25)가 어드레스 선택기(20)에 접속되어 있다. 주어진 예에서, 최대 6 개의 메모리 뱅크가 선택될 수 있으며, 각각의 메모리 뱅크를 선택하기 위해 칩 선택 디코더(25)로부터 6 개의 고유한 프로그래밍 가능한 스트로브 -CS0, -CS1, -CS2, -CS3, -CS4, -CS5가 사용 가능하다. 고유한 프로그래밍 가능한 스트로브는 ROM 혹은 SRAM 디바이스와 같은 일반 메모리 디바이스의 칩 선택 핀 -CS에 물리적으로 접속되거나, DRAM 디바이스의 -RAS 핀에 물리적으로 접속된다. 칩 선택 디코더(25)는 모든 메모리 어드레스의 최상위 비트를 최대 메모리 뱅크의 베이스 어드레스, 즉 마이크로프로세서 메모리 공간 내의 시작 어드레스를 비교하여, 일치하는 뱅크에 대해 -CS 핀을 선택한다. 주어진 예에서, 메모리 뱅크 어드레스는 4K바이트 정도이므로, a23-a12에 의해 표시되며 비교하는 데 필요한 비트, 즉 최상위 어드레스 비트는 최대 12 비트이다. DRAM 논리 어드레스 비트 a22-a0는 행 및 열 위상 동안 행/열 어드레스 다중화 동작에 의해 어드레스 핀 A17-A6 상에 다중화된다. 일반 메모리 논리 어드레스 a19-a0는 외부 어드레스 핀 A19-A0 상에 직접 나타난다. 뱅크의 타이밍 레지스터에서 프로그래밍된 각각의 뱅크에 대한 정정 판독/기록 버스 주기 타이밍은 뱅크가 선택될 때마다 타이밍 발생기(23)를 통해 인가된다. 메모리 인터페이스 유닛(2)은 다음에 설명할 5 개의 특정 기능 레지스터 및 20 개의 메모리 맵핑형 레지스터를 사용한다.
도 3은 메모리 인터페이스 유닛(2) 구성의 실시예를 도시하고 있다. 주어진 예에서, 메모리(3)는 D7-D0로 표시되는 128Kx8, 즉 8 비트의 데이터 버스 폭을 갖는 128 K바이트의 ROM 메모리 뱅크(30), D15-D0로 표시되는 256Kx16, 즉 16 비트의 데이터 버스 폭을 갖는 512 K바이트의 DRAM 메모리 뱅크(31), 1Mx16, 즉 16 비트의 데이터 버스 폭을 갖는 16 M바이트의 또다른 DRAM 메모리 뱅크(32), 2Kx16, 즉 16 비트의 데이터 버스 폭을 갖는 4 K바이트의 SRAM 메모리 뱅크(33)인 4 개의 메모리 뱅크를 구비하고 있다. 뱅크-0으로도 지칭되는 메모리 뱅크(30)는 프로그램 코드를 포함하고 마이크로프로세서의 메모리 공간 내의 배선에 의해 고정된 베이스 어드레스 000000h에서 시작하되, h는 16진수 어드레스 표시이다. 메모리 뱅크(31, 32, 33)는 또한 뱅크-1, 뱅크-2, 뱅크-3으로 지칭된다. 따라서, 최대 6 개의 뱅크를 구비하는 뱅크는 뱅크-I로서 지칭되는데, i=0, 1, 2, 3, 4, 5이다. 본 발명에 따르면, 메모리 인터페이스(2)는 메모리 뱅크의 모든 유형, 크기, 베이스 어드레스, 폭, 타이밍 요건을 만족하도록 구성된다. 도 3에는 외부 어드레스 버스 ABUS, 외부 데이터 버스 DBUS, 외부 제어 버스 CBUS가 또한 도시되어 있다. 메모리 인터페이스 칩 선택 신호 -CS0, -CS1, -CS2, -CS3은 각각 ROM(30)의 칩 선택 입력부(34), DRAM(31)의 행 어드레스 스트로브 입력부(35), DRAM(32)의 행 어드레스 스트로브 입력부(36), SRAM(33)의 칩 선택 입력부(37)에 접속되어 있다. DRAM(31, 32)에서, -CASL, -CASH로 표시된 각각의 열 어드레스 스트로브 입력은 열 어드레스 스트로브 하이 및 로우를 각각 나타낸다. 바람직하게 구성된 메모리 인터페이스에 있어서, 메모리(3)에 대한 글루리스(glueless) 인터페이스가 획득된다.
Figure 112000015382812-pct00001
표 1은 메모리 인터페이스 유닛(2), 버스 타이밍 레지스터 하이 BTRH, 버스 타이밍 레지스터 로우 BTRL, 메모리 맵핑형 레지스터 베이스 어드레스 하이 MRBH, 메모리 맵핑형 레지스터 베이스 어드레스 로우 BRBL, 메모리 인터페이스 일반 구성 레지스터 MICFG를 프로그래밍하는 데 사용되는 특수 기능 메모리 맵핑형 레지스터의 특수 기능 레지스터 어드레스를 나타내고 있다. 레지스터 MRBH는 MA23-MA16으로 표시된 어드레스 비트 A23-A16인 MMR 베이스 어드레스의 상위 바이트를 포함하고 있다. 레지스터 MRBL은 MA15, MA14, MA13, MA12로 표시된 어드레스 비트 A15-A12인 MMR 베이스 어드레스의 하위 4 개 비트를 포함하고 있다. LSB(least significant bit)는 논리 "0"이 MMR로의 액세스를 디스에이블시키고 논리 "1"이 MMR로의 액세스를 인에이블시키는 MRBE이다. MMR 베이스 어드레스는 12 비트 MA23-MA12로 형성되고, 12 개의 제로 비트로 패딩(padding)되며, CPU로부터의 어드레스 비트 a23-a12와 비교되어 MMR 액세스를 개시한다. 레지스터 MICFG는 마이크로프로세서 리셋시 설정되는 비트 CLKOE(Clock Output Enable)인 하나의 기능 비트만을 포함하고 있다.
Figure 112000015382812-pct00002
표 2는 메모리 맵핑형 메모리 인터페이스 유닛 레지스터의 세트를 나타내고 있다. 각각의 메모리 뱅크에, 뱅크-i 구성 레지스터 BiCFG, 뱅크-i 베이스 어드레스/DRAM 어드레스 다중화기 제어 레지스터 BiAM, 뱅크-i 타이밍 레지스터 BiTMG인 3 개의 레지스터가 있으며, i=0, 1, 2, 3, 4, 5이다. 메모리 뱅크 구성 로크(lock) 레지스터 MCBL과 리프레시 제어 레지스터 RFSH인 2 개의 레지스터가 더 있다. 구성 레지스터 BiCFG의 비트는 뱅크가 코드 및/또는 데이터 메모리 액세스 인에이블인지를 판단하고, 뱅크의 버스 폭이 8 또는 16 비트인지, 유형이 일반 혹은 DRAM인지, 크기가 뱅크-0에 대해 64 K바이트와 8M바이트 사이에 있고 뱅크-1 내지 뱅크-5에 대해 4 K바이트와 8 M바이트 사이에 있는지를 판단한다. BiAM 레지스터의 비트는 메모리 뱅크의 유형 및 크기에 따라 상이한 기능을 갖는다. 64 K바이트 이상인 일반 유형의 메모리 뱅크에 있어서, 뱅크의 베이스 어드레스는 MRBH 레지스터의 비트 및 BiAM 레지스터의 4 개 MSB로 구성되며, 32 K바이트 이하인 일반 유형의 메모리 뱅크, 뱅크의 베이스 어드레스에 대한 모든 비트의 BiAM 레지스터, DRAM 메모리 뱅크에 있어서, BiAM 레지스터의 6 개 MSB가 베이스 어드레스의 어드레스 비트 a23-a18로서 사용된다. BiAM의 두 개의 최하위 비트는 도 8을 참조하여 상세히 설명할 행/열 어드레스 다중화기 제어 비트 BiMX1 및 BiMX0이다. BiTMG 레지스터의 비트는 클록 주기에서 일반 유형 메모리 뱅크에 대한 -CS 내지 -WE 지연, DRAM 메모리 뱅크에 대한 -RAS 내지 -CAS 지연, 다른 액세스 타이밍 파라미터를 결정한다. MCBL 레지스터의 MSB는 메모리 뱅크-0/뱅크-1 스와핑을 인에이블 혹은 디스에이블시키는데, 뱅크 스와핑은 리셋 시 디스에이블되며, 또한 비트는 상이한 메모리 뱅크의 구성 로킹/언로킹(unlocking)을 결정한다. RFSH 레지스터의 비트는 리프레시 타이머(22)를 인에이블/디스에이블시키며, 리프레시 타이머(22)에 대한 7-비트 시간 상수를 결정한다. 타이머는 8xRFSH[6:0] 시스템 클록 주기마다 한번씩 타임 아웃(time out)될 것이며, [6:0]은 RFSH 레지스터의 7 개 LSB를 나타낸다. 각각의 리프레시 타이머 타임 아웃시, 요청이 중재기(21)로 전송된다.
Figure 112000015382812-pct00003
표 3은 뱅크-0 크기 및 어드레스 범위 선택을 나타내고 있다. 뱅크-0의 베이스 어드레스는 배선으로 접속되며 000000h로 전송된다. 도시한 것은 뱅크의 크기 및 어드레스 범위를 설정하기 위한 B0CFG 레지스터의 비트 설정이다. 뱅크-0은 부팅 뱅크이다. 뱅크-0은 코드 메모리 액세스에 대해 항상 인에이블이며 데이터 메모리 액세스에 대해서 인에이블될 수 있다.
Figure 112000015382812-pct00004
표 4는 뱅크 1-5 및 베이스 어드레스 선택을 나타내고 있다. 뱅크-1 내지 뱅크-5의 크기 및 어드레스는 나타낸 바와 같이 BiCFG 레지스터, MRB 레지스터, BiAM 레지스터의 비트 설정과 발생할 수 있는 경우와 같은 제로인 하위 어드레스 비트에 의해 결정된다. 뱅크-1 내지 뱅크-5는 일반 메모리 혹은 DRAM으로서 구성될 수 있다. 부팅된 후, ROM인 뱅크-0에 저장된 애플리케이션 코드는 후속 실행을 위해 뱅크-1, 바람직하게는 DRAM 메모리 뱅크에 기록될 것이다. 뱅크-0/뱅크-1 스와핑 후, 애플리케이션 코드는 베이스 어드레스 000000h로부터 여전히 액세스될 수 있다. 뱅크 스와핑은 또한 하위 메모리 내에 있는 인터럽트(interrupt) 벡터가 액세스되어 기록될 수 있도록 한다. 이러한 뱅크 스와핑의 이점은 애플리케이션 코드가 실제적으로 빠르게 수행된다는 것이다.
Figure 112000015382812-pct00005
표 5는 특정 DRAM에 대한 행/열 다중화기 비트의 구성을 나타내고 있다. 행/열 어드레스 다중화기 제어 비트 BiMX1 및 BiMX0인 BiAM 레지스터의 두 개의 최하위 비트가 다양한 데이터 버스 및 메모리 크기에 대한 다중화 체계 A 내지 G를 결정한다.
Figure 112000015382812-pct00006
표 6은 DRAM 액세스의 행 및 열 어드레스 위상 동안 외부 핀 A17-A6에 대한 논리 어드레스 a23-a0의 할당에 연관된 DRAM 행 및 열 어드레스 다중화 체계 A 내지 G를 나타내고 있는데, 'u'는 사용되지 않은 핀을 표시한다. 주어진 예에서, -RAS 리프레시 전에 소위 -CAS가 수행된다.
이와 같은 모든 필수적인 메모리 인터페이스 레지스터의 정의 및 설명을 사용하여, 이제 도 3에 도시한 바와 같은 메모리 인터페이스 유닛(2) 구성의 실시예가 보다 상세히 설명될 것이다.
리셋 후, 부팅 뱅크인 뱅크(30)와 제 1 DRAM 뱅크인 뱅크(31)가 먼저 구성된다. 뱅크(30)는 도 6에 나타낸 레지스터 B0CFG로 표시된 바와 같이 어드레스 범위 000000h-01FFFFh를 갖는다. 뱅크(31)는 표 4에 나타낸 레지스터 B1CFG, MRB, B1AM으로 표시된 바와 같이 어드레스 범위 100000h-17FFFFh를 갖는다. 마찬가지로, 뱅 크(32, 33)의 크기 및 범위가 표시된다.
마지막 뱅크 스와핑 후, 뱅크(30)와 뱅크(31)의 어드레스 범위 및 크기가 상호 교환된 다음, 뱅크(31)의 어드레스 범위 100000h-11FFFFh가 ROM의 -CS0에 대해 활성화시키고 어드레스 범위 000000h-07ffffh가 DRAM의 -CS1에 대해 활성화시킨다. 뱅크 스와핑 전에, 뱅크는 다음과 같이 구성된다. MRBH 레지스터가 MMR 베이스 어드레스 비트 a23-16을 나타내는 FFh로 설정된다. MRBL 레지스터는 이의 비트[3:1]이 "돈 케어(don't care))"인 F1h로 설정되어 MMR이 인에이블된다. 다음에, MCBL은 존재하지 않는 뱅크(4, 5)에 대한 레지스터를 로크하고 뱅크(3-0)에 대한 레지스터를 언로크하도록 설정된다. 다른 설정 중에, 뱅크(30)가 데이터 액세스 디스에이블된다. 뱅크(31)는 B1TMG 레지스터의 적절한 설정에 의해 두 개 주기 -RAS 내지 -CAS 지연과, 메모리에서 데이터 스트로브 로우로부터 데이터 버스의 샘플링 또는 데이터 래치까지의 두 개 주기 지연으로 설정된다. B1CFG 레지스터가 메모리 뱅크(31)를 인에이블시키는 코드 및 데이터로 설정되어 16 비트의 512 K바이트 워드 사이즈의 DRAM 유형 메모리를 나타낸다. B1AM 레지스터는 도 8 및 도 9에 나타낸 바와 같이 뱅크(31) 베이스 어드레스 100000h 및 다중화 체계 E를 나타내는 10h로 설정된다. 뱅크(32, 33)가 대응하여 구성된다. 리프레시 타이밍 레지스터 RFSH가 구성된다. 두 개의 DRAM(31, 32)은 동일한 리프레시 주기 타이밍 요건을 갖는다. 이들이 서로 상이하면, 가장 짧은 주기가 선택될 것이다. 메모리 뱅크(1-3)의 구성시, 애플리케이션 코드 및 소정의 다른 데이터가 ROM(30)으로부터 DRAM(310)으로 이동된다. 다음에, 뱅크 스와핑이 수행된다.
도 4 내지 7의 타이밍 예는 메모리 인터페이스 설정의 효과, 특히 레지스터 BiTMG의 설정 효과를 나타내고 있다.
도 4는 전형적인 SRAM 16-비트 버스 판독 주기를 도시하고 있다. 액세스 시간은 2 클록 주기로 설정된다. ClkOut의 상승 에지에서, 어드레스가 어드레스 버스 ABUS로 이동된다. 어드레스 변경 후 한 클록 주기 -CS 및 -OE가 활성화된다. 동일한 주기에서 -BLE/-BHE가 활성화된다. 2 주기 후, 데이터 버스 DBUS가 ClkOut의 상승 에지에서 샘플링된다. 이 시점에서, 판독 주기는 -CS로서 종료되고, -BLE/-BLH 및 -OE가 무효화되며, 어드레스 버스 ABUS 및 데이터 버스 DBUS가 변경되기 시작한다.
도 5는 전형적인 SRAM 16-비트 기록 주기를 도시하고 있다. ClkOut의 상승 에지에서, 어드레스가 어드레스 버스 ABUS로 이동된다. 한 클록 주기 후, -CS가 활성화된다. 동일한 주기에서 -BLE/-BHE가 활성화된다. 이 시점에서, 데이터가 데이터 버스 DBUS로 이동된다. 클록 주기 후, ClkOut의 상승 에지에서, 데이터는 -BLE/-BHE의 상승 에지에 의해 메모리로 래치된다. 이 주기에서 -CS가 또한 무효화된다. 한 클록 주기 후, -WE가 무효화되어 기록 주기를 종료하고, 어드레스 버스 ABUS와 데이터 버스 DBUS가 변경된다. SRAM과 같은 일반 유형의 메모리 뱅크에 있어서, -BLE/-BHE 버스 스트로브가 데이터 스트로브로서 작용한다.
도 6은 전형적인 DRAM 16-비트 주기를 도시하고 있다. BTMG 레지스터에서, -RAS 내지 -CAS 지연이 2 클록 주기로 설정된다. ClkOut의 상승 에지에서, 행 어드레스가 핀 A17-A6에 다중화된다. 한 클록 주기 후, -CS(-RAS) 및 -OE가 활성화된다. -RAS의 한 클록 주기 후, 열 어드레스가 어드레스 버스에 다중화된다. -RAS의 두 클록 주기 후, -BLE/-BHE가 활성화된다. DRAM의 액세스 시간이 종료한 후, DRAM이 데이터를 데이터 버스로 이동시킨다. -BLE/-BHE(-CAS)의 무효화 이전 한 클록 주기가 지속되고, -BLE/-BHE의 상승 에지에서 데이터 버스가 샘플링되며, -OE가 또한 무효화되고, 어드레스 버스가 변경된다. 메모리의 DRAM 유형에서, -BLE/-BHE 버스 스트로브가 -CAS 스트로브로서 작용한다.
도 7은 전형적인 DRAM 16 비트 기록 주기를 도시하고 있다. 레지스터 BTMG가 두 클록 주기의 액세스 시간으로 설정된다. ClkOut의 상승 에지에서, 행 어드레스가 핀 A17-A6에 다중화된다. 한 클록 주기 후, -CS(-RAS) 및 -WE가 활성화되고, 데이터가 데이터 버스에 이동된다. -CS(-RAS)의 한 클록 주기 후, 열 어드레스가 데이터 버스에 다중화된다. -CS(-RAS)의 두 클록 주기 후, -RAS 내지 -CAS 지연이 두 클록 주기이기 때문에, -BLE/-BHE가 활성화된다. -BLE/-BHE의 두 클록 주기 후, 액세스 시간이 두 클록 주기이기 때문에, -BLE/-BHE의 상승 에지에 의해 데이터가 메모리로 래치되고, 동시에 -CS(-RAS)가 무효화된다. 기록 데이터는 다른 클록 주기 동안 유효한 상태로 있을 것이다. -CS(-RAS) 후 한 클록 주기가 하이가 되고, 어드레스 버스 변경되며, 기록 주기가 -WE의 상승 에지에서 종료된다.
도 8은 DRAM 리프레시 주기를 도시하고 있다. 먼저, -CS(-RAS) 스트로브로서 작용하는 스트로브 -BLE/-BHE가 무효화된 -WE 및 -OE와 지속된다. 한 클록 주기 후, -CS(-RAS)가 DRAM에 대해 구성된 모든 메모리 뱅크에 대해 지속된다. 다음에, 모든 DRAM에 대해, -CS(-RAS)의 하강 에지 다음 주어진 수의 클록 주기 후, -CS(-RAS) 및 -BLE/-BHE(-CAS)가 무효화된다. 주어진 실시예에서, 복원 시간 RT는 4 클록 주기이다. 도시한 DRAM 주기는 -RAS 리프레시 주기 이전의 소위 -CAS이며, 고유한 -CS(-RAS) 스트로브 및 글로벌 버스 스트로브 -BLE/-BHE(-CAS)가 협력하여 리프레시 주기를 수행한다. 조합된 -CS(-RAS) 및 -BLE/-BHE(-CAS) 스트로브의 발생시 마다, DRAM 내의 열이 리프레시될 것이다.
전술한 바에 견주어, 당업자라면 첨부한 청구 범위에 의해 정의된 바와 같은 본 발명의 사상 및 범주를 벗어나지 않고 다양한 변형이 이루어질 있으므로, 본 발명은 제시된 예에 한정되지 않음을 알 수 있을 것이다.

Claims (13)

  1. 마이크로프로세서(4) 및 상기 마이크로프로세서(4)를 그의 외부에 있는 메모리(3)에 접속시키는 메모리 인터페이스 유닛(2)을 포함하는 데이터 프로세서 집적 회로(1)에 있어서,
    상기 메모리(3)는 다수의 메모리 뱅크(30, 31, 32, 33) 형태로 제공되고,
    상기 각각의 메모리 뱅크는 어드레스 라인(A16-A0) 및 데이터 라인(D15-D0)을 구비하며,
    상기 다수의 메모리 뱅크 중 적어도 제 1 메모리 뱅크(30)는 직접적으로 어드레스가능한 제 1 유형의 메모리 뱅크이고,
    상기 제 1 메모리 뱅크(30)는 상기 제 1 메모리 뱅크(30)를 선택하는 칩 선택 입력부(-CS)를 가지며,
    상기 다수의 메모리 뱅크 중 제 2 메모리 뱅크(31)는 소정 행 어드레스 및 열 어드레스에 의해 어드레스가능한 제 2 유형의 메모리 뱅크이고,
    상기 행 어드레스는 상기 제 2 메모리 뱅크(31)의 행 어드레스 스트로브 입력부(a row address storbe input)에서 행 어드레스 스트로브(-RAS)에 의해 확인되며,
    상기 열 어드레스는 상기 제 2 메모리 뱅크(31)의 열 어드레스 스트로브 입력부에서 열 어드레스 스트로브(-CAS)에 의해 확인되고,
    상기 메모리 인터페이스 유닛(2)은 상기 다수의 메모리 뱅크(30, 31, 32, 33) 각각에 대한 고유 스트로브(unique strobes)(-CS5--CS0)를 포함하며,
    상기 고유 스트로브는 특정 고유 스트로브가 연관된 메모리 뱅크의 유형에 무관하게 프로그램가능하고,
    상기 고유 스트로브의 제 1 스트로브(-CS0)는 상기 제 1 메모리 뱅크(30)의 상기 칩 선택 입력부에 입력되는 칩 선택 신호로서 프로그래밍되고,
    상기 고유 스트로브의 제 2 스트로브(-CS1)는 상기 제 2 메모리 뱅크(31)의 상기 행 어드레스 스트로브 입력부에 입력되는 상기 행 어드레스 스트로브로서 프로그래밍되는
    데이터 프로세서 집적 회로.
  2. 제 1 항에 있어서,
    상기 메모리 뱅크의 유형을 구성하기 위한 제 1 구성 수단(BiCFG)을 포함하는
    데이터 프로세서 집적 회로.
  3. 제 1 항에 있어서,
    상기 마이크로프로세서의 어드레스가능한 범위 내에서, 상기 메모리 뱅크의 베이스 어드레스(base address) 및 크기를 구성하기 위한 제 2 구성 수단(BiAM)을 포함하는
    데이터 프로세서 집적 회로.
  4. 제 1 항에 있어서,
    상기 메모리 뱅크의 버스 폭을 구성하기 위한 제 3 구성 수단을 포함하는
    데이터 프로세서 집적 회로.
  5. 제 1 항에 있어서,
    상기 메모리 뱅크의 액세스 시간을 구성하기 위한 제 4 구성 수단(BiCFG)을 포함하는
    데이터 프로세서 집적 회로.
  6. 제 5 항에 있어서,
    구성될 상기 메모리 뱅크는 상기 제 1 유형의 메모리 뱅크(30)이고,
    상기 액세스 시간은,
    판독 동작의 경우에는, 상기 제 1 유형의 메모리 뱅크(30)로 데이터 스트로브(-BLE/-BLH)를 어서트(assert)하는 것과 데이터 버스를 샘플링하는 것 사이의 복수의 마이크로프로세서 클록 주기로서 구성되고,
    기록 동작의 경우에는, 상기 데이터 스트로브를 어서트하는 것과 데이터를 상기 메모리 뱅크 내부로 래치(latch)하는 것 사이의 복수의 마이크로프로세서 클록 주기로서 구성되는
    데이터 프로세서 집적 회로.
  7. 제 5 항에 있어서,
    구성될 상기 메모리 뱅크는 상기 제 2 유형의 메모리 뱅크(31)이고,
    상기 액세스 시간은 행 어드레스 스트로브(-RAS)를 어서트하는 것과 열 어드레스 스트로브(-CAS)를 어서트하는 것 사이의 복수의 마이크로프로세서 클록 주기로서 구성되는
    데이터 프로세서 집적 회로.
  8. 제 1 항에 있어서,
    상기 제 1 메모리 뱅크(30)는 부팅(boot up) 코드를 포함하는 실행가능한 코드를 저장하고 있는 비휘발성 유형의 메모리 뱅크이며,
    상기 마이크로프로세서의 리셋 시에 상기 부팅 코드를 실행한 후에 상기 실행가능한 코드는 상기 제 1 메모리 뱅크(30)로부터 상기 제 2 메모리 뱅크(31)로 이동되는
    데이터 프로세서 집적 회로.
  9. 제 8 항에 있어서,
    상기 실행가능한 코드를 이동시킨 후, 상기 실행가능한 코드가 스와핑(swapping) 이전과 동일한 베이스 어드레스로부터 실행될 수 있도록 상기 제 1 메모리 뱅크와 상기 제 2 메모리 뱅크가 스와핑되는
    데이터 프로세서 집적 회로.
  10. 제 1 항에 있어서,
    직접 어드레스가능한 메모리 맵핑형 입력/출력 유형(a directly addressable memory-mapped inpun/output type)의 입력/출력 디바이스에 상기 마이크로프로세서를 접속하는
    데이터 프로세서 집적 회로.
  11. 제 1 항에 있어서,
    상기 제 1 메모리 뱅크(30)는 실행가능한 코드를 포함하는 비휘발성 유형의 메모리 뱅크이며,
    상기 제 2 메모리 뱅크(31)는 상기 마이크로프로세서를 부팅한 후 상기 실행가능한 코드가 이동되는 휘발성 유형의 메모리 뱅크이고,
    상기 제 1 메모리 뱅크 및 상기 제 2 메모리 뱅크는 상기 실행가능한 코드가 이동된 후에 스와핑되고,
    상기 메모리 뱅크들의 구성 유형, 베이스 어드레스, 크기, 버스 폭, 액세스 시간을 선택하는 구성 수단이 메모리 맵핑형 판독-기록 레지스터 세트의 형태로 상기 제 2 메모리 뱅크 내에 포함되는
    데이터 프로세서 집적 회로.
  12. 제 1 항에 있어서,
    상기 제 1 유형의 메모리 뱅크에 대해 데이터 스트로브로서 기능하며 상기 제 2 유형의 메모리 뱅크에 대해 열 어드레스(-CAS) 스트로브로서 기능하는 글로벌 버스 스트로브(a global bus strobe)(-BLE/-BLH)가 어서트되는
    데이터 프로세서 집적 회로.
  13. 마이크로프로세서(4)를 그의 외부에 있는 메모리(3)에 접속시키는 메모리 인터페이스 유닛(2)에 있어서,
    상기 메모리(3)는 다수의 메모리 뱅크(30, 31, 32, 33) 형태로 제공되고,
    상기 각각의 메모리 뱅크는 어드레스 라인(A16-A0) 및 데이터 라인(D15-D0)을 구비하며,
    상기 다수의 메모리 뱅크 중 적어도 제 1 메모리 뱅크(30)는 직접적으로 어드레스가능한 제 1 유형의 메모리 뱅크이고,
    상기 제 1 메모리 뱅크(30)는 상기 제 1 메모리 뱅크(30)를 선택하는 칩 선택 입력부(-CS)를 가지며,
    상기 다수의 메모리 뱅크 중 제 2 메모리 뱅크(31)는 소정 행 어드레스와 열 어드레스에 의해 어드레스가능한 제 2 유형의 메모리 뱅크이며,
    상기 행 어드레스는 상기 제 2 메모리 뱅크(31)의 행 어드레스 스트로브 입력부에서 행 어드레스 스트로브(-RAS)에 의해 확인되며,
    상기 열 어드레스는 상기 제 2 메모리 뱅크(31)의 열 어드레스 스트로브 입력부에서 열 어드레스 스트로브(-CAS)에 의해 확인되고,
    상기 메모리 인터페이스 유닛(2)은 상기 다수의 메모리 뱅크(30, 31, 32, 33) 각각에 대한 고유 스트로브(-CS5--CS0)를 포함하며,
    상기 고유 스트로브는 특정 고유 스트로브가 연관된 메모리 뱅크의 유형에 무관하게 프로그램가능하고,
    상기 고유 스트로브의 제 1 스트로브(-CS0)는 상기 제 1 메모리 뱅크(30)의 상기 칩 선택 입력부에 입력되는 칩 선택 신호로서 프로그래밍되고,
    상기 고유 스트로브의 제 2 스트로브(-CS1)는 상기 제 2 메모리 뱅크(31)의 상기 행 어드레스 스트로브 입력부에 입력되는 상기 행 어드레스 스트로브로서 프로그래밍되는
    메모리 인터페이스 유닛.
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