TWI692759B - 同時存取第一動態隨機存取記憶體與第二動態隨機存取記憶體的方法及相關的記憶體控制器 - Google Patents

同時存取第一動態隨機存取記憶體與第二動態隨機存取記憶體的方法及相關的記憶體控制器 Download PDF

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Abstract

本發明揭露了一種同時存取一第一DRAM元件以及一第二DRAM元件的方法，其包含有以下步驟：在一致能階段，透過一第一接點來產生一第一訊號，以供該第一DRAM元件選擇出一第一記憶庫群組，其中該第一訊號並非供該第二DRAM模選擇出任何記憶庫群組；以及在一存取階段，透過該第一接點以產生一第二訊號，以供該第一DRAM元件選擇出該第一記憶庫群組，其中該第二訊號所對應到的邏輯值相同於該第一訊號。

Description

同時存取第一動態隨機存取記憶體與第二動態隨機存取記憶體的方法及相關的記憶體控制器
本發明係有關於動態隨機存取記憶體(Dynamic Random Access Memory，DRAM)。
為了達到位元寬度延伸(bit-width extend)的需求，一個記憶體控制器會連接到多個DRAM元件以在一個存取命令下對該多個DRAM元件進行存取。一般來說，考慮到控制命令的一致性，連接到同一個記憶體控制器多個DRAM元件會具有相同的位元寬度與有相同的記憶庫群組數，例如一個記憶體控制器可以連接到兩個具有16位元輸出的DRAM元件以達成32位元寬度，而通常無法適用於多個具有不同位元輸出與有不同的記憶庫群組數的DRAM元件。舉例來說，以第四代雙倍資料率同步動態隨機存取記憶體(Double-Data-Rate Fourth Generation Synchronous DRAM，DDR4 SDRAM)來說，具有8位元輸出的DRAM元件具有4個記憶庫群組(bank group)以及總共16個記憶庫，而具有16位元輸出的DRAM元件具有2個記憶庫群組以及總共8個記憶庫，因此，除了記憶體控制器在控制記憶庫群組的問題之外，還會有每個記憶庫群組切換時的時序參數限制的問題，所以基本上記憶體控制器無法使用相同的控制命令來同時存取具有8位元輸出的DRAM元件以及具有16位元輸出的DRAM元件。
如上所述，由於連接到同一個記憶體控制器的都是具有相同位元輸出的DRAM元件，因此在元件及封裝的設計上會缺乏彈性而導致設計上的困難。
因此，本發明的目的之一在於提供一種DRAM設計，其可以讓一個記憶體控制器連接到多個具有不同位元輸出與有不同的記憶庫群組數的DRAM元件，以解決先前技術中元件及封裝的設計上缺乏彈性的問題。
在本發明的一個實施例中，揭露了一種同時存取一第一DRAM元件以及一第二DRAM元件的方法，其包含有以下步驟：在一致能階段，透過一第一接點來產生一第一訊號，以供該第一DRAM元件選擇出一第一記憶庫群組，其中該第一訊號並非供該第二DRAM模選擇出任何記憶庫群組；以及在一存取階段，透過該第一接點以產生一第二訊號，以供該第一DRAM元件選擇出該第一記憶庫群組，其中該第二訊號所對應到的邏輯值相同於該第一訊號。
在本發明的另一個實施例中，揭露了一種記憶體控制器，其用以同時存取一第一DRAM元件以及一第二DRAM元件，其中在一致能階段，該記憶體控制器透過一第一接點來產生一第一訊號，以供該第一DRAM元件選擇出一第一記憶庫群組，其中該第一訊號並非供該第二DRAM模選擇出任何記憶庫群組；以及在一存取階段，該記憶體控制器透過該第一接點以產生一第二訊號，以供該第一DRAM元件選擇出該第一記憶庫群組，其中該第二訊號所對應到的邏輯值相同於該第一訊號。
在本發明的另一個實施例中，揭露了一種記憶體控制器，其用以同時存取一第一DRAM 元件以及一第二DRAM元件，其中該記憶體控制器提供給該第一DRAM元件的一記憶庫群組訊號係作為該第二DRAM元件之位址訊號的一部分來完成該記憶體控制器之位元寬度延伸的功能。
第1圖為根據本發明一第一實施例之記憶裝置100的示意圖。如第1圖所示，記憶裝置100包含了一記憶體控制器110、一實體層介面120、一第一DRAM元件130以及一第二DRAM元件140，其中記憶體控制器110包含了多個接點112_1~112_N、實體層介面120包含了連接到記憶體控制器110的多個接點122_11~122_1N以及連接到第一DRAM元件130以及第二DRAM元件140的多個接點122_21~122_2N，第一DRAM元件130包含了連接到實體層介面120的多個接點132_1~132_N，且第二DRAM元件140包含了連接到實體層介面120的多個接點142_1~142_N。在本實施例中，記憶體控制器110的接點112_1~112_3係分別用來傳送DDR4規格書中的位址訊號A15/CAS、A14/WE、A13，實體層介面120的接點122_11~122_13係用來自記憶體控制器110接收位址訊號A15/CAS、A14/WE、A13，並進行序列/平行轉換處理後傳送至接點122_21~122_23，第一DRAM元件130中的接點132_1~132_3、132_K係用來接收DDR4規格書中的位址訊號A15/CAS、A14/WE、A13以及記憶庫群組訊號BG1，且第二DRAM元件140中的接點142_1~142_3係用來接收位址訊號A15/CAS、A14/WE、A13。需注意的是，第1圖僅標示了部分與本實施例相關之接點所接收/傳送的訊號，而其餘接點的功能可參考DDR4規格書所述，在此不再贅述。
在本實施例中，第一DRAM元件130為具有8位元輸出且容量為4Gb的DRAM元件，且第二DRAM元件140為具有16位元輸出且容量為4Gb的DRAM元件。在DDR4的規格書中，具有8位元輸出的DRAM元件具有4個記憶庫群組，因此需要有兩個接點以自實體層介面分別接收記憶庫訊號BG0、BG1來負責記憶庫群組的選擇；另外，具有16位元輸出的DRAM元件僅具有2個記憶庫群組，因此只有一個接點以自實體層介面接收記憶庫訊號BG0來負責記憶庫的選擇。如上所述，由於第一DRAM元件130以及第二DRAM元件140具有不同數量的記憶庫群組，因此，為了讓記憶體控制器110可以使用一組控制訊號來同時地存取第一DRAM元件130以及第二DRAM元件140，本實施例特別對實體層介面120與第一DRAM元件的接點連接方式作特殊設計，以在符合DDR4的規範的情形下完成第一DRAM元件130以及第二DRAM元件140存取。
具體來說，由於在DDR4規範中說明了具有16位元輸出的第二DRAM元件140在存取階段(access phase)時不需要使用位址訊號A17、A13、A11，因此，本實施例係將實體層介面120之具有編號A13的接點122_23連接到第一DRAM元件130中具有編號BG1的接點132_K以及第二DRAM元件140中具有編號A13的接點142_3，實體層介面120之具有編號A14/WE的接點122_22連接到第一DRAM元件130中具有編號A14/WE的接點132_2以及第二DRAM元件140中具有編號A14/WE的接點142_2，且實體層介面120之具有編號A15/CAS的接點122_21連接到第一DRAM元件130中具有編號A15/CAS的接點132_1、具有編號A13的接點132_3以及第二DRAM元件140中具有編號A15/CAS的接點142_1，以使得記憶體控制器110可以同時地存取第一DRAM元件130以及第二DRAM元件140。
詳細來說，當記憶體控制器110需要同時存取第一DRAM元件130以及第二DRAM元件140時，其主要會分為兩個階段，亦即致能階段(active phase)以及存取階段(access phase)。首先在致能階段中，記憶體控制器110會透過實體層介面120來選擇第一DRAM元件130中的一個記憶庫群組並致能其中一記憶庫的一行(row)、並選擇第二DRAM元件140中的一個記憶庫群組並致能其中一記憶庫的一行。舉例來說，記憶體控制器110所產生的接點112_3所輸出之位址訊號A13會同時接至第一DRAM元件130所需使用的記憶庫群組訊號BG1以及第二DRAM元件140所需使用的位址訊號A13，亦即，記憶體控制器110所輸出之位址訊號A13可以供第一DRAM元件130一併根據另一個記憶庫群組訊號BG0(未繪示)來選擇出正確的記憶庫，且也可以供第二DRAM元件140一併根據其他位址訊號來選擇出正確的行位址(row address)。另一方面，由於記憶體控制器110所產生之位址訊號A13不會傳送到第一DRAM元件130中用來具有編號A13的接點132_3，因此，為了讓第一DRAM元件130的空間都有一對一的映射，記憶體控制器110會透過內部的映射機制以使得接點112_1所輸出之位址訊號A15/CAS會接至第一DRAM元件130所需使用的位址訊號A13以及第二DRAM元件140所需使用的位址訊號A15/CAS之訊號，亦即，記憶體控制器110所輸出之位址訊號A15/CAS可以供第一DRAM元件130一併根據其他位址訊號來選擇出正確的行位址(亦即，記憶體控制器110所輸出之位址訊號A15/CAS可以替代原本第一DRAM元件130所需接收之位址訊號A13)。需注意的是，第1圖所示之第一DRAM元件130為具有8位元輸出且容量為4Gb的DRAM元件，在DDR4規格書中提到所需使用到的位址訊號只有A0~A14，因此本實施例中使用具有編號A15/CAS的接點132_1來接收原本的位址訊號A13，可以讓記憶體控制器110使用同一組訊號來同時地控制第一DRAM元件130以及第二DRAM元件140。
在操作在致能階段後的一段時間，記憶體控制器110開始操作在存取階段。在存取階段中，記憶體控制器110會透過實體層介面120來選擇第一DRAM元件130中的一個記憶庫群組並致能其中一記憶庫的一列(column)、並選擇第二DRAM元件140中的一個記憶庫群組並致能其中一記憶庫的一列，其中所選擇出的記憶庫群組與在致能階段時所選擇的相同。舉例來說，由於DDR4規格書描述了在存取階段時具有16位元輸出的第二DRAM元件140不需要使用位址訊號A17、A13、A11，因此，記憶體控制器110所產生之具有位址訊號A13的邏輯值與致能階段時所產生之具有編號A13之訊號的邏輯值相同，以供第一DRAM元件130一併根據另一個記憶庫群組訊號BG0(未繪示)來選擇出正確的記憶庫群組。另一方面，由於記憶體控制器110所產生之位址訊號A13不會傳送到第一DRAM元件130中用來具有編號A13的接點132_3，因此，為了讓第一DRAM元件130可以選擇出正確的列位址(column address)，記憶體控制器110會透過內部的映射機制以使得接點112_1所輸出之位址訊號A15/CAS的邏輯值剛好符合第一DRAM元件130所需使用的位址訊號A13以及第二DRAM元件140所需使用的位址訊號A15/CAS，亦即，記憶體控制器110所輸出之位址訊號A15/CAS可以供第一DRAM元件130一併根據其他位址訊號來選擇出正確的列位址(亦即，記憶體控制器110所輸出之位址訊號A15/CAS可以替代原本第一DRAM元件130原本所需接收之位址訊號A13)。
如上所述，透過本實施例所述之架構，可以在記憶體控制器110可以在符合DDR4規格書的情形下同時地存取兩個具有不同記憶庫群組數量的記憶體元件，以增加記憶裝置100在設計上的彈性。
需注意的是，在第1圖的實施例中，第一DRAM元件130是透過記憶體控制器110所輸出之位址訊號A15/CAS來替代原本第一DRAM元件130所需接收之位址訊號A13，然而，本發明並不以此為限。只要自記憶體控制器110以及實體層介面120所接收到之訊號是第一DRAM元件130原本沒有要使用的訊號，例如高於所需使用之位址訊號的最高位元，則第一DRAM元件130可以透過記憶體控制器110所輸出之其他的訊號來替代原本第一DRAM元件130所需接收之具有編號A13的訊號。舉例來說，假設第一DRAM元件130為具有8位元輸出且容量為2Gb的DRAM元件，則由於DDR4規格書中提到所需使用到的位址訊號只有A0~A13，則記憶體控制器110可以透過內部的映射機制以使得所輸出之位址訊號A14可以供第一DRAM元件130一併根據其他位址訊號來選擇出正確的行/列位址；假設第一DRAM元件130為具有8位元輸出且容量為8Gb的DRAM元件，則由於DDR4規格書中提到所需使用到的位址訊號只有A0~A15，則記憶體控制器110可以透過內部的映射機制以使得所輸出之位址訊號A16可以供第一DRAM元件130一併根據其他位址訊號來選擇出正確的行/列位址；以及假設第一DRAM元件130為具有8位元輸出且容量為16Gb的DRAM元件，則由於DDR4規格書中提到所需使用到的位址訊號只有A0~A16，則記憶體控制器110可以透過內部的映射機制以使得所輸出之位址訊號A17可以供第一DRAM元件130一併根據其他位址訊號來選擇出正確的行/列位址。
第2圖為根據本發明一第二實施例之記憶裝置200的示意圖。如第1圖所示，記憶裝置200包含了一記憶體控制器210、一實體層介面220、一第一DRAM元件230以及一第二DRAM元件240，其中記憶體控制器210包含了多個接點212_1~212_N、實體層介面220包含了連接到記憶體控制器210的多個接點222_11~222_1N以及連接到第一DRAM元件230以及第二DRAM元件240的多個接點222_21~222_2N，第一DRAM元件230包含了連接到實體層介面220的多個接點232_1~232_N，且第二DRAM元件240包含了連接到實體層介面220的多個接點242_1~242_N。記憶裝置200所示的架構與第1圖所示之記憶裝置110類似，所差異僅在將記憶裝置110中的A13替換為A11。詳細來說，記憶體控制器210的接點212_3為具有編號A11的接點，實體層介面220之具有編號A11的接點222_23連接到第一DRAM元件230中具有編號BG1的接點232_K以及第二DRAM元件240中具有編號A11的接點242_3，實體層介面220之具有編號A14/WE的接點222_22連接到第一DRAM元件230中具有編號A14/WE的接點232_2以及第二DRAM元件240中具有編號A14/WE的接點242_2，且實體層介面220之具有編號A15/CAS的接點222_21連接到第一DRAM元件230中具有編號A15/CAS的接點232_1、具有編號A11的接點232_3以及第二DRAM元件240中具有編號A15/CAS的接點242_1，以使得記憶體控制器210可以同時地存取第一DRAM元件230以及第二DRAM元件240。由於本領域具有通常知識者在閱讀過以上有關於記憶裝置100的實施例後應能輕易了解記憶裝置200的操作，故細節不再贅述。
第3圖為根據本發明一第三實施例之記憶裝置300的示意圖。如第3圖所示，記憶裝置300包含了一記憶體控制器310、一實體層介面320、一第一DRAM元件330以及一第二DRAM元件340，其中記憶體控制器310包含了多個接點312_1~312_N、實體層介面320包含了連接到記憶體控制器310的多個接點322_11~322_1N以及連接到第一DRAM元件330以及第二DRAM元件340的多個接點322_21~322_2N，第一DRAM元件330包含了連接到實體層介面320的多個接點332_1~332_N，且第二DRAM元件340包含了連接到實體層介面320的多個接點342_1~342_N。記憶裝置300所示的架構與第1圖所示之記憶裝置110類似，所差異僅在將記憶裝置110中的A13替換為A17。詳細來說，記憶體控制器310的接點312_3對應到具有編號A17的接點，實體層介面320之具有編號A17的接點322_23連接到第一DRAM元件330中具有編號BG1的接點332_K以及第二DRAM元件340中具有編號A17的接點342_3，實體層介面320之具有編號A14/WE的接點322_22連接到第一DRAM元件330中具有編號A14/WE的接點332_2以及第二DRAM元件340中具有編號A14/WE的接點342_2，且實體層介面320之具有編號A15/CAS的接點322_21連接到第一DRAM元件330中具有編號A15/CAS的接點332_1、具有編號A17的接點332_3以及第二DRAM元件340中具有編號A15/CAS的接點342_1，以使得記憶體控制器310可以同時地存取第一DRAM元件330以及第二DRAM元件340。由於本領域具有通常知識者在閱讀過以上有關於記憶裝置100的實施例後應能輕易了解記憶裝置300的操作，故細節不再贅述。
第4圖為根據本發明一實施例之存取第一DRAM元件130以及第二DRAM元件140的流程圖。參考以上第1~3圖的實施例的內容， 流程如下所述：
步驟400：流程開始。
步驟402：在致能階段時產生訊號A11/A13/A17，以供第一DRAM元件選擇一第一記憶庫群組以及供第二DRAM元件選擇一第二記憶庫中的一行。
步驟404：在存取階段時產生訊號A11/A13/A17，以供第一DRAM元件選擇該第一記憶庫群組，其中訊號A11/A13/A17的邏輯值相同於在致能階段時所產生之訊號A11/A13/A17的邏輯值。
在以上第1~4的實施例中，若是將記憶體控制器110/210/310視為一個應用在具有16位元輸出之DRAM元件的記憶體控制器，則記憶體控制器110/210/310提供給具有4或8位元輸出之DRAM元件的記憶庫群組訊號BG1可以作為具有16位元輸出之DRAM元件的一部分位址訊號來完成位元寬度延伸的功能，且提供給具有4或8位元輸出之DRAM元件的記憶庫群組訊號BG1可以轉接或是共用具有16位元輸出之DRAM元件中的訊號A10~A17或是訊號A10~A17所包含的行位址邏輯訊號(row address logic signal)，且記憶體控制器110/210/310會在產生寫入/讀取命令時額外送出行位址訊號給具有4或8位元輸出之DRAM元件的記憶庫群組訊號BG1使用。此外，依據DDR4的規格書，上述4位元或8位元輸出之DRAM元件具有四個記憶庫群組，而上述16位元輸出之DRAM元件具有兩個記憶庫群組。
另一方面，若是將記憶體控制器110/210/310視為一個應用在具有4或8位元輸出之DRAM元件的記憶體控制器，則記憶體控制器110/210/310提供給具有4或8位元輸出之DRAM元件的記憶庫群組訊號BG1可以作為具有16位元輸出之DRAM元件的一部分位址訊號來完成位元寬度延伸的功能。提供給具有4或8位元輸出之DRAM元件的記憶庫群組訊號BG1可以轉接至具有16位元輸出之DRAM元件中的訊號A10~A17，而記憶體控制器110/210/310內部需要認定記憶庫群組訊號BG0、BG1的組合(0, 0)、(1, 0)是相同的記憶庫群組來迴避相關的時序參數檢查，且記憶體控制器110/220/310內部需要認定記憶庫群組訊號BG0、BG1的組合(0, 1)、(1, 1)是相同的記憶庫群組來迴避相關的時序參數檢查。
第5圖為根據本發明一第四實施例之記憶裝置500的示意圖。如第5圖所示，記憶裝置500包含了一記憶體控制器510、一實體層介面520、一第一DRAM元件530以及一第二DRAM元件540，其中記憶體控制器510包含了多個接點512_1~512_N、實體層介面520包含了連接到記憶體控制器510的多個接點522_11~522_1N以及連接到第一DRAM元件530及/或第二DRAM元件540的多個接點522_21~522_2N，第一DRAM元件530包含了連接到實體層介面520的多個接點532_1~532_N，且第二DRAM元件540包含了連接到實體層介面520的多個接點542_1~542_N。在本實施例中，記憶體控制器510的接點512_1~512_4係分別用來傳送DDR4規格書中具有編號A15/CAS、A14/WE、A13、BG1的訊號，實體層介面520的接點522_11~522_14係用來自記憶體控制器510接收具有編號A15/CAS、A14/WE、A13、BG1的訊號，並進行序列/平行轉換處理後傳送至接點522_21~522_24，第一DRAM元件530中的接點532_1~532_4係用來接收DDR4規格書中具有編號A15/CAS、A14/WE、A13、BG1的訊號，且第二DRAM元件540中的接點542_1~542_3係用來接收DDR4規格書中具有編號A15/CAS、A14/WE、A13的訊號。需注意的是，第5圖僅標示了部分與本實施例相關之接點所接收/傳送的訊號，而其餘接點的功能可參考DDR4規格書所述，在此不再贅述。
在本實施例中，第一DRAM元件530為具有8位元輸出且容量為4Gb的DRAM元件，且第二DRAM元件540為具有16位元輸出且容量為4Gb的DRAM元件。在DDR4的規格書中，具有8位元輸出的DRAM元件具有4個記憶庫群組，因此需要有兩個接點以自實體層介面分別接收記憶庫訊號BG0、BG1來負責記憶庫群組的選擇；另外，具有16位元輸出的DRAM元件僅具有2個記憶庫群組，因此只有一個接點以自實體層介面接收記憶庫訊號BG0來負責記憶庫群組的選擇。如上所述，由於第一DRAM元件530以及第二DRAM元件540具有不同數量的記憶庫群組，因此，為了讓記憶體控制器510可以使用一組控制訊號來同時地存取第一DRAM元件530以及第二DRAM元件540，本實施例額外根據記憶體控制器510內部的一個訊號來產生記憶庫訊號群組BG1，以單獨地供第一DRAM元件530使用，以在符合DDR4的規範的情形下完成第一DRAM元件530以及第二DRAM元件540存取。
詳細來說，當記憶體控制器510需要同時存取第一DRAM元件530以及第二DRAM元件540時。首先在致能階段中，記憶體控制器510會透過實體層介面520來選擇第一DRAM元件530中的一個記憶庫群組並致能其中一記憶庫的一行、並選擇第二DRAM元件540中的一個記憶庫群組並致能其中一記憶庫的一行。詳細來說，記憶體控制器510會透過內部的映射機制以使得接點512_4輸出之具有編號BG1之訊號，以供第一DRAM元件530一併根據另一個記憶庫訊號BG0(未繪示)來選擇出正確的記憶庫群組，其中記憶庫群組訊號BG1可以透過第一DRAM元件530原本沒有要使用到的接點來輸入至第一DRAM元件530，例如高於所需使用之位址訊號的最高位元的接點，且記憶體控制器510亦可透過上述接點所對應到的訊號來產生記憶庫群組訊號BG1。舉例來說，由於本實施例中第一DRAM元件530為具有8位元輸出且容量為4Gb的DRAM元件，則由於DDR4規格書中提到所需使用到的位址訊號只有A0~A14，故記憶體控制器510可以透過內部的映射機制以根據具有編號A15的訊號來產生記憶庫訊號BG1，其中具有編號A15的訊號係用來供第二DRAM元件540決定出行位址。另外，在其他的實施例中，假設第一DRAM元件530為具有8位元輸出且容量為2Gb的DRAM元件，則由於DDR4規格書中提到所需使用到的位址訊號只有A0~A13，則記憶體控制器510可以透過內部的映射機制以根據具有編號A14的訊號來產生記憶庫群組訊號BG1；假設第一DRAM元件530為具有8位元輸出且容量為8Gb的DRAM元件，則由於DDR4規格書中提到所需使用到的位址訊號只有A0~A15，則記憶體控制器510可以透過內部的映射機制以根據具有編號A16的訊號來產生記憶庫群組訊號BG1；以及假設第一DRAM元件530為具有8位元輸出且容量為16Gb的DRAM元件，則由於DDR4規格書中提到所需使用到的位址訊號只有A0~A16，則記憶體控制器510可以透過內部的映射機制以根據具有編號A17的訊號來產生記憶庫訊號BG1。
在操作在致能階段後的一段時間，記憶體控制器110開始操作在存取階段。在存取階段中，記憶體控制器510會透過實體層介面520來選擇第一DRAM元件530中的一個記憶庫群組並致能其中一列、並選擇第二DRAM元件540中的一個記憶庫群組並致能其中一列。詳細來說，記憶體控制器510所產生之記憶庫群組訊號BG1的邏輯值與致能階段時所產生之記憶庫群組訊號BG1的邏輯值相同，以供第一DRAM元件530一併根據另一個記憶庫訊號BG0(未繪示)來選擇出正確的記憶庫。
第6圖為根據本發明一實施例之存取第一DRAM元件530以及第二DRAM元件540的流程圖。參考以上第5圖的實施例的內容， 流程如下所述：
步驟600：流程開始。
步驟602：在致能階段時根據第一DRAM元件所不會使用到的位址訊號來產生一記憶庫群組訊號，以供第一DRAM元件選擇一記憶庫群組。
步驟604：在存取階段時產生該記憶庫群組訊號，以供第一DRAM元件選擇該記憶庫群組，其中該記憶庫群組訊號的邏輯值相同於在致能階段時所產生之該記憶庫群組訊號。
需注意的是，雖然在以上的實施例中，第一DRAM元件130/230/330/530以及第二DRAM元件140/240/340/540係分別為具有8位元輸出以及16位元輸出的DRAM元件，但此一描述僅是作為範例說明而非是本發明的限制。在其他的實施例中，只要兩個DRAM元件的記憶庫群組的數量不同，且第一DRAM元件所需之記憶庫群組訊號的數量高於第二DRAM元件所需之記憶庫群組訊號的數量，則第一DRAM元件130/230/330/530以及第二DRAM元件140/240/340/540皆可以被替換為具有其他位元輸出的DRAM元件，而這些設計上的變化均應隸屬於本發明的範疇。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100、200、300、500:記憶裝置 110、210、310、510:記憶體控制器 112_1~112_N、122_11~122_1N、122_21~122_2N、132_1~132_N、142_1~142_N、212_1~212_N、222_11~222_1N、222_21~222_2N、232_1~232_N、242_1~242_N、312_1~312_N、322_11~322_1N、322_21~322_2N、332_1~332_N、342_1~342_N、512_1~512_N、522_11~522_1N、522_21~522_2N、532_1~532_N、542_1~542_N:接點 120、220、320、520:實體層介面 130、230、330、530:第一DRAM元件 140、240、340、540:第二DRAM元件 400~406、600~606:步驟 A15/CAS、A14/WE、A13、A11、A17:位址訊號 BG1:記憶庫群組訊號
第1圖為根據本發明一第一實施例之記憶裝置的示意圖。 第2圖為根據本發明一第二實施例之記憶裝置的示意圖。 第3圖為根據本發明一第三實施例之記憶裝置的示意圖。 第4圖為根據本發明一實施例之存取第一DRAM元件以及第二DRAM元件的流程圖。 第5圖為根據本發明一第四實施例之記憶裝置的示意圖。 第6圖為根據本發明一實施例之存取第一DRAM元件以及第二DRAM元件的流程圖。
100:記憶裝置
110:記憶體控制器
112_1~112_N、122_11~122_1N、122_21~122_2N、132_1~132_N、142_1~142_N:接點
120:實體層介面
130:第一DRAM元件
140:第二DRAM元件
A15/CAS、A14/WE、A13:位址訊號
BG1:記憶庫群組訊號

Claims (10)

  1. 一種同時存取一第一動態隨機存取記憶體(Dynamic Random Access Memory，DRAM) 元件以及一第二DRAM元件的方法，包含有： 在一致能階段，透過一第一接點來產生一第一訊號，以供該第一DRAM元件選擇出一第一記憶庫群組，其中該第一訊號並非供該第二DRAM模選擇出任何記憶庫群組；以及 在一存取階段，透過該第一接點以產生一第二訊號，以供該第一DRAM元件選擇出該第一記憶庫群組，其中該第二訊號所對應到的邏輯值相同於該第一訊號。
  2. 如申請專利範圍第1項所述之方法，另包含有： 在該致能階段，透過該第一接點來產生該第一訊號至該第一DRAM元件以及該第二DRAM元件，以供該第二DRAM元件決定出一第二記憶庫群組中的一行(row)；以及該第二DRAM元件不會根據該第二訊號執行任何操作。
  3. 如申請專利範圍第2項所述之方法，另包含有： 在該致能階段，透過一第二接點以產生一第三訊號至該第一DRAM元件以及該第二DRAM元件，以供該第一DRAM元件選擇出該第一記憶庫群組中的一行，並供該第二DRAM元件決定出該第二記憶庫群組中的一行，其中該第二接點係對應到一位址訊號，且該位址訊號對於該第一DRAM元件以及該第二DRAM元件而言具有不同的編號； 其中該第一接點為DDR4 SDRAM規格中具有編號A11、A13或是A17的接點，且該第二接點為DDR4 SDRAM規格中具有編號A14、A15、A16或是A17的接點。
  4. 如申請專利範圍第1項所述之方法，其中該第二DRAM元件不會根據該第一訊號執行任何操作，且該方法另包含有： 根據一位址訊號來產生該第一訊號，其中該位址訊號係被該第二DRAM元件使用以決定出一第二記憶庫群組的一行，且該位址訊號不會被該第一DRAM元件使用。
  5. 一種記憶體控制器，其用以同時存取一第一動態隨機存取記憶體(Dynamic Random Access Memory，DRAM) 元件以及一第二DRAM元件，其中在一致能階段，該記憶體控制器透過一第一接點來產生一第一訊號，以供該第一DRAM元件選擇出一第一記憶庫群組，其中該第一訊號並非供該第二DRAM模選擇出任何記憶庫群組；以及在一存取階段，該記憶體控制器透過該第一接點以產生一第二訊號，以供該第一DRAM元件選擇出該第一記憶庫群組，其中該第二訊號所對應到的邏輯值相同於該第一訊號。
  6. 一種記憶體控制器，其用以同時存取一第一動態隨機存取記憶體(Dynamic Random Access Memory，DRAM) 元件以及一第二DRAM元件，其中該記憶體控制器提供給該第一DRAM元件的一記憶庫群組訊號係作為該第二DRAM元件之位址訊號的一部分來完成該記憶體控制器之位元寬度延伸的功能。
  7. 如申請專利範圍第6項所述之記憶體控制器，其中該第一DRAM元件具有四個記憶庫群組，且該第二DRAM元件具有兩個記憶庫群組。
  8. 如申請專利範圍第6項所述之記憶體控制器，其中該記憶體控制器提供給該第一DRAM元件的該記憶庫群組訊號係共用該第二DRAM元件中的位址訊號。
  9. 如申請專利範圍第6項所述之記憶體控制器，其中在該記憶體控制器產生一寫入/讀取命令至該第一DRAM元件以及該第二DRAM元件時，額外產生一位址訊號以供該第一DRAM元件使用。
  10. 如申請專利範圍第6項所述之記憶體控制器，其中該記憶體控制器產生兩個記憶庫群組訊號至該第一DRAM元件，且該記憶體控制器將該兩個記憶庫群組訊號的其中兩種位元組合視為相同的記憶庫群組，並將該兩個記憶庫群組訊號的另外兩種位元組合也視為相同的記憶庫群組，以避免記憶庫群組的時序參數檢查。
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