JP2012003795A - 半導体記憶装置及びメモリコントローラ、並びにこれらを含むデータ処理システム - Google Patents
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Abstract
【課題】複数のコアチップとインターフェースチップからなる半導体記憶装置においてリフレッシュコマンドの最短発行間隔を短縮する。
【解決手段】リフレッシュコマンドREF及びアドレス情報SIDADDを受け、リフレッシュ制御信号REFb及びアドレス情報SIDADDをコアチップCC0〜CC7に共通に供給する。コアチップCC0〜CC7は、アドレス情報SIDADDが自らのコアチップを指定するものであるか否かを判定する層アドレス比較回路47と、アドレス情報SIDADDが自らのコアチップを指定するものであるとき、リフレッシュ制御信号REFbに基づき、自らのメモリセルをリフレッシュするリフレッシュ制御回路200とを含む。これにより、1回のリフレッシュコマンドでリフレッシュされるチップの記憶容量が減ることから、リフレッシュコマンドの最短発行間隔を短縮することができる。
【選択図】図4
【解決手段】リフレッシュコマンドREF及びアドレス情報SIDADDを受け、リフレッシュ制御信号REFb及びアドレス情報SIDADDをコアチップCC0〜CC7に共通に供給する。コアチップCC0〜CC7は、アドレス情報SIDADDが自らのコアチップを指定するものであるか否かを判定する層アドレス比較回路47と、アドレス情報SIDADDが自らのコアチップを指定するものであるとき、リフレッシュ制御信号REFbに基づき、自らのメモリセルをリフレッシュするリフレッシュ制御回路200とを含む。これにより、1回のリフレッシュコマンドでリフレッシュされるチップの記憶容量が減ることから、リフレッシュコマンドの最短発行間隔を短縮することができる。
【選択図】図4
Description
本発明は半導体記憶装置及びメモリコントローラ、並びにこれらを含むデータ処理システムに関し、特に、リフレッシュ動作によってデータの保持が必要な半導体記憶装置及びこれを制御するメモリコントローラ、並びにこれら半導体記憶装置及びメモリコントローラを備えるデータ処理システムに関する。
代表的な半導体記憶装置の一つであるDRAM(Dynamic Random Access Memory)は、1個のトランジスタと1個のキャパシタによってメモリセルが構成されることから、メモリセル1個あたりの占有面積が小さく、高い集積度を得ることができるという優れた特長を有している。その反面、メモリセルに書き込まれたデータは一定時間が経過すると消失することから、定期的にリフレッシュ動作を実行する必要がある。
リフレッシュ動作においては、多数のセンスアンプが同時に活性化されることから、比較的大きな電流が流れる。この点を考慮して、特許文献1には外部からリフレッシュコマンドが発行された場合、バンクごとにリフレッシュ動作を行うタイミングをずらすことによってピーク電流を抑制する方法が提案されている。この方法は、チップ内部におけるリフレッシュ信号の伝送パスをバンクごとに独立して設けることによって容易に実現可能である。
他方、近年においては、DRAMのフロントエンド部とバックエンド部をそれぞれ別個のチップに集積し、これらを積層することによって一つの半導体記憶装置を構成する方法が提案されている(特許文献2参照)。この方法によれば、それぞれバックエンド部が集積された複数のコアチップについては、メモリコアに割り当て可能な占有面積が増大することから、1チップ当たり(一つのコアチップ当たり)の記憶容量を増大させることが可能となる。一方、フロントエンド部が集積され、複数のコアチップに共通なインターフェースチップについては、メモリコアとは異なるプロセスで作製できるため、高速なトランジスタによって回路を形成することが可能となる。しかも、1つのインターフェースチップに対して複数のコアチップを割り当てることができるため、全体として非常に大容量且つ高速な半導体記憶装置を提供することが可能となる。
この種の半導体記憶装置においては、各コアチップを同じマスクによって製造することがコスト面から極めて重要である。
しかしながら、各コアチップを同じマスクによって製造すると、各コアチップが互いに同じ回路構成となることから、インターフェースチップから特定のコアチップに対して選択的に信号を与えることが困難となる。このため、この種の半導体記憶装置においては、特許文献1のように、リフレッシュ信号の伝送パスを複数設けることによってリフレッシュ動作を選択的に実行することは困難である。
本発明による半導体記憶装置は、夫々が、リフレッシュ動作によってデータの保持が必要な複数のメモリセルを有し、それぞれ異なるチップ情報が割り当てられた複数のコアチップと、外部から供給されるリフレッシュコマンドと、前記リフレッシュコマンドの実行に必要な前記チップ情報に関連する第1のアドレス情報とを受け、前記リフレッシュコマンドに基づきリフレッシュ制御信号を生成し、前記リフレッシュ制御信号及び前記第1のアドレス情報を前記複数のコアチップへ共通に供給するインターフェースチップと、を備え、前記複数のコアチップは、夫々が、前記インターフェースチップから共通に供給された前記第1のアドレス情報が自らのコアチップを指定するものであるか否かを判定する判定回路と、前記第1のアドレス情報が自らのコアチップを指定するものであるとき、前記リフレッシュ制御信号に基づき、自らのメモリセルをリフレッシュするリフレッシュ制御回路と、を含むことを特徴とする。
本発明によるメモリコントローラは、インターフェースチップと複数のコアチップとを含む半導体記憶装置を制御するメモリコントローラであって、予め定められた期間内にリフレッシュコマンドを複数回発行する第1の回路と、前記複数のコアチップを選択するアドレス情報を、前記リフレッシュコマンド毎に付随させて発行する第2の回路と、を含むことを特徴とする。
本発明によるメモリシステムは、夫々が、複数のメモリセル及びそれらメモリセルをリフレッシュするリフレッシュ制御回路を含む複数のコアチップと、前記複数のコアチップを制御するインターフェースチップとで構成された半導体記憶装置と、前記半導体記憶装置を制御するメモリコントローラと、を備え、前記メモリコントローラは、予め定められた期間内にリフレッシュコマンドを複数回発行する第1の回路と、前記複数のコアチップを選択するアドレス情報を、前記リフレッシュコマンド毎に付随させて発行する第2の回路と、を含み、前記インターフェースチップは、前記メモリコントローラから供給される前記リフレッシュコマンド及び前記アドレス情報を受け、前記リフレッシュコマンドに基づきリフレッシュ制御信号を生成するリフレッシュ制御信号生成回路を含み、前記リフレッシュ制御信号及び前記アドレス情報を、それぞれ前記複数のコアチップに共通に供給し、前記複数のコアチップは、夫々が、前記アドレス情報が自らのコアチップを指定するものであるか否かを判定する判定回路と、前記アドレス情報が自らのコアチップを指定するものであるとき、前記リフレッシュ制御信号に基づき、自らが備える前記メモリセルをリフレッシュするリフレッシュ制御回路と、を含むことを特徴とする。
本発明によれば、各コアチップはアドレス情報を参照してリフレッシュ動作を行っていることから、複数のコアチップにリフレッシュ制御信号が共通に供給される場合であっても、各コアチップに対してリフレッシュ動作を選択的に指示することが可能となる。これにより、リフレッシュ動作時におけるピーク電流を低減することが可能となる。また、あるコアチップがリフレッシュ動作中であっても、リフレッシュ対象ではない他のコアチップに対してはリフレッシュコマンドを除く任意のコマンド(アクティブコマン等)を発行できることから、コマンドの発行効率を高めることも可能となる。さらに、1回のリフレッシュコマンドでリフレッシュ対象となるメモリ容量が小さくなることから、メモリ容量が大きいほどリフレッシュコマンドの最短発行間隔が長くなるスペックに準拠する必要がある場合であっても、リフレッシュコマンドの最短発行間隔を短くすることが可能となる。
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
図1は、本発明の好ましい実施形態による半導体記憶装置10の構造を説明するための模式的な断面図である。
図1に示すように、本実施形態による半導体記憶装置10は、互いに同一の機能、構造を持ち、夫々同一の製造マスクで製作された8枚のコアチップCC0〜CC7、それらコアチップとは異なる製造マスクで製作された1枚のインターフェースチップIF及び1枚のインターポーザIPが積層された構造を有している。コアチップCC0〜CC7及びインターフェースチップIFはシリコン基板を用いた半導体チップであり、いずれもシリコン基板を貫通する多数の貫通電極TSV(Through Silicon Via)によって上下に隣接するチップと電気的に接続されている。一方、インターポーザIPは樹脂からなる回路基板であり、その裏面IPbには複数の外部端子(半田ボール)SBが形成されている。
コアチップCC0〜CC7は、「外部端子を介して半導体記憶装置10の外部とのインターフェースを行ういわゆるフロントエンド部と複数の記憶セルとそれら記憶セルへアクセスするいわゆるバックエンド部の両者を含む周知で一般的なそれ自身が単体チップでも動作し、メモリコントローラと直接通信できる通常のメモリチップである1GbのDDR3(Double Data Rate 3)型SDRAM(Synchronous Dynamic Random Access Memory)」に含まれる回路ブロックのうち、外部とのインターフェースを行ういわゆるフロントエンド部(フロントエンド機能)が削除された半導体チップである。言い換えれば、原則として、バックエンド部に属する回路ブロックのみが集積された半導体チップである。フロントエンド部に含まれる回路ブロックとしては、メモリセルアレイとデータ入出力端子との間で入出力データのパラレル/シリアル変換を行うパラレルシリアル変換回路(データラッチ回路)や、データの入出力タイミングを制御するDLL(Delay Locked Loop)回路などが挙げられる。詳細は後述する。インターフェースチップIFは、フロントエンド部のみが集積された半導体チップである。よって、インターフェースチップの動作周波数は、コアチップの動作周波数よりも高い。コアチップCC0〜CC7にはフロントエンド部に属するこれらの回路は含まれていないため、コアチップの製造過程において、そのコアチップがウェハ状態で実施されるテスト動作時を除きコアチップCC0〜CC7を単体で動作させることはできない。コアチップCC0〜CC7を動作させるためには、インターフェースチップIFが必要である。よって、コアチップは、一般的な単体チップの記憶集積度よりも集積度が高い。本実施形態による半導体装置10は、インターフェースチップは、外部と第1の動作周波数で通信するフロントエンド機能を有し、複数のコアチップは、インターフェースチップとのみ通信し、且つ第1の動作周波数よりも低い第2の動作周波数で通信するバックエンド機能を有する。よって、複数のコアチップのそれぞれは、複数の情報を記憶するメモリセルアレイを備え、複数のコアチップからインターフェースチップへパラレルに供給される一つのI/O(DQ)当たりの複数のリードデータは、インターフェースチップからコアチップへ与える一回のリードコマンドに関連する複数のビット数である。所謂、複数のビット数は、周知のプリフェッチデータ数に対応する。
インターフェースチップIFは、8枚のコアチップCC0〜CC7に対する共通のフロントエンド部として機能する。したがって、外部からのアクセスは全てインターフェースチップIFを介して行われ、データの入出力もインターフェースチップIFを介して行われる。本実施形態では、インターポーザIPとコアチップCC0〜CC7との間にインターフェースチップIFが配置されているが、インターフェースチップIFの位置については特に限定されず、コアチップCC0〜CC7よりも上部に配置しても構わないし、インターポーザIPの裏面IPbに配置しても構わない。インターフェースチップIFをコアチップCC0〜CC7の上部にフェースダウンで又はインターポーザIPの裏面IPbにフェースアップで配置する場合には、インターフェースチップIFにTSVを設ける必要はない。また、インターフェースチップIFは、2つのインターポーザIPに挟まれるように配置しても良い。
インターポーザIPは、半導体記憶装置10の機械的強度を確保するとともに、電極ピッチを拡大するための再配線基板として機能する。つまり、インターポーザIPの上面IPaに形成された電極91をスルーホール電極92によって裏面IPbに引き出し、裏面IPbに設けられた再配線層93によって、外部端子SBのピッチを拡大している。図1には、2個の外部端子SBのみを図示しているが、実際には多数の外部端子が設けられている。外部端子SBのレイアウトは、規格により定められたDDR3型のSDRAMにおけるそれと同じである。したがって、外部のコントローラからは1個のDDR3型のSDRAMとして取り扱うことができる。
図1に示すように、最上部のコアチップCC0の上面はNCF(Non-Conductive Film)94及びリードフレーム95によって覆われており、コアチップCC0〜CC7及びインターフェースチップIFの各チップ間のギャップはアンダーフィル96で充填され、またその周囲は封止樹脂97によって覆われている。これにより、各チップが物理的に保護される。
コアチップCC0〜CC7に設けられたTSVの大部分は、積層方向から見た平面視で、すなわち図1に示す矢印Aから見た場合に、同じ位置に設けられた他層のTSVと短絡されている。つまり、図2(a)に示すように、平面視で同じ位置に設けられた上下のTSV1が短絡され、これらTSV1によって1本の配線が構成されている。各コアチップCC0〜CC7に設けられたこれらのTSV1は、当該コアチップ内の内部回路4にそれぞれ接続されている。したがって、インターフェースチップIFから図2(a)に示すTSV1に供給される入力信号(コマンド信号、アドレス信号など)は、コアチップCC0〜CC7の内部回路4に共通に入力される。また、コアチップCC0〜CC7からTSV1に供給される出力信号(データなど)は、ワイヤードオアされてインターフェースチップIFに入力される。
これに対し、一部のTSVについては、図2(b)に示すように、平面視で同じ位置に設けられた他層のTSV2と直接接続されるのではなく、当該コアチップCC0〜CC7に設けられた内部回路5を介して接続されている。つまり、各コアチップCC0〜CC7に設けられたこれら内部回路5がTSV2を介してカスケード接続されている。この種のTSV2は、各コアチップCC0〜CC7に設けられた内部回路5に所定の情報を順次転送するために用いられる。このような情報としては、後述する層アドレス情報(チップ情報)が挙げられる。
さらに他の一部のTSV群については、図2(c)に示すように、平面視で異なる位置に設けられた他層のTSVと短絡されている。この種のTSV群3に対しては、平面視で所定の位置Pに設けられたTSV3aに各コアチップCC0〜CC7の内部回路6が接続されている。これにより、各コアチップに設けられた内部回路6に対して選択的に情報を入力することが可能となる。このような情報としては、後述する不良チップ情報が挙げられる。
このように、コアチップCC0〜CC7に設けられたTSVは、図2(a)〜(c)に示す3タイプ(TSV1〜TSV3)が存在する。上述の通り、大部分のTSVは図2(a)に示すタイプであり、アドレス信号、コマンド信号、クロック信号などは図2(a)に示すタイプのTSV1を介して、インターフェースチップIFからコアチップCC0〜CC7に供給される。また、リードデータ及びライトデータについても、図2(a)に示すタイプのTSV1を介してインターフェースチップIFに入出力される。これに対し、図2(b),(c)に示すタイプのTSV2,TSV3は、互いに同一の構造を有するコアチップCC0〜CC7に対して、個別の情報を与えるために用いられる。
図3は、図2(a)に示すタイプのTSV1の構造を示す断面図である。
図3に示すように、TSV1はシリコン基板80及びその表面の層間絶縁膜81を貫通して設けられている。TSV1の周囲には絶縁リング82が設けられており、これによって、TSV1とトランジスタ領域との絶縁が確保される。図3に示す例では絶縁リング82が二重に設けられており、これによってTSV1とシリコン基板80との間の静電容量が低減されている。
シリコン基板80の裏面側におけるTSV1の端部83は、裏面バンプ84で覆われている。裏面バンプ84は、下層のコアチップに設けられた表面バンプ85と接する電極である。表面バンプ85は、各配線層L0〜L3に設けられたパッドP0〜P3及びパッド間を接続する複数のスルーホール電極TH1〜TH3を介して、TSV1の端部86に接続されている。これにより、平面視で同じ位置に設けられた表面バンプ85と裏面バンプ84は、短絡された状態となる。尚、図示しない内部回路との接続は、配線層L0〜L3に設けられたパッドP0〜P3から引き出される内部配線(図示せず)を介して行われる。
図4は、半導体記憶装置10の回路構成を示すブロック図である。
図4に示すように、インターポーザIPに設けられた外部端子には、クロック端子11a,11b、クロックイネーブル端子11c、コマンド端子12a〜12e、アドレス端子13、データ入出力端子14、データストローブ端子15a,15b、キャリブレーション端子16、及び電源端子17a,17bが含まれている。これら外部端子は、全てインターフェースチップIFに接続されており、電源端子17a,17bを除きコアチップCC0〜CC7には直接接続されない。
まず、これら外部端子とフロントエンド機能であるインターフェースチップIFとの接続関係、並びに、インターフェースチップIFの回路構成について説明する。
クロック端子11a,11bはそれぞれ外部クロック信号CK,/CKが供給される端子であり、クロックイネーブル端子11cはクロックイネーブル信号CKEが入力される端子である。供給された外部クロック信号CK,/CK及びクロックイネーブル信号CKEは、インターフェースチップIFに設けられたクロック発生回路21に供給される。本明細書において信号名の先頭に「/」が付されている信号は、対応する信号の反転信号又はローアクティブな信号であることを意味する。したがって、外部クロック信号CK,/CKは互いに相補の信号である。クロック発生回路21は内部クロック信号ICLKを生成する回路であり、生成された内部クロック信号ICLKは、インターフェースチップIF内の各種回路ブロックに供給される他、TSVを介してコアチップCC0〜CC7にも共通に供給される。
また、インターフェースチップIFにはDLL回路22が含まれており、DLL回路22によって入出力用クロック信号LCLKが生成される。入出力用クロック信号LCLKは、インターフェースチップIFに含まれる入出力バッファ回路23に供給される。DLL機能は、半導体装置10が外部と通信するに当たり、外部との同期がマッチングされた信号LCLKでフロントエンドを制御するからである。故に、バックエンドであるコアチップCC0〜CC7には、DLL機能は不要である。
コマンド端子12a〜12eは、それぞれロウアドレスストローブ信号/RAS、カラムアドレスストローブ信号/CAS、ライトイネーブル信号/WE、チップセレクト信号/CS、及びオンダイターミネーション信号ODTが供給される端子である。これらのコマンド信号は、インターフェースチップIFに設けられたコマンド入力バッファ31に供給される。コマンド入力バッファ31に供給されたこれらコマンド信号は、コマンドデコーダ32に供給される。コマンドデコーダ32は、内部クロックICLKに同期して、コマンド信号の保持、デコード及びカウントなどを行うことによって、各種内部コマンドICMDを生成する回路である。生成された内部コマンドICMDは、インターフェースチップIF内の各種回路ブロックに供給される他、TSVを介してコアチップCC0〜CC7にも共通に供給される。
また、インターフェースチップIFにはリフレッシュ制御信号生成回路100が含まれており、コマンドデコーダ32に半導体記憶装置10の外部からオートリフレッシュコマンド(以下、単に「リフレッシュコマンド」と呼ぶ)が入力(供給)された場合には、コマンドデコーダ32からリフレッシュ制御信号生成回路100に内部リフレッシュコマンドREFaが供給される。詳細については後述するが、リフレッシュ制御信号生成回路100は、第1の動作モードが選択されている場合には一回の内部リフレッシュコマンドREFaをそのまま一回のリフレッシュ制御信号REFbとしてコアチップCC0〜CC7に供給し、第2の動作モードが選択されている場合には一回の内部リフレッシュコマンドREFaに基づいて複数回のリフレッシュ制御信号REFbを生成し、これらをコアチップCC0〜CC7に供給する役割を果たす。動作モードの指定は、モードレジスタ42から供給されるモード選択信号PRAによって行われる。
アドレス端子13は、アドレス信号A0〜A15,BA0〜BA2が供給される端子であり、供給されたアドレス信号A0〜A15,BA0〜BA2は、インターフェースチップIFに設けられたアドレス入力バッファ41に供給される。アドレス入力バッファ41の出力は、TSVを介してコアチップCC0〜CC7に共通に供給される。アドレス入力バッファ41は、入力コマンドバッファ31の制御により、半導体記憶装置10の外部から供給されたアドレス信号A0〜A15,BA0〜BA2を、それぞれ外部から取り込み保持(確定)する。これは、クロック発生回路に関連する外部クロック信号CK,/CKのエッジに対応する。つまり、インターフェースチップIFが含むアドレス入力バッファ41は、半導体記憶装置10の外部と通信するに必要な外部クロック信号CK,/CKのエッジを基準とした所謂供給される入力信号のセットアップ/ホールドの時間を満足するように動作する。アドレス入力バッファ41は、TSVを介して確定されたアドレス信号を、関連するTSVを介して入力バッファB1に供給する。また、モードレジスタセットにエントリーしている場合には、アドレス信号A0〜A15はインターフェースチップIFに設けられたモードレジスタ42に供給される。モードレジスタ42は、半導体記憶装置10の全体の動作モードなどが予め設定されるレジスタであり、第1の動作モードに設定されている場合にはモード選択信号PRAはハイレベルとなり、第2の動作モードに設定されている場合にはモード選択信号PRAはローレベルとなる。図4に示すように、モード選択信号PRAはリフレッシュ制御信号生成回路100に供給される。また、アドレス信号BA0〜BA2(バンクアドレス)については、インターフェースチップIFに設けられた図示しないアドレスデコーダによってデコードされ、これにより得られるバンク選択信号Bがデータラッチ回路25に供給される。これは、ライトデータのバンク選択がインターフェースチップIF内で行われるためである。尚、アドレス信号A0〜A15のうち、アドレス信号A13,A14,A15の3ビットは、コアチップCC0〜CC7を選択するための情報であり、アドレス情報SIDADDと呼ぶことがある。
データ入出力端子14は、外部アクセスに関連したリードデータ又はライトデータDQ0〜DQ15の入出力を行うための端子である。また、データストローブ端子15a,15bは、ストローブ信号DQS,/DQSの入出力を行うための端子である。これらデータ入出力端子14及びデータストローブ端子15a,15bは、インターフェースチップIFに設けられた入出力バッファ回路23に接続されている。入出力バッファ回路23には、入力バッファIB及び出力バッファOBが含まれており、DLL回路22より供給される入出力用クロック信号LCLKに同期して、リードデータ又はライトデータDQ0〜DQ15及びストローブ信号DQS,/DQSの入出力を行う。また、入出力バッファ回路23は、コマンドデコーダ32から内部オンダイターミネーション信号IODTが供給されると、出力バッファOBを終端抵抗として機能させる。さらに、入出力バッファ回路23には、キャリブレーション回路24からインピーダンスコードDRZQが供給されており、これによって出力バッファOBのインピーダンスが指定される。入出力バッファ回路23は、周知のFIFO回路を含む。
キャリブレーション回路24には、出力バッファOBと同じ回路構成を有するレプリカバッファRBが含まれており、コマンドデコーダ32よりキャリブレーション信号ZQが供給されると、キャリブレーション端子16に接続された外部抵抗(図示せず)の抵抗値を参照することによってキャリブレーション動作を行う。キャリブレーション動作とは、レプリカバッファRBのインピーダンスを外部抵抗の抵抗値と一致させる動作であり、得られたインピーダンスコードDRZQが入出力バッファ回路23に供給される。これにより、出力バッファOBのインピーダンスが所望の値に調整される。
入出力バッファ回路23は、データラッチ回路25に接続されている。データラッチ回路25は、周知なDDR機能を実現するレイテンシ制御によって動作するFIFO機能を実現するFIFO回路(不図示)とマルチプレクサMUX(不図示)とを含み、コアチップCC0〜CC7から供給されるパラレルなリードデータをシリアル変換するとともに、入出力バッファから供給されるシリアルなライトデータをパラレル変換する回路である。したがって、データラッチ回路25と入出力バッファ回路23との間はシリアル接続であり、データラッチ回路25とコアチップCC0〜CC7との間はパラレル接続である。本実施形態では、コアチップCC0〜CC7がDDR3型のSDRAMのバックエンド部であり、プリフェッチ数が8ビットである。また、データラッチ回路25とコアチップCC0〜CC7はバンクごとに接続されており、各コアチップCC0〜CC7に含まれるバンク数は8バンクである。したがって、データラッチ回路25とコアチップCC0〜CC7との接続は1DQ当たり64ビット(8ビット×8バンク)となる。
このように、データラッチ回路25とコアチップCC0〜CC7との間においては、基本的に、シリアル変換されていないパラレルデータが入出力される。つまり、通常のSDRAM(それは、フロントエンドとバックエンドが1つのチップで構成される)では、チップ外部との間でのデータの入出力がシリアルに行われる(つまり、データ入出力端子は1DQ当たり1個である)のに対し、コアチップCC0〜CC7では、インターフェースチップIFとの間でのデータの入出力がパラレルに行われる。この点は、通常のSDRAMとコアチップCC0〜CC7との重要な相違点である。但し、プリフェッチしたパラレルデータを全て異なるTSVを用いて入出力することは必須でなく、コアチップCC0〜CC7側にて部分的なパラレル/シリアル変換を行うことによって、1DQ当たり必要なTSVの数を削減しても構わない。例えば、1DQ当たり64ビットのデータを全て異なるTSVを用いて入出力するのではなく、コアチップCC0〜CC7側にて2ビットのパラレル/シリアル変換を行うことによって、1DQ当たり必要なTSVの数を半分(32個)に削減しても構わない。
更に、データラッチ回路25は、インターフェースチップ単位で試験ができる機能が付加されている。インターフェースチップIFには、バックエンド部が存在しない。このため、原則として単体で動作させることはできない。しかしながら、単体での動作が一切不可能であると、ウェハ状態でのインターフェースチップの動作試験を行うことができなくなってしまう。これは、インターフェースチップと複数のコアチップの組み立て工程を経た後でなければ、半導体装置10を試験することができないことを示し、半導体装置10を試験することによって、インターフェースチップを試験することを意味する。インターフェースチップに回復できない欠陥がある場合、半導体装置10全体の損失を招くことになる。この点を考慮して、本実施形態では、データラッチ回路25には、試験用に擬似的なバックエンド部の一部が設けられており、試験時に簡素な記憶機能が可能とされている。
電源端子17a,17bは、それぞれ電源電位VDD,VSSが供給される端子であり、インターフェースチップIFに設けられたパワーオン検出回路43に接続されるとともに、TSVを介してコアチップCC0〜CC7にも接続されている。パワーオン検出回路43は、電源の投入を検出する回路であり、電源の投入を検出するとインターフェースチップIFに設けられた層アドレスコントロール回路45を活性化させる。
層アドレスコントロール回路45は、本実施形態による半導体記憶装置10のI/O構成に応じて層アドレスを変更するための回路である。上述の通り、本実施形態による半導体記憶装置10は16個のデータ入出力端子14を備えており、これにより最大でI/O数を16ビット(DQ0〜DQ15)に設定することができるが、I/O数がこれに固定されるわけではなく、8ビット(DQ0〜DQ7)又は4ビット(DQ0〜DQ3)に設定することも可能である。これらI/O数に応じてアドレス割り付けが変更され、層アドレスも変更される。層アドレスコントロール回路45は、I/O数に応じたアドレス割り付けの変更を制御する回路であり、TSVを介して各コアチップCC0〜CC7に共通に接続されている。
また、インターフェースチップIFには層アドレス設定回路44も設けられている。層アドレス設定回路44は、TSVを介してコアチップCC0〜CC7に接続されている。層アドレス設定回路44は、図2(b)に示すタイプのTSV2を用いて、コアチップCC0〜CC7の層アドレス発生回路46にカスケード接続されており、テスト時においてコアチップCC0〜CC7に設定された層アドレスを読み出す役割を果たす。
さらに、インターフェースチップIFには不良チップ情報保持回路33が設けられている。不良チップ情報保持回路33は、正常に動作しない不良コアチップがアセンブリ後に発見された場合に、そのチップ番号を保持する回路である。不良チップ情報保持回路33は、TSVを介してコアチップCC0〜CC7に接続されている。不良チップ情報保持回路33は、図2(c)に示すタイプのTSV3を用いて、シフトされながらコアチップCC0〜CC7に接続されている。
以上が外部端子とインターフェースチップIFとの接続関係、並びに、インターフェースチップIFの回路構成の概要である。次に、コアチップCC0〜CC7の回路構成について説明する。
図4に示すように、バックエンド機能であるコアチップCC0〜CC7に含まれるメモリセルアレイ50は、いずれも8バンクに分割されている。尚、バンクとは、それぞれが個別にコマンドを受け付け可能な単位である。言い換えれば、夫々のバンクは、互いに非排他制御で独立に動作することが可能な独立領域である。半導体装置10外部からは、独立に夫々のバンクをアクセスできる。例えば、バンク1のメモリセルアレイ50とバンク2のメモリセルアレイ50は、異なるコマンドにより夫々対応するワード線WL、ビット線BL等を、時間軸的に同一の期間に個別にアクセス制御できる非排他制御の関係である。例えば、バンク1をアクティブ(ワード線とビット線をアクティブ)に維持しつつ、更にバンク2をアクティブに制御することができる。但し、半導体装置の外部端子(例えば、複数の制御端子、複数のI/O端子)は、共有している。よって、バンク1とバンク2の夫々のデータは、時間軸的に異なる時間で半導体記憶装置の外部端子へI/O端子を介して入出力する。複数のメモリセルアレイ50内のそれぞれにおいては、複数のワード線WLと複数のビット線BLが交差しており、その交点にはメモリセルMCが配置されている(図4においては、1本のワード線WL、1本のビット線BL及び1個のメモリセルMCのみを示している)。ワード線WLの選択はロウデコーダ51によって行われる。また、ビット線BLはセンス回路53内の対応するセンスアンプSAに接続されている。センスアンプSAの選択はカラムデコーダ52によって行われる。メモリセルMCはDRAMセルであることから、リフレッシュ動作によって所定の時間毎にデータの保持動作が必要である。
本実施形態による半導体装置10は8枚のコアチップを含んでいることから、合計で64個のバンクが存在することになる。しかしながら、メモリコントローラなどの半導体装置の外部からは図5に示すように、コアチップCC0〜CC7の各バンク0が纏められて一つのバンクとして認識され、同様に、コアチップCC0〜CC7の各バンク1、コアチップCC0〜CC7の各バンク2・・・がそれぞれ纏められて一つのバンクとして認識される。したがって、メモリコントローラからは、8バンク構成のDRAMとして認識される。コアチップCC0〜CC7の各バンクを各独立領域とし、各コアチップCC0〜CC7を横断して各独立領域が一つに纏められた複数の独立領域を一つのメモリバンクと呼ぶことがある。
ロウデコーダ51は、ロウ制御回路61より供給されるロウアドレスによって制御される。ロウ制御回路61には、TSVを介してインターフェースチップIFより供給されるロウアドレスを受けるアドレスバッファ61aが含まれており、アドレスバッファ61aによってバッファリングされたロウアドレスがロウデコーダ51に供給される。TSVを介して供給されるアドレス信号は、入力バッファB1を介して、ロウ制御回路61などに供給される。また、ロウ制御回路61にはリフレッシュカウンタ61bも含まれており、リフレッシュ制御信号分割回路300からリフレッシュ制御信号REFdが発行された場合には、リフレッシュカウンタ61bが示すバンクアドレス及びロウアドレスがTSVを介して供給されるアドレス信号に代えてロウデコーダ51に供給される。リフレッシュ制御信号REFdは、インターフェースチップIFからTSVを介してコアチップのコントロールロジック回路63へ供給されるREFb、コントロールロジック回路63からリフレッシュ制御信号分割回路300へ供給されるREFcを介して生成される。詳しくは、後述する。
カラムデコーダ52は、カラム制御回路62より供給されるカラムアドレスによって制御される。カラム制御回路62には、TSVを介してインターフェースチップIFより供給されるカラムアドレスを受けるアドレスバッファ62aが含まれており、アドレスバッファ62aによってバッファリングされたカラムアドレスがカラムデコーダ52に供給される。また、カラム制御回路62にはバースト長をカウントするバーストカウンタ62bも含まれている。
カラムデコーダ52によって選択されたセンスアンプSAは、さらに、図示しないいくつかのアンプ(サブアンプやデータアンプなど)を介して、データコントロール回路54に接続される。これにより、リード動作時においては、一つのI/O(DQ)あたり8ビット(=プリフェッチ数)のリードデータがデータコントロール回路54から出力され、ライト動作時においては、8ビットのライトデータがデータコントロール回路54に入力される。データコントロール回路54とインターフェースチップIFとの間はTSVを介してパラレルに接続される。
コントロールロジック回路63は、TSVを介してインターフェースチップIFから供給される内部コマンドICMDを受け、これに基づいてコアチップのロウ制御回路61及びカラム制御回路62の動作を制御する回路である。コントロールロジック回路63には、層アドレス比較回路(判定回路)47が接続されている。層アドレス比較回路47は、当該コアチップがアクセス対象であるか否かを検出する回路であり、その検出は、TSVを介してインターフェースチップIFより供給されるアドレス信号の一部であるアドレス情報SIDADDと、層アドレス発生回路46に設定された層アドレスSID(チップ情報)とを比較することにより行われる。層アドレスSIDは、半導体記憶装置が外部からリード、ライトまたはリフレッシュの各コマンドが供給される前に、半導体記憶装置内の所定の動作により確定している信号である。
コントロールロジック回路63には、リフレッシュ制御回路200が含まれている。詳細については後述するが、リフレッシュ制御回路200は、第1の動作モードが選択されている場合にはインターフェースチップIFから供給される一回のリフレッシュ制御信号REFbをそのまま一回のリフレッシュ制御信号REFcとして出力する。第2の動作モードが選択されている場合にはインターフェースチップIFから供給される複数回のリフレッシュ制御信号REFbをカウンティングし、所定のカウント値が得られた場合にリフレッシュ制御信号REFcを活性化させる役割を果たす。動作モードの指定は、モードレジスタ64から供給されるモード選択信号PRAによって行われる。リフレッシュ制御信号REFcは、リフレッシュ制御信号分割回路300に供給される。リフレッシュ制御信号分割回路300は、一回のリフレッシュ制御信号REFcが活性化すると、複数回のリフレッシュ制御信号REFdを活性化させる。リフレッシュ制御信号REFdは、ロウ制御回路61内のリフレッシュカウンタ61bに供給され、リフレッシュカウンタ61bが示すバンクアドレス及びロウアドレスに対してリフレッシュ動作を実行する。尚、コアチップCC0〜CC7が夫々含むモードレジスタ64とインターフェースチップIFが含むモードレジスタ42は、半導体記憶装置10内において少なくともいずれか一つでもよい。この場合、モードレジスタが配置されるチップからTSVを介してその他のチップへモード選択信号PRAが供給される。
層アドレス発生回路46には、半導体記憶装置の初期化時において各コアチップCC0〜CC7に固有の層アドレスが設定される。層アドレスの設定方法は次の通りである。まず、半導体記憶装置10が初期化されると、各コアチップCC0〜CC7の層アドレス発生回路46に初期値として最小値(0,0,0)が設定される。コアチップCC0〜CC7の層アドレス発生回路46は、図2(b)に示すタイプのTSVを用いてカスケード接続されているとともに、内部にインクリメント回路を有している。そして、最上層のコアチップCC0の層アドレス発生回路46に設定された層アドレス(0,0,0)がTSVを介して2番目のコアチップCC1の層アドレス発生回路46に送られ、インクリメントされることにより異なる層アドレス(0,0,1)が生成される。以下同様にして、生成された層アドレスを下層のコアチップに転送し、転送されたコアチップ内の層アドレス発生回路46は、これをインクリメントする。最下層のコアチップCC7の層アドレス発生回路46には、層アドレスとして最大値(1,1,1)が設定されることになる。これにより、各コアチップCC0〜CC7には固有の層アドレスが設定される。
層アドレス発生回路46には、TSVを介してインターフェースチップIFの不良チップ情報保持回路33から不良チップ信号DEFが供給される。不良チップ信号DEFは、図2(c)に示すタイプのTSV3を用いて各コアチップCC0〜CC7に供給されるため、各コアチップCC0〜CC7に個別の不良チップ信号DEFを供給することができる。不良チップ信号DEFは、当該コアチップが不良チップである場合に活性化される信号であり、これが活性化している場合、層アドレス発生回路46はインクリメントした層アドレスではなく、インクリメントされていない層アドレスを下層のコアチップに転送する。また、不良チップ信号DEFはコントロールロジック回路63にも供給されており、不良チップ信号DEFが活性化している場合にはコントロールロジック回路63の動作が完全に停止する。これにより、不良のあるコアチップは、インターフェースチップIFからアドレス信号やコマンド信号が入力されても、リード動作やライト動作を行うことはない。
また、コントロールロジック回路63の出力は、モードレジスタ64にも供給されている。これにより、コントロールロジック回路63の出力がモードレジスタセットを示している場合、アドレス信号によってモードレジスタ64の設定値が上書きされる。これにより、コアチップCC0〜CC7の動作モードが設定される。
さらに、コアチップCC0〜CC7には、内部電圧発生回路70が設けられている。内部電圧発生回路には電源電位VDD,VSSが供給されており、内部電圧発生回路70はこれを受けて各種内部電圧を生成する。内部電圧発生回路70により生成される内部電圧としては、各種周辺回路の動作電源として用いる内部電圧VPERI(≒VDD)、メモリセルアレイ50のアレイ電圧として用いる内部電圧VARY(<VDD)、ワード線WLの活性化電位である内部電圧VPP(>VDD)などが含まれる。また、コアチップCC0〜CC7には、パワーオン検出回路71も設けられており、電源の投入を検出すると各種内部回路のリセットを行う。
コアチップCC0〜CC7に含まれる上記の周辺回路は、TSVを介してインターフェースチップIFから供給される内部クロック信号ICLKに同期して動作する。TSVを介して供給される内部クロック信号ICLKは、入力バッファB2を介して各種周辺回路に供給される。
以上がコアチップCC0〜CC7の基本的な回路構成である。コアチップCC0〜CC7には外部とのインターフェースを行うフロントエンド部が設けられておらず、このため、原則として単体で動作させることはできない。しかしながら、単体での動作が一切不可能であると、ウェハ状態でのコアチップの動作試験を行うことができなくなってしまう。これは、インターフェースチップと複数のコアチップの組み立て工程を経た後でなければ、半導体装置10を試験することができないことを示し、半導体装置10を試験することによって、各コアチップをそれぞれ試験することを意味する。コアチップに回復できない欠陥がある場合、半導体装置10全体の損失を招くことになる。この点を考慮して、本実施形態では、コアチップCC0〜CC7にはいくつかのテストパッドTPとテスト用のコマンドデコーダ65のテスト用フロントエンド部で構成される試験用に擬似的なフロントエンド部の一部が設けられており、テストパッドTPからアドレス信号、テストデータやコマンド信号の入力が可能とされている。試験用のフロントエンド部は、あくまでウェハ試験において簡素な試験を実現する機能の回路であり、インターフェースチップ内のフロントエンド機能をすべて備えるわけではない、ことに注意が必要である。例えば、コアチップの動作周波数は、フロントエンドの動作周波数よりも低いことから、低周波で試験するテスト用のフロントエンド部の回路で簡素に実現することができる。
テストパッドTPの種類は、インターポーザIPに設けられた外部端子とほぼ同様である。具体的には、クロック信号が入力されるテストパッドTP1、アドレス信号が入力されるテストパッドTP2、コマンド信号が入力されるテストパッドTP3、テストデータの入出力を行うためのテストパッドTP4、データストローブ信号の入出力を行うためのテストパッドTP5、電源電位を供給するためのテストパッドTP6などが含まれている。
テスト時においては、デコードされていない通常の外部コマンドが入力されるため、コアチップCC0〜CC7にはテスト用のコマンドデコーダ65も設けられている。また、テスト時においては、シリアルなテストデータが入出力されることから、コアチップCC0〜CC7にはテスト用の入出力回路55も設けられている。
以上が本実施形態による半導体記憶装置10の全体構成である。このように、本実施形態による半導体記憶装置10は、1Gbのコアチップが8枚積層された構成を有していることから、合計で8Gbのメモリ容量となる。また、チップ選択信号/CSが入力される端子(チップ選択端子)は1つであることから、コントローラからはメモリ容量が8Gbである単一のDRAMとして認識される。
図6は、層アドレスの生成に関連する回路を抜き出して示す図である。
図6に示すように、各コアチップCC0〜CC7には層アドレス発生回路46が設けられており、これらが図2(b)に示すタイプのTSV2を介して縦続接続されている。層アドレス発生回路46には、層アドレスレジスタ46a、インクリメント回路46b、転送回路46cが含まれている。
層アドレスレジスタ46aは、3ビットの層アドレス(チップ識別情報)SIDを保持するレジスタであり、図4に示すパワーオン検出回路71によって電源の投入が検出されると、その値が最小値(0,0,0)に初期化される。そして、最上層のコアチップCC0においては、層アドレスレジスタ46aに設定された層アドレスSID(0,0,0)をインクリメント回路46bによってインクリメントした値(0,0,1)が生成され、これが転送回路46cによって下層のコアチップCC1に転送される。転送された層アドレスSID(0,0,1)は、コアチップCC1の層アドレスレジスタ46aに設定される。
コアチップCC1においても、層アドレスレジスタ46aに設定された層アドレスSID(0,0,1)をインクリメント回路46bによってインクリメントした値(0,1,0)が生成され、これが転送回路46cによって下層のコアチップCC2に転送される。
以下同様にして、インクリメントされた層アドレスSIDが順次下層のコアチップに転送される。最終的に、最下層のコアチップCC7の層アドレスレジスタ46aには、層アドレスSIDとして最大値(1,1,1)が設定されることになる。これにより、各コアチップCC0〜CC7には固有の層アドレスSIDが設定される。
また、層アドレス発生回路46には、図2(c)に示すタイプのTSV3を介して、インターフェースチップIFの不良チップ情報保持回路33から不良チップ信号DEFが供給される。不良チップ信号DEFは8ビットの信号であり、各ビットがそれぞれ対応するコアチップCC0〜CC7に供給される。不良チップ信号DEFの対応するビットが活性化しているコアチップは不良チップである。不良チップ信号DEFの対応するビットが活性化しているコアチップにおいては、転送回路46cはインクリメントされた層アドレスSIDではなく、インクリメントされていない層アドレスSIDを下層のコアチップに転送する。これにより、層アドレスSIDの割り付けにおいて不良チップはスキップされる。つまり、各コアチップCC0〜CC7に割り当てられる層アドレスSIDは固定的ではなく、不良チップ信号DEFに応じて可変である。尚、不良チップには下層のコアチップと同じ層アドレスSIDが割り当てられることになるが、不良チップにおいてはコントロールロジック回路63の活性化が禁止されるため、インターフェースチップIFからアドレス信号やコマンド信号が入力されても、実際にリード動作やライト動作を行うことはない。
このようにして設定された層アドレスSIDは、同じコアチップCC0〜CC7内の層アドレス比較回路47に供給される。層アドレス比較回路47は、インターフェースチップIFから供給されたアドレス情報SIDADDが自らのコアチップを指定するものであるか否かを判定する「判定回路」を構成する回路であり、層アドレス発生回路46より供給される層アドレスSIDと、TSVを介してインターフェースチップIFより供給されるアドレス信号の一部であるアドレス情報SIDADDとを比較する。そして、層アドレスSIDとアドレス情報SIDADDが一致すると、層アドレス比較回路47はイネーブル信号SIDENを活性化させる。アドレス情報SIDADDは、アドレス信号の上位3ビット(A13,A14,A15)である。アドレス情報SIDADDについては、図2(a)に示すタイプのTSV1を介して各コアチップCC0〜CC7に共通に供給されるため、層アドレス比較回路47によって一致が検出されるコアチップは半導体記憶装置10の中において1つだけとなる。層アドレス比較回路47によって一致が検出されると、対応するコントロールロジック回路63が活性化され、インターフェースチップIFから供給された内部コマンドICMDが有効となる。
また、層アドレスSIDの下位2ビットであるSID0,SID1は、コントロールロジック回路63内のリフレッシュ制御回路200にも直接に供給されている。また、リフレッシュ制御回路200にはモード選択信号PRAも供給される。これによりリフレッシュ制御回路200は、インターフェースチップIFからリフレッシュ制御信号REFbが発行された場合、モード選択信号PRAによって第1の動作モードが選択されている場合にはイネーブル信号SIDENに基づいてリフレッシュ制御信号REFcの生成動作を行う。他方、モード選択信号PRAによって第2の動作モードが選択されている場合には層アドレスSIDの下位2ビットであるSID0,SID1に基づいてリフレッシュ制御信号REFcの生成動作を行う。
図7は、インターフェースチップIFに含まれるリフレッシュ制御信号生成回路100の回路図である。
図7に示すように、リフレッシュ制御信号生成回路100は、カウンタ回路110、状態回路120、遅延回路130及びSRラッチ回路140を含んでいる。SRラッチ回路140のセット入力端(S)には、内部リフレッシュコマンドREFa及びモード選択信号PRAの反転信号を受けるNANDゲート回路141の出力が供給される。このため、モード選択信号PRAがハイレベル(第1の動作モード)である場合には、SRラッチ回路140のセットが禁止される。これに対し、モード選択信号PRAがローレベル(第2の動作モード)である場合には、内部リフレッシュコマンドREFaの活性化に応答してSRラッチ回路140がセットされる。
SRラッチ回路140の出力は、ワンショットパルス生成回路142及び複合ゲート回路143に供給される。複合ゲート回路143の出力である内部信号RREFTは、カウンタ回路110の出力であるカウント信号CTとともに、ANDゲート回路144に入力される。ANDゲート回路144の出力は、内部リフレッシュコマンドREFaとともにORゲート回路145に入力され、その出力がリフレッシュ制御信号REFbとして用いられる。
図8は、カウンタ回路110の回路図である。
図8に示すように、カウンタ回路110は、2つのフリップフロップ回路111,112と、フリップフロップ回路111,112の出力ビットC0,C1を受けるNANDゲート回路113を備えている。フリップフロップ回路111,112のクロック入力端には内部信号RREFTが入力されている。これら2つのフリップフロップ回路111,112は図8に示すように縦続接続されているため、2ビットのバイナリカウンタを構成する。つまり、図9に示すように、内部信号RREFTが活性化する度にフリップフロップ回路111の出力ビットC0が反転し、内部信号RREFTが2回活性化するごとにフリップフロップ回路112の出力ビットC1が反転する。したがって、初期状態においてローレベルであるカウント信号CTは、内部信号RREFTの活性化に応答してハイレベルとなり、内部信号RREFTの4回目の活性化に応答してローレベルに戻る。カウンタ回路110のカウント値C0,C1は、リセット信号Resetに応答してC0,C1=(0,0)にリセットされる。
図7に示すように、内部信号RREFTは、状態回路120及び遅延回路130にも供給される。状態回路120は、内部信号RREFTが活性化した後、一定期間に亘ってリフレッシュステート信号PMCBATをハイレベルとする回路である。リフレッシュステート信号PMCBATはリフレッシュ期間中であることを示す信号であり、SRラッチ回路140のリセット入力端(R)に供給される。また、遅延回路130は、内部信号RREFTを遅延させた遅延信号REを生成する回路である。遅延信号REは、複合ゲート回路143に供給される。
図10及び図11はいずれもリフレッシュ制御信号生成回路100の動作を説明するためのタイミング図であり、図10は第1の動作モードが選択されている場合の動作を示し、図11は第2の動作モードが選択されている場合の動作を示している。
上述の通り、インターフェースチップIFに含まれるリフレッシュ制御信号生成回路100は、モード選択信号PRAがハイレベルである第1の動作モードにおいてはSRラッチ回路140がセットされないため、図10に示すように内部信号RREFTをローレベルに固定する。このため、一回の内部リフレッシュコマンドREFaに応答して一回のリフレッシュ制御信号REFbが発生するのみであり、カウンタ回路110のカウント動作などは行われない。
これに対し、モード選択信号PRAがローレベルである第2の動作モードにおいては、図11に示すように、一回の内部リフレッシュコマンドREFaに応答してSRラッチ回路140がセットされるため、内部信号RREFTが活性化する。この内部信号RREFTは遅延回路130に入力され、遅延信号REとして複合ゲート回路143にフィードバックされることから、図11に示すように、内部信号RREFTが所定の周期で複数回活性化することになる。内部信号RREFTはANDゲート回路144及びORゲート回路145を介し、リフレッシュ制御信号REFbとして出力される。したがって、リフレッシュ制御信号REFbも所定の周期で活性化する。
内部信号RREFTの活性化回数はカウンタ回路110によってカウントされ、4回目でカウント信号CTがローレベルに変化する。これにより、内部信号RREFTに基づくリフレッシュ制御信号REFbの活性化が禁止される。その後、リフレッシュステート信号PMCBATがローレベルに変化し、SRラッチ回路140がリセットされる。
このように、インターフェースチップIFに含まれるリフレッシュ制御信号生成回路100は、第2の動作モードにおいては、一回の内部リフレッシュコマンドREFaに応答して、リフレッシュ制御信号REFbを4回活性化する。このうち、1回目は内部リフレッシュコマンドREFaがORゲート回路145を通過することによるものであり、2回目から4回目は、ループ状に接続された複合ゲート回路143と遅延回路130によって自動生成されたものである。
図12は、各コアチップCC0〜CC7にそれぞれ含まれるリフレッシュ制御回路200の回路図である。
図12に示すように、リフレッシュ制御回路200は、インターフェースチップIFより供給されるリフレッシュ制御信号REFbをカウントするカウンタ回路210と、カウンタ回路210の出力ビットC0,C1と層アドレスSIDの下位2ビット(SID0,SID1)を比較する比較回路220とを有している。
カウンタ回路210は、縦続接続された2つのフリップフロップ回路211,212からなる2ビットのバイナリカウンタであり、これらのクロック入力端にはリフレッシュ制御信号REFbが入力されている。このため、リフレッシュ制御信号REFbが活性化する度にフリップフロップ回路211の出力ビットC0が反転し、リフレッシュ制御信号REFbが2回活性化するごとにフリップフロップ回路212の出力ビットC1が反転する。カウンタ回路210のカウント値C0,C1は、セット信号Setに応答して任意の値、例えばC0,C1=(0,0)にセットされる。
比較回路220は、カウント値C0,C1の各ビットと層アドレスSIDの下位2ビット(SID0,SID1)とをそれぞれ比較し、これらが全て一致した場合に、複合ゲート回路230を介してイネーブル信号REFENをハイレベルに活性化させる。イネーブル信号REFEN及びリフレッシュ制御信号REFbは、3入力のANDゲート回路231に入力される。ANDゲート回路231の出力はリフレッシュ制御信号REFcとして用いられる。
ANDゲート回路231の残りの1入力には、イネーブル信号SIDENaが入力される。イネーブル信号SIDENaは、ORゲート回路232より供給される。ORゲート回路232には、イネーブル信号SIDEN及びモード選択信号PRAの反転信号が供給される。モード選択信号PRAは、複合ゲート回路230にも供給されている。これにより、モード選択信号PRAがハイレベル(第1の動作モード)である場合には、比較回路220の動作にかかわらずイネーブル信号REFENがハイレベルに活性化する一方、イネーブル信号SIDENaの論理レベルはイネーブル信号SIDENの論理レベルと一致する。これに対し、モード選択信号PRAがローレベル(第2の動作モード)である場合には、層アドレス比較回路47の動作にかかわらずイネーブル信号SIDENaがハイレベルに活性化する一方、比較回路220により一致が検出された場合にのみイネーブル信号REFENがハイレベルに活性化する。
図13及び図14はいずれも各コアチップCC0〜CC7にそれぞれ含まれるリフレッシュ制御回路200の動作を説明するためのタイミング図であり、図13は第1の動作モードが選択されている場合の動作を示し、図14は第2の動作モードが選択されている場合の動作を示している。
図13に示すように、各コアチップCC0〜CC7にそれぞれ含まれるリフレッシュ制御回路200は、モード選択信号PRAがハイレベルである第1の動作モードにおいては、比較回路220の動作にかかわらずイネーブル信号REFENをハイレベルに活性化する。一方、イネーブル信号SIDENaの論理レベルはイネーブル信号SIDENの論理レベルと一致する。このため、各コアチップCC0〜CC7に含まれるリフレッシュ制御回路200は、層アドレス比較回路47によって一致が検出されたことを条件として、一回のリフレッシュ信号REFbに応答して、一回のリフレッシュ信号REFcを活性化する。
これに対し、モード選択信号PRAがローレベルである第2の動作モードにおいては、図14に示すように、イネーブル信号SIDENaはハイレベルに固定される。一方、イネーブル信号REFENは、比較回路220により一致が検出された場合にのみ活性化することから、インターフェースチップIFから供給されるリフレッシュ制御信号REFbが4回活性化する毎に、各コアチップCC0〜CC7のそれぞれのリフレッシュ制御信号REFcが1回活性化することになる。図14に示す例では、コアチップCC2/CC6のそれぞれのリフレッシュ制御回路200の出力を示したものであり、層アドレスSIDの下位2ビットSID0,SID1=1,0(それらは2つのコアチップCC2/CC6を指す)であり、このため、カウンタ回路210のカウント値がC0,C1=1,0である場合にリフレッシュ制御信号REFbが活性化されると、リフレッシュ制御信号REFcが活性化することになる。つまり、コアチップCC2/CC6は、4回のリフレッシュ制御信号REFbの活性化のうち3回目のリフレッシュ制御信号REFbの活性化に応答してリフレッシュされることになる。同様に、コアチップCC0/CC4のそれぞれのリフレッシュ制御回路200は、4回のリフレッシュ制御信号REFbの活性化のうち1回目のリフレッシュ制御信号REFbの活性化に応答して、それぞれリフレッシュ制御信号REFcを生成する。コアチップCC1/CC5のそれぞれのリフレッシュ制御回路200は、4回のリフレッシュ制御信号REFbの活性化のうち2回目のリフレッシュ制御信号REFbの活性化に応答して、それぞれリフレッシュ制御信号REFcを生成する。コアチップCC3/CC7のそれぞれのリフレッシュ制御回路200は、4回のリフレッシュ制御信号REFbの活性化のうち4回目のリフレッシュ制御信号REFbの活性化に応答して、それぞれリフレッシュ制御信号REFcを生成する。これらは、図19に示される。
図15は、各コアチップCC0〜CC7にそれぞれ含まれるリフレッシュ制御信号分割回路300の動作を説明するためのタイミング図である。
図15に示すように、リフレッシュ制御信号分割回路300は、一回のリフレッシュ制御信号REFcに対応して、4回のリフレッシュ制御信号REFdを時系列に生成する。リフレッシュ制御信号REFdは、図4に示したリフレッシュカウンタ61bに供給される。
図16は、各コアチップCC0〜CC7にそれぞれ含まれるリフレッシュカウンタ61bの回路図である。
図16に示すように、リフレッシュカウンタ61bは、インバータINVを介して循環接続された2つのラッチ回路LT0,LT1からなるカウントビット回路CBを複数備え、各カウントビット回路の出力が次段のカウントビット回路のクロックとして用いられる。初段のカウントビット回路のクロックには、リフレッシュ制御信号REFdが用いられる。かかる構成により、リフレッシュカウンタ61bは、リフレッシュ制御信号REFdをカウントするバイナリカウンタとして機能し、そのカウント値のうち下位2ビットはバンクアドレスBADDとして用いられ、残りの上位ビットはロウアドレスXADDとして用いられる。
図17は、各コアチップCC0〜CC7にそれぞれ含まれるリフレッシュカウンタ61bの動作を説明するためのタイミング図である。
図17に示すように、リフレッシュ制御信号REFdが活性化する度にバンクアドレスBADDの値がインクリメントされ、これにより4回のリフレッシュ制御信号REFdに対応してバンクアドレスBADDが一周する。バンクアドレスBADDが一周すると、バンクアドレスBADDの上位ビットであるロウアドレスXADDがインクリメントされる。既に説明したとおり、リフレッシュ制御信号REFdは、リフレッシュ制御信号REFcが1回活性化するごとに4回連続して発生することから、リフレッシュ制御信号REFcが1回活性化すると、一つのロウアドレスXADDに関連して4つのバンクアドレスBADDが生成されることになる。これにより、リフレッシュ制御信号REFcが1回活性化すると、図4に示す各バンクに対応する複数のロウデコーダ51には1つのロウアドレスXADDと1つのロウアドレスXADDに夫々関連する4つのバンクアドレスBADDが与えられることになる。
ここで、1つのコアチップには8つのバンク0〜7が備えられていることから、リフレッシュカウンタ61bから出力される2ビットのバンクアドレスBADDによって、一回のリフレッシュ制御信号REFdに対応して同時に2つのバンクが選択されることになる。具体的には、バンクアドレスBADD=00である場合にはバンク0とバンク4が選択され、バンクアドレスBADD=01である場合にはバンク1とバンク5が選択され、バンクアドレスBADD=10である場合にはバンク2とバンク6が選択され、バンクアドレスBADD=11である場合にはバンク3とバンク7が選択される。したがって、リフレッシュ制御信号分割回路300は、一回のリフレッシュ制御信号REFcに対応して時系列に生成する4回のリフレッシュ制御信号REFdによって、バンク0/4、バンク1/5、バンク2/6、バンク3/7の順にリフレッシュ動作を実行する。尚、同時に2つのバンクが選択されることは、2つのバンクに夫々関連するメモリセルアレイ50が同時にアクセスする又は2つのバンクに夫々関連するメモリセルアレイ50の動作電流を若干ずらすように遅延をかけることも含まれる。例えば、一回のリフレッシュ制御信号REFdに対応して2つのバンクに夫々関連するセンス回路53の動作電流を若干ずらすような遅延を含む。半導体装置10内のノイズ低減に有効である。
図18は、第1の動作モードが選択されている場合における半導体記憶装置10の動作を説明するためのタイミング図である。
図18に示す例では、時刻t0において、外部から一回のリフレッシュコマンドREFと一回のリフレッシュコマンドREFに関連するコアチップCC0を指定するアドレス情報SIDADD(第1のアドレス情報)とが入力されている。これに応答して一回のリフレッシュ制御信号REFbが活性化し、これが全てのコアチップCC0〜CC7に供給される。しかしながら、第1の動作モードが選択されている場合には、アドレス情報SIDADDにより指定されるコアチップのみが有効となることから、コアチップCC0において一回のリフレッシュ制御信号REFcが活性化する一方、他のコアチップCC1〜CC7においてはリフレッシュ制御信号REFcが活性化しない。これにより、コアチップCC0においてのみコアチップCC0に含まれるリフレッシュカウンタ61bが示すアドレスに対して、コアチップCC0のリフレッシュ動作が行われることになる。コアチップCC0のリフレッシュ動作は、上述の通り、時系列な4回のリフレッシュ制御信号REFdによってバンク0/4、バンク1/5、バンク2/6、バンク3/7の順に分散して行われることから、消費電流のピークが抑えられる。
このように、第1の動作モードにおいては、外部から一回のリフレッシュコマンドREFと一回のリフレッシュコマンドREFに関連するコアチップCC0を指定するアドレス情報SIDADDとに対応して、特定のコアチップのみがリフレッシュ動作を行うことから、他のコアチップについては半導体記憶装置の外部からみたアイドル状態となる。このため、あるコアチップがリフレッシュ動作(リフレッシュアクセス)を行っている途中で、他のコアチップに含まれるメモリセルへのアクセス(外部アクセス)を行うことが可能である。図18に示す例では、時刻t1において外部から一回のアクティブコマンドACTと一回のアクティブコマンドACTに関連するコアチップCC2を指定するアドレス情報SIDADD(第2のアドレス情報)が入力されている。これにより、インターフェースチップIFの内部コマンドICMDの一種であるアクティブ制御信号IACTが活性化し、これが全てのコアチップCC0〜CC7に供給される。しかしながら、アドレス情報SIDADDによってコアチップCC2が選択されることから、コアチップCC2においてのみアクティブ制御信号IACTが有効となる。コアチップCC2は、アクティブ制御信号IACTに対応して、アクティブコマンドACTに関連する動作を実行する。
さらに、図18に示す例では、時刻t2において外部から一回のリフレッシュコマンドREFと一回のリフレッシュコマンドREFに関連するコアチップCC1を指定するアドレス情報SIDADD(第1のアドレス情報)が入力されている。時刻t2においてはコアチップCC2がアクセス中(非アイドル状態である外部アクセス中)であるが、アドレス情報SIDADDがコアチップCC2とは異なるコアチップCC1を指定していることから、半導体記憶装置10は時刻t2のリフレッシュコマンドREFを受け付けることが可能である。時刻t3においてはコアチップCC2がアクセス中(非アイドル状態である外部アクセス中)であるが、アドレス情報SIDADDがコアチップCC2とは異なるコアチップCC3を指定していることから、半導体記憶装置10は時刻t3のアクティブコマンドACTを受け付けることが可能である。
このように、第1の動作モードが選択されている場合には、半導体記憶装置10は特定のコアチップを選択してリフレッシュ動作を行うことができる。このため、あるコアチップがリフレッシュ動作を行っている途中で、他のコアチップに含まれるメモリセルへのアクセスを行うことが可能であり、逆に、あるコアチップがアクセス動作を行っている途中で、他のコアチップに対してリフレッシュ動作を行うことが可能である。しかも、1回のリフレッシュコマンドREFで指定されるチップの記憶容量(メモリセル数)が従来の1/8に減る。よって、半導体記憶装置10のメモリ容量が大きいほどリフレッシュコマンドの最短発行間隔が長くなるスペックに準拠する必要がある場合であっても、リフレッシュコマンドの最短発行間隔を短くすることも可能となる。具体的には、DDR3規格では、記憶容量が1Gbであればリフレッシュコマンドの最短発行間隔が110ns(tRFC=110ns)であるのに対し、記憶容量が8Gbであればリフレッシュコマンドの最短発行間隔が350ns(tRFC=350ns)となる。本実施形態による半導体記憶装置10は、総記憶容量が8Gbであることから、本来であればリフレッシュコマンドの最短発行間隔は350nsであるが、上述の通り、1回のリフレッシュコマンドREFで指定されるチップの記憶容量が総記憶容量の1/8であることから、記憶容量が1Gbである場合と同じ110ns間隔でリフレッシュコマンドを発行することが可能となる。
図19は、第2の動作モードが選択されている場合における半導体記憶装置10の動作を説明するためのタイミング図である。
図19に示す例では、時刻t10において外部から一回のリフレッシュコマンドREFが発行されている。更に、第2動作モードにおいては一回のリフレッシュコマンド発行時に関連するアドレス情報SIDADDは入力されない。これに応答して4回のリフレッシュ制御信号REFbが時系列に活性化し、これらが全てのコアチップCC0〜CC7に供給される。しかしながら、各コアチップにおいては、図14に示す各コアチップCC0〜CC7にそれぞれ含まれる比較回路220の動作波形図によって理解できるように、図12に示す比較回路220によって、時系列な4回のリフレッシュ制御信号REFbのうち所定回数目のリフレッシュ制御信号REFbに対応する場合のみリフレッシュ制御信号REFcが活性化する。よって、図19に示すように、2つのコアチップCC0/CC4、2つのコアチップCC1/CC5、2つのコアチップCC2/CC6、2つのコアチップCC3/CC7の順にそれぞれ対応する各コアチップCC0〜CC7にそれぞれ含まれる比較回路220のリフレッシュ制御信号REFcが活性化することになる。これにより、全てのコアチップCC0〜CC7においてリフレッシュ動作が行われることになる。
このように、第2の動作モードにおいては、外部から一回のリフレッシュコマンドREFに対応して、全てのコアチップCC0〜CC7がそれぞれリフレッシュ動作を行う。よって、第1の動作モードとは異なり、全てのコアチップCC0〜CC7がビジーであるリフレッシュ動作期間中は外部から半導体記憶装置10へ次のコマンドを発行することはできない。同様に、リード動作やライト動作を行っている途中でリフレッシュコマンドREFを発行することもできない。また、第2の動作モードにおいては、リフレッシュコマンドの最短発行間隔は記憶容量が8Gbの場合は350nsとなる。つまり、第1の動作モードとは異なり、ビジー期間が長い。
尚、第1の動作モードにおいては一回のリフレッシュコマンドREFに関連して1枚のコアチップしかリフレッシュされないため、第2の動作モードに設定されている場合と比べて、半導体装置10を制御する外部装置は8倍の頻度でリフレッシュコマンドREFを発行する必要がある。しかしながら、外部装置は1枚のコアチップに含まれるバンク(独立領域)の数に関わらず、コアチップの枚数倍(本実施形態では8倍)の頻度でリフレッシュコマンドREFを発行すれば足りることから、リフレッシュコマンドREFの発行頻度が過剰に高くなることはない。比較例として、1回のリフレッシュコマンドREFで1つのコアチップの1つのバンクを指定する方法では、外部装置はコアチップの枚数×1枚のコアチップに含まれるバンク数倍(=本実施形態では64倍)頻度でリフレッシュコマンドREFを発行する必要が生じてしまう。これに対し、本実施形態では、上述の通りリフレッシュコマンドREFの発行頻度が過剰に高くなることはない。
図20は、変形例による各コアチップCC0〜CC7にそれぞれ含まれる層アドレス比較回路47の回路図である。
図20に示す層アドレス比較回路47は、層アドレスSIDの各ビット(SID0〜SID2)とアドレス情報SIDADDの各ビット(SIDADD0〜SIDADD2)を比較する比較部400〜402と、比較部400〜402の出力を受けるNANDゲート回路403を含んでいる。NANDゲート回路403の出力は、イネーブル信号SIDENとして用いられる。
比較部402には、層アドレスSID2及びアドレス情報SIDADD2の他に、モード選択信号REFSdが入力されている。モード選択信号REFSdはモードレジスタ64から供給される信号であり、これがローレベルである場合には、第1の動作モード時において1回のリフレッシュコマンドREF当たり1枚のコアチップのみをリフレッシュするシングルスライスモードとなり、ハイレベルである場合には、第1の動作モード時において1回のリフレッシュコマンドREF当たり2枚のコアチップのみをリフレッシュするダブルスライスモードとなる。
シングルスライスモードである場合には、層アドレスSIDの各ビットSID0〜SID2とアドレス情報SIDADDの各ビットSIDADD0〜SIDADD2が全て一致した場合に、イネーブル信号SIDENが活性化する。このため、イネーブル信号SIDENが活性化するコアチップは1枚だけとなる。これに対し、ダブルスライスモードである場合には、比較部402による比較動作が無効化され、強制的に一致判定される。その結果、イネーブル信号SIDENが活性化するコアチップは2枚となる。活性化する2枚のコアチップの組み合わせは固定的であり、コアチップCC0/CC4、コアチップCC1/CC5、コアチップCC2/CC6、コアチップCC3/CC7がそれぞれペアとなる。
図21は、ダブルスライスモードにおける動作を説明するためのタイミング図である。シングルスライスモードにおける動作は、図18を用いて説明したとおりである。
図21に示すように、時刻t0において外部からリフレッシュコマンドREFとコアチップCC0を指定するアドレス情報SIDADDが入力されると、コアチップCC0,CC4においてコアチップCC0,CC4にそれぞれ含まれるリフレッシュ制御回路からそれぞれ対応する一回のリフレッシュ制御信号REFcが活性化する。これにより、コアチップCC0,CC4においてリフレッシュ動作が同時に行われる。また、時刻t2において外部からリフレッシュコマンドREFとコアチップCC1を指定するアドレス情報SIDADDが入力されると、コアチップCC1,CC5においてコアチップCC1,CC5にそれぞれ含まれるリフレッシュ制御回路からそれぞれ対応する一回のリフレッシュ制御信号REFcが活性化する。これにより、コアチップCC1,CC5においてリフレッシュ動作が行われる。尚、同時に2つのコアチップが選択されることは、2つのコアチップに夫々関連するメモリセルアレイ50が同時にアクセスする又は2つのコアチップに夫々関連するメモリセルアレイ50の動作電流を若干ずらすように遅延をかけることも含まれる。例えば、一回のリフレッシュ制御信号REFdに対応して2つのバンクに夫々関連するセンス回路53の動作電流を若干ずらすような遅延を含む。半導体装置10内のノイズ低減に有効である。
このように、ダブルスライスモードでは、リフレッシュ動作時においてアドレス情報SIDADDの最上位ビットSIDADD2が無効化されることから、第1の動作モードであっても1回のリフレッシュコマンドREFで2枚のコアチップをリフレッシュすることができる。これにより、リフレッシュコマンドREFの発行頻度を更に少なくすることが可能となる。但し、ダブルスライスモードでは2枚のコアチップが同時にリフレッシュされることから、リフレッシュ動作中にアクセス可能なコアチップは8枚中6枚となる。
尚、リフレッシュ動作時において無効化するアドレス情報SIDADDのビット数を増やせば、1回のリフレッシュコマンドREFでリフレッシュされるコアチップの枚数を増やすことが可能である。例えば、アドレス情報SIDADD1〜2を無効化すれば、1回のリフレッシュコマンドREFで4枚のコアチップをリフレッシュすることができる。
次に、本発明の第2の実施形態について説明する。
図22は、本発明の第2の実施形態において使用するインターフェースチップIFに含まれるリフレッシュ制御信号生成回路100aの回路図である。リフレッシュ制御信号生成回路100aは、図7に示したリフレッシュ制御信号生成回路100の代わりに使用する回路である。
図22に示すように、リフレッシュ制御信号生成回路100aにおいては、セルフリフレッシュ状態信号PSELFとクロックイネーブル信号PCKEが用いられる。セルフリフレッシュ状態信号PSELFは、外部からセルフリフレッシュエントリコマンドが発行された場合にハイレベルとなる信号であり、セルフリフレッシュモードにエントリーしていることを示す状態信号である。また、クロックイネーブル信号PCKEは、外部から供給されたクロックイネーブル信号CKEをバッファリングした内部コマンドである。セルフリフレッシュエントリコマンドが発行されると、クロックイネーブル信号CKEは直ちにローレベルとされる。
セルフリフレッシュ状態信号PSELF及びクロックイネーブル信号CKEは、ORゲート回路150に入力され、その出力が複合ゲート回路151に入力される。複合ゲート回路151は、図7に示した複合ゲート回路145に相当する回路であり、その出力はリフレッシュ制御信号REFbとして用いられる。上述の通り、セルフリフレッシュエントリコマンドが発行されると、クロックイネーブル信号CKEはローレベルとなることから、セルフリフレッシュ状態信号PSELFがハイレベルに変化するまでの間は、リフレッシュ制御信号REFbの活性化が禁止される。したがって、1回目の内部リフレッシュコマンドREFaの活性化は無効化される。これを補償すべく、セルフリフレッシュ状態信号PSELFがハイレベルに変化すると、ワンショットパルス生成回路151がワンショット信号を発生し、ORゲート回路152を介してリフレッシュ制御信号REFbを活性化させる。同時に、SRラッチ回路140がセットされ、モード選択信号PRAにかかわらず、第2の動作モードと同様の動作が開始される。つまり、リフレッシュ制御信号生成回路100aは、内部リフレッシュコマンドREFaが活性化する度に、4回のリフレッシュ制御信号REFbを生成する。
その後は、図示しないインターフェースチップIFに含まれるリフレッシュタイマによって半導体装置10の外部とは非同期に周期的に自動生成される内部リフレッシュコマンドREFaが活性化する度に、リフレッシュ制御信号REFbが4回活性化される。
図23は、本発明の第2の実施形態において使用する各コアチップCC0〜CC7にそれぞれ含まれるリフレッシュ制御回路200aの回路図である。リフレッシュ制御回路200aは、図12に示したリフレッシュ制御回路200の代わりに使用する回路である。
図23に示すように、リフレッシュ制御回路200aにおいては、セルフリフレッシュ状態信号PSELFの反転信号がANDゲート回路233に供給される。このため、複合ゲート回路230の出力であるイネーブル信号REFENが常時活性化されるのは、モード選択信号PRA=H、セルフリフレッシュ状態信号PSELF=Lの場合のみとなる。換言すれば、第1の動作モードであっても、セルフリフレッシュモードにエントリーしている場合には、イネーブル信号REFENの常時活性化が解除され、比較回路220によって一致が検出された場合に限ってイネーブル信号REFENが活性化されることになる。また、セルフリフレッシュ状態信号PSELFは層アドレス比較回路47にも供給される。
図24は、本発明の第2の実施形態において使用する各コアチップCC0〜CC7にそれぞれ含まれる層アドレス比較回路47aの回路図である。層アドレス比較回路47aは、図20に示した層アドレス比較回路47の代わりに使用する回路である。
図24に示す層アドレス比較回路47aは、図20に示した層アドレス比較回路47に加え、セルフリフレッシュ状態信号PSELFを反転させるインバータ405と、NANDゲート回路403及びインバータ405の出力を受けるNANDゲート回路404が設けられている。NANDゲート回路404の出力は、イネーブル信号SIDENとして用いられる。かかる構成により、セルフリフレッシュ状態信号PSELFがハイレベルであると、イネーブル信号SIDENは強制的にハイレベルとなる。
これらのように、本実施形態(第2の実施形態)によれば、半導体記憶装置10は、第1の動作モードが選択されている場合であっても、セルフリフレッシュモードにエントリーした場合には第2の動作モードと同様のリフレッシュ動作を行うことから、半導体記憶装置10の内部でアドレス情報SIDADDを生成することなく、全てのコアチップCC0〜CC7をリフレッシュすることが可能となる。
図25は、上記実施形態による半導体記憶装置10を用いたデータ処理システムの構成を示す図である。
図25に示すデータ処理システムは、半導体記憶装置10とこれに接続されたメモリコントローラ500によって構成される。メモリコントローラ500には予め定められた期間内にリフレッシュコマンドを複数回発行するリフレッシュコマンド発行回路(第1の回路)510が含まれており、半導体記憶装置10に対して定期的にリフレッシュコマンドREFを発行する。また、メモリコントローラ500には、アドレス情報SIDADDを発行するアドレス情報発行回路520が含まれており、半導体記憶装置10が第1の動作モードである場合には、リフレッシュコマンドを発行するたびに、これに付随させてアドレス情報SIDADDを発行する。一方、メモリコントローラ500は、リフレッシュコマンドREFを発行する際にバンクアドレスは発行しない。リフレッシュ動作に関するバンクアドレスはコアチップCC0〜CC7内のリフレッシュカウンタ61bによって自動生成されるからである。半導体記憶装置10を第1の動作モードとするか第2の動作モードとするかは、メモリコントローラ500に含まれる動作モード設定回路(第3の回路)530により設定される。
すでに説明した通り、半導体記憶装置10が第1の動作モードに設定されている場合には、アドレス情報SIDADDにより指定される1又は2以上のコアチップが選択的にリフレッシュされる。このため、リフレッシュコマンド発行回路510が予め定められた期間内に発行するリフレッシュコマンドREFの発行回数は、半導体記憶装置10が第1の動作モードに設定されている場合の方が第2の動作モードに設定されている場合よりも多くなる。
具体的には、半導体記憶装置10が第1の動作モードに設定されている場合において、1回のリフレッシュコマンドREFに応答して1枚のコアチップのみがリフレッシュされる場合(図18参照)には、第2の動作モードに設定されている場合と比べて8倍(=23)の頻度でリフレッシュコマンドREFを発行する必要がある。また、半導体記憶装置10が第1の動作モードに設定されている場合において、1回のリフレッシュコマンドREFに応答して2枚のコアチップのみがリフレッシュされる場合(図21参照)には、第2の動作モードに設定されている場合と比べて4倍(=22)の頻度でリフレッシュコマンドREFを発行する必要がある。このように、半導体記憶装置10が第1の動作モードに設定されている場合にリフレッシュコマンド発行回路510が予め定められた期間内に発行すべきリフレッシュコマンドREFの発行回数は、半導体記憶装置10が第2の動作モードに設定されている場合にリフレッシュコマンド発行回路510が予め定められた期間内に発行すべきリフレッシュコマンドREFの発行回数の2のべき乗倍となる。
また、通常のアクセスにおいては、メモリコントローラ500から半導体記憶装置10のコマンド端子12にリードコマンドやライトコマンドが供給されるとともに、アドレス端子13にアドレス信号ADDが供給される。これにより、リード動作であれば半導体記憶装置10のデータ入出力端子14からリードデータDQがメモリコントローラ500へ供給され、ライト動作であればメモリコントローラ500から半導体記憶装置10のデータ入出力端子14にライトデータDQが供給される。
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
例えば、上記実施形態においては、コアチップとしてDDR3型のSDRAMを用いているが、本発明がこれに限定されるものではない。したがって、DDR3型以外のDRAMであっても構わないし、リフレッシュ動作が必要な半導体メモリであればDRAM以外の半導体メモリであっても構わない。また、全てのコアチップが積層されていることも必須でなく、一部又は全部のコアチップが平面的に配置されていても構わない。さらに、コアチップ数についても8個に限定されるものではない。
また、上記実施形態では、各コアチップCC0〜CC7にて用いられるモード選択信号PRAを当該コアチップ内のモードレジスタ64から供給しているが、インターフェースチップ内のモードレジスタ42から各コアチップCC0〜CC7にモード選択信号PRAを供給しても構わない。さらに、モード選択信号PRAがメモリコントローラ500によって切り替え可能である必要はなく、ROMなどを用いて半導体記憶装置の製造段階で半導体記憶装置の製造業者が動作モードを固定しても構わない。
また、上記実施形態では、各コアチップCC0〜CC7にそれぞれ含まれるリフレッシュ制御信号分割回路300を用いることにより、各コアチップCC0〜CC7がそれぞれ生成するリフレッシュ制御信号REFcの活性化に応答して8つのバンクを4回に分けてリフレッシュしているが、これら8つのバンクのリフレッシュ方法については特に限定されず、1バンクずつ8回に分けてリフレッシュしても構わないし、4バンクずつ2回に分けてリフレッシュしても構わないし、8バンクを同時にリフレッシュしても構わない。
また、上記実施形態では、第2の動作モードに設定されている場合、インターフェースチップIFが生成する一回の内部リフレッシュコマンドREFaに応答してインターフェースチップIFが生成するリフレッシュ制御信号REFbを4回活性化させているが、全てのコアチップCC0〜CC7がそれぞれリフレッシュされる限り、インターフェースチップIFが生成するリフレッシュ制御信号REFbの活性化回数は特に限定されない。具体的には、コアチップの数をmとした場合、第2の動作モードにおいては、インターフェースチップIFに含まれるリフレッシュ制御信号生成回路100は内部リフレッシュコマンドREFaに応答してリフレッシュ制御信号REFbをm/2n回(nは0以上の整数)活性化させ、これによって全てのコアチップCC0〜CC7を同時にそれぞれリフレッシュすればよい。
1〜3 TSV
4〜6 内部回路
10 半導体記憶装置
11a,11b クロック端子
11c クロックイネーブル端子
12a〜12e コマンド端子
13 アドレス端子
14 データ入出力端子
15a,15b データストローブ端子
16 キャリブレーション端子
17a,17b 電源端子
21 クロック発生回路
22 DLL回路
23 入出力バッファ回路
24 キャリブレーション回路
25 データラッチ回路
31 コマンド入力バッファ
32 コマンドデコーダ
33 不良チップ情報保持回路
41 アドレス入力バッファ
42 モードレジスタ
43 パワーオン検出回路
44 層アドレス設定回路
45 層アドレスコントロール回路
46 層アドレス発生回路
46a 層アドレスレジスタ
46b インクリメント回路
46c 転送回路
47,47a 層アドレス比較回路
50 メモリセルアレイ
51 ロウデコーダ
52 カラムデコーダ
53 センス回路
54 データコントロール回路
55 入出力回路
61 ロウ制御回路
61a アドレスバッファ
61b リフレッシュカウンタ
62 カラム制御回路
62a アドレスバッファ
62b バーストカウンタ
63 コントロールロジック回路
64 モードレジスタ
65 コマンドデコーダ
70 内部電圧発生回路
71 パワーオン検出回路
80 シリコン基板
81 層間絶縁膜
82 絶縁リング
83,86 TSVの端部
84 裏面バンプ
85 表面バンプ
91 電極
92 スルーホール電極
93 再配線層
94 NCF
95 リードフレーム
96 アンダーフィル
97 封止樹脂
100,100a リフレッシュ制御信号生成回路
110 カウンタ回路
120 状態回路
130 遅延回路
140 SRラッチ回路
200,200a リフレッシュ制御回路
210 カウンタ回路
220 比較回路
300 リフレッシュ制御信号分割回路
400〜402 比較部
500 メモリコントローラ
510 リフレッシュコマンド発行回路
520 アドレス情報発行回路
530 動作モード設定回路
BADD バンクアドレス
XADD ロウアドレス
CC0〜CC7 コアチップ
IF インターフェースチップ
IP インターポーザ
PRA モード選択信号
SID 層アドレス
SIDEN イネーブル信号
SIDADD アドレス情報
REFEN イネーブル信号
REF リフレッシュコマンド
REFa 内部リフレッシュコマンド
REFb〜REFd リフレッシュ制御信号
SB 外部端子
SEL チップ選択情報
TSV 貫通電極
4〜6 内部回路
10 半導体記憶装置
11a,11b クロック端子
11c クロックイネーブル端子
12a〜12e コマンド端子
13 アドレス端子
14 データ入出力端子
15a,15b データストローブ端子
16 キャリブレーション端子
17a,17b 電源端子
21 クロック発生回路
22 DLL回路
23 入出力バッファ回路
24 キャリブレーション回路
25 データラッチ回路
31 コマンド入力バッファ
32 コマンドデコーダ
33 不良チップ情報保持回路
41 アドレス入力バッファ
42 モードレジスタ
43 パワーオン検出回路
44 層アドレス設定回路
45 層アドレスコントロール回路
46 層アドレス発生回路
46a 層アドレスレジスタ
46b インクリメント回路
46c 転送回路
47,47a 層アドレス比較回路
50 メモリセルアレイ
51 ロウデコーダ
52 カラムデコーダ
53 センス回路
54 データコントロール回路
55 入出力回路
61 ロウ制御回路
61a アドレスバッファ
61b リフレッシュカウンタ
62 カラム制御回路
62a アドレスバッファ
62b バーストカウンタ
63 コントロールロジック回路
64 モードレジスタ
65 コマンドデコーダ
70 内部電圧発生回路
71 パワーオン検出回路
80 シリコン基板
81 層間絶縁膜
82 絶縁リング
83,86 TSVの端部
84 裏面バンプ
85 表面バンプ
91 電極
92 スルーホール電極
93 再配線層
94 NCF
95 リードフレーム
96 アンダーフィル
97 封止樹脂
100,100a リフレッシュ制御信号生成回路
110 カウンタ回路
120 状態回路
130 遅延回路
140 SRラッチ回路
200,200a リフレッシュ制御回路
210 カウンタ回路
220 比較回路
300 リフレッシュ制御信号分割回路
400〜402 比較部
500 メモリコントローラ
510 リフレッシュコマンド発行回路
520 アドレス情報発行回路
530 動作モード設定回路
BADD バンクアドレス
XADD ロウアドレス
CC0〜CC7 コアチップ
IF インターフェースチップ
IP インターポーザ
PRA モード選択信号
SID 層アドレス
SIDEN イネーブル信号
SIDADD アドレス情報
REFEN イネーブル信号
REF リフレッシュコマンド
REFa 内部リフレッシュコマンド
REFb〜REFd リフレッシュ制御信号
SB 外部端子
SEL チップ選択情報
TSV 貫通電極
アドレス端子13は、アドレス信号A0〜A15,BA0〜BA2が供給される端子であり、供給されたアドレス信号A0〜A15,BA0〜BA2は、インターフェースチップIFに設けられたアドレス入力バッファ41に供給される。アドレス入力バッファ41の出力は、TSVを介してコアチップCC0〜CC7に共通に供給される。アドレス入力バッファ41は、コマンド入力バッファ31の制御により、半導体記憶装置10の外部から供給されたアドレス信号A0〜A15,BA0〜BA2を、それぞれ外部から取り込み保持(確定)する。これは、クロック発生回路に関連する外部クロック信号CK,/CKのエッジに対応する。つまり、インターフェースチップIFが含むアドレス入力バッファ41は、半導体記憶装置10の外部と通信するに必要な外部クロック信号CK,/CKのエッジを基準とした所謂供給される入力信号のセットアップ/ホールドの時間を満足するように動作する。アドレス入力バッファ41は、TSVを介して確定されたアドレス信号を、関連するTSVを介して入力バッファB1に供給する。また、モードレジスタセットにエントリーしている場合には、アドレス信号A0〜A15はインターフェースチップIFに設けられたモードレジスタ42に供給される。モードレジスタ42は、半導体記憶装置10の全体の動作モードなどが予め設定されるレジスタであり、第1の動作モードに設定されている場合にはモード選択信号PRAはハイレベルとなり、第2の動作モードに設定されている場合にはモード選択信号PRAはローレベルとなる。図4に示すように、モード選択信号PRAはリフレッシュ制御信号生成回路100に供給される。また、アドレス信号BA0〜BA2(バンクアドレス)については、インターフェースチップIFに設けられた図示しないアドレスデコーダによってデコードされ、これにより得られるバンク選択信号Bがデータラッチ回路25に供給される。これは、ライトデータのバンク選択がインターフェースチップIF内で行われるためである。尚、アドレス信号A0〜A15のうち、アドレス信号A13,A14,A15の3ビットは、コアチップCC0〜CC7を選択するための情報であり、アドレス情報SIDADDと呼ぶことがある。
図13に示すように、各コアチップCC0〜CC7にそれぞれ含まれるリフレッシュ制御回路200は、モード選択信号PRAがハイレベルである第1の動作モードにおいては、比較回路220の動作にかかわらずイネーブル信号REFENをハイレベルに活性化する。一方、イネーブル信号SIDENaの論理レベルはイネーブル信号SIDENの論理レベルと一致する。このため、各コアチップCC0〜CC7に含まれるリフレッシュ制御回路200は、層アドレス比較回路47によって一致が検出されたことを条件として、一回のリフレッシュ制御信号REFbに応答して、一回のリフレッシュ制御信号REFcを活性化する。
セルフリフレッシュ状態信号PSELF及びクロックイネーブル信号CKEは、ORゲート回路150に入力され、その出力が複合ゲート回路151に入力される。複合ゲート回路151は、図7に示したORゲート回路145に相当する回路であり、その出力はリフレッシュ制御信号REFbとして用いられる。上述の通り、セルフリフレッシュエントリコマンドが発行されると、クロックイネーブル信号CKEはローレベルとなることから、セルフリフレッシュ状態信号PSELFがハイレベルに変化するまでの間は、リフレッシュ制御信号REFbの活性化が禁止される。したがって、1回目の内部リフレッシュコマンドREFaの活性化は無効化される。これを補償すべく、セルフリフレッシュ状態信号PSELFがハイレベルに変化すると、ワンショットパルス生成回路152がワンショット信号を発生し、ORゲート回路153を介してリフレッシュ制御信号REFbを活性化させる。同時に、SRラッチ回路140がセットされ、モード選択信号PRAにかかわらず、第2の動作モードと同様の動作が開始される。つまり、リフレッシュ制御信号生成回路100aは、内部リフレッシュコマンドREFaが活性化する度に、4回のリフレッシュ制御信号REFbを生成する。
Claims (33)
- 夫々が、リフレッシュ動作によってデータの保持が必要な複数のメモリセルを有し、それぞれ異なるチップ情報が割り当てられた複数のコアチップと、
外部から供給されるリフレッシュコマンドと、前記リフレッシュコマンドの実行に必要な前記チップ情報に関連する第1のアドレス情報とを受け、前記リフレッシュコマンドに基づきリフレッシュ制御信号を生成し、前記リフレッシュ制御信号及び前記第1のアドレス情報を前記複数のコアチップへ共通に供給するインターフェースチップと、を備え、
前記複数のコアチップは、夫々が、
前記インターフェースチップから共通に供給された前記第1のアドレス情報が自らのコアチップを指定するものであるか否かを判定する判定回路と、
前記第1のアドレス情報が自らのコアチップを指定するものであるとき、前記リフレッシュ制御信号に基づき、自らのメモリセルをリフレッシュするリフレッシュ制御回路と、を含む、ことを特徴とする半導体記憶装置。 - 前記複数のコアチップにそれぞれ設けられた前記複数のメモリセルは、互いに非排他的に制御される複数の独立領域に分類され、
互いに異なる前記複数のコアチップにそれぞれ属する複数の独立領域は一つのメモリバンクを構成し、これにより前記複数のコアチップは複数の前記メモリバンクを有する、ことを特徴とする請求項1に記載の半導体記憶装置。 - 前記複数のコアチップのうち前記判定回路の判定によって選択されたコアチップは、一回の前記リフレッシュ制御信号に基づき、前記選択されたコアチップに含まれる前記複数の独立領域をそれぞれリフレッシュする、ことを特徴とする請求項2に記載の半導体記憶装置。
- 更に、前記複数のコアチップは、夫々が、
前記判定回路の判定によって選択された場合にリフレッシュすべきメモリセルのアドレスを生成するリフレッシュカウンタを含む、ことを特徴とする請求項2又は3に記載の半導体記憶装置。 - 前記選択されたコアチップに関連する前記リフレッシュカウンタは、前記リフレッシュ制御信号が一回活性化する度に、前記選択されたコアチップに関連する前記複数の独立領域に関連する複数のバンクアドレスを生成し、
前記選択されたコアチップに関連する前記リフレッシュ制御回路は、前記複数のバンクアドレスにそれぞれ対応して前記複数の独立領域をリフレッシュする、ことを特徴とする請求項4に記載の半導体記憶装置。 - 前記判定回路は、前記チップ情報の少なくとも一部と前記第1のアドレス情報の少なくとも一部とを比較することにより、前記第1のアドレス情報が自らのコアチップを指定するものであるか否かを判定する、ことを特徴とする請求項1乃至5のいずれか一項に記載の半導体記憶装置。
- 前記半導体記憶装置は第1及び第2の動作モードを有し、
前記インターフェースチップは、一回の前記リフレッシュコマンドに応答して前記リフレッシュ制御信号を生成するリフレッシュ制御信号生成回路を含み、
前記リフレッシュ制御信号生成回路は、前記第1の動作モードにおいては前記一回のリフレッシュコマンドに応答して一回の前記リフレッシュ制御信号を生成し、前記第2の動作モードにおいては前記一回のリフレッシュコマンドに応答して複数回の前記リフレッシュ制御信号を生成する、ことを特徴とする請求項1乃至6のいずれか一項に記載の半導体記憶装置。 - 前記リフレッシュ制御回路に関連して、
前記第1の動作モードにおいては、それぞれ対応する前記判定回路の判定によって該コアチップが選択された場合、前記選択された該コアチップに設けられた前記リフレッシュ制御回路が、前記リフレッシュ制御信号が前記インターフェースチップから発生する度に該コアチップに含まれる前記メモリセルをリフレッシュし、
前記第2の動作モードにおいては、前記判定回路の判定によって該コアチップが選択されたか否かに関わらず、前記複数回のリフレッシュ制御信号が予め定められた回数前記インターフェースチップから発生するごとに、前記複数のコアチップにそれぞれ設けられた複数の前記リフレッシュ制御回路が、それぞれ対応する前記複数のコアチップにそれぞれ含まれる前記メモリセルをリフレッシュする、ことを特徴とする請求項7に記載の半導体記憶装置。 - 前記複数のコアチップは、前記予め定められたリフレッシュ制御信号の発生回数のうち互いに異なる回数番目にそれぞれ対応して前記メモリセルをリフレッシュする、ことを特徴とする請求項8に記載の半導体記憶装置。
- 更に、少なくとも前記インターフェースチップ及び前記複数のコアチップのいずれか一方に前記第1の動作モード又は前記第2の動作モードを選択するモードレジスタを備える、ことを特徴とする請求項7乃至9のいずれか一項に記載の半導体記憶装置。
- 前記複数のコアチップの数をmとした場合、前記第2の動作モードにおいては、前記リフレッシュ制御信号生成回路は一回の前記リフレッシュコマンドに応答して前記リフレッシュ制御信号をm/2n回(nは0以上の整数)活性化させる、ことを特徴とする請求項7乃至10のいずれか一項に記載の半導体記憶装置。
- 前記インターフェースチップは、前記外部から供給される第1のアドレス情報を前記リフレッシュコマンドに基づきラッチし第3のアドレス情報として確定し、前記確定された第3のアドレス情報を前記第1のアドレス情報として前記複数のコアチップへ共通に供給する、ことを特徴とする請求項1乃至11のいずれか一項に記載の半導体記憶装置。
- 前記リフレッシュコマンドはオートリフレッシュコマンドである、ことを特徴とする請求項1乃至12のいずれか一項に記載の半導体記憶装置。
- 前記インターフェースチップは、外部から供給されるセルフリフレッシュエントリコマンドに応答してセルフリフレッシュモードにエントリーし、前記リフレッシュ制御信号を周期的に発生する、ことを特徴とする請求項13に記載の半導体記憶装置。
- 前記セルフリフレッシュモードにおいては、前記第1及び第2の動作モードのいずれが選択されている場合であっても、前記リフレッシュ制御回路は前記判定回路の判定によって該コアチップが選択されたか否かに関わらず、前記複数回のリフレッシュ制御信号が予め定められた回数発生するごとにそれぞれ対応する前記複数のコアチップにそれぞれ含まれる前記メモリセルをリフレッシュする、ことを特徴とする請求項14に記載の半導体記憶装置。
- 前記複数のコアチップが互いに積層されており、前記リフレッシュ制御信号及び前記第1のアドレス情報は、前記複数のコアチップにそれぞれ設けられ互いに電気的に共通な複数の貫通電極を介して、前記インターフェースチップから前記複数のコアチップへ共通に供給される、ことを特徴とする請求項1乃至15のいずれか一項に記載の半導体記憶装置。
- 前記複数のコアチップと前記インターフェースチップが積層され、
更に、前記インターフェースチップが外部から供給される前記リフレッシュコマンド及び前記第1のアドレス情報に夫々関連する複数の外部端子を備える、ことを特徴とする請求項16に記載の半導体記憶装置。 - 前記インターフェースチップは、外部と第1の動作周波数で通信するフロントエンド機能を有し、
前記複数のコアチップは、前記第1の動作周波数よりも低い第2の動作周波数で前記インターフェースチップと通信するバックエンド機能を有する、ことを特徴とする請求項1乃至17のいずれか一項に記載の半導体記憶装置。 - 前記インターフェースチップは、
外部から供給された前記リフレッシュコマンド及び第1の前記コアチップを指定する前記第1のアドレス情報に基づいて前記第1のコアチップがリフレッシュ動作を実行する中で、外部から供給されたアクティブコマンド及び前記アクティブコマンドの実行に必要な第2の前記コアチップを指定する前記チップ情報に関連する第2のアドレス情報が供給されたことに応答して、アクティブ制御信号及び前記第2のコアチップを指定する前記第2のアドレス情報を前記複数のコアチップへ共通に供給し、
前記半導体記憶装置は、前記第1のコアチップがリフレッシュ動作を実行する中で、前記第2のコアチップに関連する前記複数のメモリセルの複数のデータを前記外部と通信するリード動作又はライト動作を行う、ことを特徴とする請求項1乃至18のいずれか一項に記載の半導体記憶装置。 - 前記インターフェースチップは、前記第2のアドレス情報を、前記第1のアドレス情報と同一の信号線を経由して前記複数のコアチップへ共通に供給する、ことを特徴とする請求項19に記載の半導体記憶装置。
- 前記インターフェースチップは、
前記外部から供給されたアクティブコマンド及び前記アクティブコマンドの実行に必要な前記第1のコアチップを指定する前記第2のアドレス情報に基づいて前記第1のコアチップをアクセスしている途中で、前記外部から供給されたリフレッシュコマンド及び前記リフレッシュコマンドの実行に必要な前記第2のコアチップを指定する前記第1のアドレス情報が供給されたことに応答して、前記リフレッシュ制御信号及び前記第2のコアチップを指定する前記第1のアドレス情報を前記複数のコアチップに共通に供給し、これにより前記第1のコアチップがリード動作又はライト動作を行っている途中で前記第2のコアチップに対するリフレッシュ動作を行う、ことを特徴とする請求項19または20に記載の半導体記憶装置。 - インターフェースチップと複数のコアチップとを含む半導体記憶装置を制御するメモリコントローラであって、
予め定められた期間内にリフレッシュコマンドを複数回発行する第1の回路と、
前記複数のコアチップを選択するアドレス情報を、前記リフレッシュコマンド毎に付随させて発行する第2の回路と、を含むことを特徴とするメモリコントローラ。 - 前記複数のコアチップにそれぞれ設けられた複数のメモリセルは、互いに非排他的に制御される複数の独立領域に分類され、
前記メモリコントローラは、前記リフレッシュコマンドを発行する際、前記独立領域を選択するバンクアドレスを発行しない、ことを特徴とする請求項22に記載のメモリコントローラ。 - 更に、前記半導体記憶装置を第1又は第2の動作モードに設定する第3の回路を含み、
前記第1の回路が前記予め定められた期間内に発行する複数の前記リフレッシュコマンドの発行回数は、前記半導体記憶装置が前記第1の動作モードに設定されている場合の方が前記第2の動作モードに設定されている場合よりも多い、ことを特徴とする請求項22又は23に記載のメモリコントローラ。 - 前記半導体記憶装置を前記第1の動作モードに設定した場合に前記第1の回路が前記予め定められた期間内に発行する前記複数のリフレッシュコマンドの発行回数は、前記半導体記憶装置を前記第2の動作モードに設定した場合に前記第1の回路が前記予め定められた期間内に発行する前記複数のリフレッシュコマンドの発行回数の2のべき乗倍である、ことを特徴とする請求項24に記載のメモリコントローラ。
- 前記半導体記憶装置を前記第2の動作モードに設定した場合、前記メモリコントローラは、前記リフレッシュコマンドに前記複数のコアチップを選択するアドレス情報を付随しない、ことを特徴とする請求項24に記載のメモリコントローラ。
- 夫々が、複数のメモリセル及びそれらメモリセルをリフレッシュするリフレッシュ制御回路を含む複数のコアチップと、
前記複数のコアチップを制御するインターフェースチップと、で構成された半導体記憶装置と、
前記半導体記憶装置を制御するメモリコントローラと、を備え、
前記メモリコントローラは、
予め定められた期間内にリフレッシュコマンドを複数回発行する第1の回路と、
前記複数のコアチップを選択するアドレス情報を、前記リフレッシュコマンド毎に付随させて発行する第2の回路と、を含み、
前記インターフェースチップは、
前記メモリコントローラから供給される前記リフレッシュコマンド及び前記アドレス情報を受け、前記リフレッシュコマンドに基づきリフレッシュ制御信号を生成するリフレッシュ制御信号生成回路を含み、
前記リフレッシュ制御信号及び前記アドレス情報を、それぞれ前記複数のコアチップに共通に供給し、
前記複数のコアチップは、夫々が、
前記アドレス情報が自らのコアチップを指定するものであるか否かを判定する判定回路と、
前記アドレス情報が自らのコアチップを指定するものであるとき、前記リフレッシュ制御信号に基づき、自らが備える前記メモリセルをリフレッシュするリフレッシュ制御回路と、を含むことを特徴とするメモリシステム。 - 前記複数のコアチップにそれぞれ設けられた複数のメモリセルは、互いに非排他的に制御される複数の独立領域に分類され、
前記メモリコントローラは、前記リフレッシュコマンドを発行する際、前記独立領域を選択するバンクアドレスを発行しない、ことを特徴とする請求項27に記載のメモリシステム。 - 前記半導体記憶装置は第1又は第2の動作モードを有し、
前記リフレッシュ制御信号生成回路は、前記第1の動作モードにおいては一回の前記リフレッシュコマンドに応答して一回の前記リフレッシュ制御信号を生成し、前記第2の動作モードにおいては前記一回のリフレッシュコマンドに応答して複数回の前記リフレッシュ制御信号を生成する、ことを特徴とする請求項27又は28に記載のメモリシステム。 - 前記リフレッシュ制御回路に関連して、
前記第1の動作モードにおいては、前記判定回路の判定によって該コアチップが選択された場合、前記リフレッシュ制御信号が前記インターフェースチップから発生する度に前記選択された該コアチップに設けられた前記リフレッシュ制御回路が、前記メモリセルをリフレッシュし、
前記第2の動作モードにおいては、前記判定回路の判定によって該コアチップが選択されたか否かに関わらず、前記複数回のリフレッシュ制御信号が予め定められた回数前記インターフェースチップから発生するごとに、前記複数のコアチップにそれぞれ設けられた複数の前記リフレッシュ制御回路が、それぞれ対応する前記複数のコアチップにそれぞれ含まれる前記メモリセルをリフレッシュする、ことを特徴とする請求項29に記載のメモリシステム。 - 前記複数のコアチップが互いに積層されており、前記リフレッシュ制御信号及び前記アドレス情報は、前記複数のコアチップにそれぞれ設けられ互いに電気的に共通な複数の貫通電極を介して、前記インターフェースチップから前記複数のコアチップへ共通に供給される、ことを特徴とする請求項27乃至30のいずれか一項に記載のメモリシステム。
- 更に、前記メモリコントローラは、前記半導体記憶装置を前記第1又は第2の動作モードに設定する第3の回路を含み、
前記半導体記憶装置を前記第1の動作モードに設定した場合に前記第1の回路が前記予め定められた期間内に発行する前記複数のリフレッシュコマンドの発行回数は、前記半導体記憶装置を前記第2の動作モードに設定した場合に前記第1の回路が前記予め定められた期間内に発行する前記複数のリフレッシュコマンドの発行回数よりも少ない、ことを特徴とする請求項29に記載のメモリシステム。 - 前記半導体記憶装置を前記第2の動作モードに設定した場合、前記メモリコントローラは、前記リフレッシュコマンドに前記複数のコアチップを選択するアドレス情報を付随しない、ことを特徴とする請求項32に記載のメモリシステム。
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