JP2012003795A - 半導体記憶装置及びメモリコントローラ、並びにこれらを含むデータ処理システム - Google Patents

半導体記憶装置及びメモリコントローラ、並びにこれらを含むデータ処理システム Download PDF

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Abstract

【課題】複数のコアチップとインターフェースチップからなる半導体記憶装置においてリフレッシュコマンドの最短発行間隔を短縮する。
【解決手段】リフレッシュコマンドＲＥＦ及びアドレス情報ＳＩＤＡＤＤを受け、リフレッシュ制御信号ＲＥＦｂ及びアドレス情報ＳＩＤＡＤＤをコアチップＣＣ０〜ＣＣ７に共通に供給する。コアチップＣＣ０〜ＣＣ７は、アドレス情報ＳＩＤＡＤＤが自らのコアチップを指定するものであるか否かを判定する層アドレス比較回路４７と、アドレス情報ＳＩＤＡＤＤが自らのコアチップを指定するものであるとき、リフレッシュ制御信号ＲＥＦｂに基づき、自らのメモリセルをリフレッシュするリフレッシュ制御回路２００とを含む。これにより、１回のリフレッシュコマンドでリフレッシュされるチップの記憶容量が減ることから、リフレッシュコマンドの最短発行間隔を短縮することができる。
【選択図】図４

Description

本発明は半導体記憶装置及びメモリコントローラ、並びにこれらを含むデータ処理システムに関し、特に、リフレッシュ動作によってデータの保持が必要な半導体記憶装置及びこれを制御するメモリコントローラ、並びにこれら半導体記憶装置及びメモリコントローラを備えるデータ処理システムに関する。
代表的な半導体記憶装置の一つであるＤＲＡＭ（Dynamic Random Access Memory）は、１個のトランジスタと１個のキャパシタによってメモリセルが構成されることから、メモリセル１個あたりの占有面積が小さく、高い集積度を得ることができるという優れた特長を有している。その反面、メモリセルに書き込まれたデータは一定時間が経過すると消失することから、定期的にリフレッシュ動作を実行する必要がある。
リフレッシュ動作においては、多数のセンスアンプが同時に活性化されることから、比較的大きな電流が流れる。この点を考慮して、特許文献１には外部からリフレッシュコマンドが発行された場合、バンクごとにリフレッシュ動作を行うタイミングをずらすことによってピーク電流を抑制する方法が提案されている。この方法は、チップ内部におけるリフレッシュ信号の伝送パスをバンクごとに独立して設けることによって容易に実現可能である。
他方、近年においては、ＤＲＡＭのフロントエンド部とバックエンド部をそれぞれ別個のチップに集積し、これらを積層することによって一つの半導体記憶装置を構成する方法が提案されている（特許文献２参照）。この方法によれば、それぞれバックエンド部が集積された複数のコアチップについては、メモリコアに割り当て可能な占有面積が増大することから、１チップ当たり（一つのコアチップ当たり）の記憶容量を増大させることが可能となる。一方、フロントエンド部が集積され、複数のコアチップに共通なインターフェースチップについては、メモリコアとは異なるプロセスで作製できるため、高速なトランジスタによって回路を形成することが可能となる。しかも、１つのインターフェースチップに対して複数のコアチップを割り当てることができるため、全体として非常に大容量且つ高速な半導体記憶装置を提供することが可能となる。
この種の半導体記憶装置においては、各コアチップを同じマスクによって製造することがコスト面から極めて重要である。
特開２０００−３０４３９号公報 特開２００７−１５７２６６号公報
しかしながら、各コアチップを同じマスクによって製造すると、各コアチップが互いに同じ回路構成となることから、インターフェースチップから特定のコアチップに対して選択的に信号を与えることが困難となる。このため、この種の半導体記憶装置においては、特許文献１のように、リフレッシュ信号の伝送パスを複数設けることによってリフレッシュ動作を選択的に実行することは困難である。
本発明による半導体記憶装置は、夫々が、リフレッシュ動作によってデータの保持が必要な複数のメモリセルを有し、それぞれ異なるチップ情報が割り当てられた複数のコアチップと、外部から供給されるリフレッシュコマンドと、前記リフレッシュコマンドの実行に必要な前記チップ情報に関連する第１のアドレス情報とを受け、前記リフレッシュコマンドに基づきリフレッシュ制御信号を生成し、前記リフレッシュ制御信号及び前記第１のアドレス情報を前記複数のコアチップへ共通に供給するインターフェースチップと、を備え、前記複数のコアチップは、夫々が、前記インターフェースチップから共通に供給された前記第１のアドレス情報が自らのコアチップを指定するものであるか否かを判定する判定回路と、前記第１のアドレス情報が自らのコアチップを指定するものであるとき、前記リフレッシュ制御信号に基づき、自らのメモリセルをリフレッシュするリフレッシュ制御回路と、を含むことを特徴とする。
本発明によるメモリコントローラは、インターフェースチップと複数のコアチップとを含む半導体記憶装置を制御するメモリコントローラであって、予め定められた期間内にリフレッシュコマンドを複数回発行する第１の回路と、前記複数のコアチップを選択するアドレス情報を、前記リフレッシュコマンド毎に付随させて発行する第２の回路と、を含むことを特徴とする。
本発明によるメモリシステムは、夫々が、複数のメモリセル及びそれらメモリセルをリフレッシュするリフレッシュ制御回路を含む複数のコアチップと、前記複数のコアチップを制御するインターフェースチップとで構成された半導体記憶装置と、前記半導体記憶装置を制御するメモリコントローラと、を備え、前記メモリコントローラは、予め定められた期間内にリフレッシュコマンドを複数回発行する第１の回路と、前記複数のコアチップを選択するアドレス情報を、前記リフレッシュコマンド毎に付随させて発行する第２の回路と、を含み、前記インターフェースチップは、前記メモリコントローラから供給される前記リフレッシュコマンド及び前記アドレス情報を受け、前記リフレッシュコマンドに基づきリフレッシュ制御信号を生成するリフレッシュ制御信号生成回路を含み、前記リフレッシュ制御信号及び前記アドレス情報を、それぞれ前記複数のコアチップに共通に供給し、前記複数のコアチップは、夫々が、前記アドレス情報が自らのコアチップを指定するものであるか否かを判定する判定回路と、前記アドレス情報が自らのコアチップを指定するものであるとき、前記リフレッシュ制御信号に基づき、自らが備える前記メモリセルをリフレッシュするリフレッシュ制御回路と、を含むことを特徴とする。
本発明によれば、各コアチップはアドレス情報を参照してリフレッシュ動作を行っていることから、複数のコアチップにリフレッシュ制御信号が共通に供給される場合であっても、各コアチップに対してリフレッシュ動作を選択的に指示することが可能となる。これにより、リフレッシュ動作時におけるピーク電流を低減することが可能となる。また、あるコアチップがリフレッシュ動作中であっても、リフレッシュ対象ではない他のコアチップに対してはリフレッシュコマンドを除く任意のコマンド（アクティブコマン等）を発行できることから、コマンドの発行効率を高めることも可能となる。さらに、１回のリフレッシュコマンドでリフレッシュ対象となるメモリ容量が小さくなることから、メモリ容量が大きいほどリフレッシュコマンドの最短発行間隔が長くなるスペックに準拠する必要がある場合であっても、リフレッシュコマンドの最短発行間隔を短くすることが可能となる。
本発明の好ましい実施形態による半導体記憶装置１０の構造を説明するための模式的な断面図である。 コアチップに設けられたＴＳＶの種類を説明するための図である。 図２（ａ）に示すタイプのＴＳＶ１の構造を示す断面図である。 半導体記憶装置１０の回路構成を示すブロック図である。 半導体記憶装置１０のバンク構成を説明するための模式図である。 層アドレスの生成に関連する回路を抜き出して示す図である。 リフレッシュ制御信号生成回路１００の回路図である。 カウンタ回路１１０の回路図である。 カウンタ回路１１０の動作を説明するためのタイミング図である。 第１の動作モードが選択されている場合におけるリフレッシュ制御信号生成回路１００の動作を説明するためのタイミング図である。 第２の動作モードが選択されている場合におけるリフレッシュ制御信号生成回路１００の動作を説明するためのタイミング図である。 リフレッシュ制御回路２００の回路図である。 第１の動作モードが選択されている場合におけるリフレッシュ制御回路２００の動作を説明するためのタイミング図である。 第２の動作モードが選択されている場合におけるリフレッシュ制御回路２００の動作を説明するためのタイミング図である。 リフレッシュ制御信号分割回路３００の動作を説明するためのタイミング図である。 リフレッシュカウンタ６１ｂの回路図である。 リフレッシュカウンタ６１ｂの動作を説明するためのタイミング図である。 第１の動作モードが選択されている場合における半導体記憶装置１０の動作を説明するためのタイミング図である。 第２の動作モードが選択されている場合における半導体記憶装置１０の動作を説明するためのタイミング図である。 変形例による層アドレス比較回路４７の回路図である。 ダブルスライスモードにおける半導体記憶装置１０の動作を説明するためのタイミング図である。 本発明の第２の実施形態において使用するリフレッシュ制御信号生成回路１００ａの回路図である。 本発明の第２の実施形態において使用するリフレッシュ制御回路２００ａの回路図である。 本発明の第２の実施形態において使用する層アドレス比較回路４７ａの回路図である。 半導体記憶装置１０を用いたデータ処理システムの構成を示す図である。
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
図１は、本発明の好ましい実施形態による半導体記憶装置１０の構造を説明するための模式的な断面図である。
図１に示すように、本実施形態による半導体記憶装置１０は、互いに同一の機能、構造を持ち、夫々同一の製造マスクで製作された８枚のコアチップＣＣ０〜ＣＣ７、それらコアチップとは異なる製造マスクで製作された１枚のインターフェースチップＩＦ及び１枚のインターポーザＩＰが積層された構造を有している。コアチップＣＣ０〜ＣＣ７及びインターフェースチップＩＦはシリコン基板を用いた半導体チップであり、いずれもシリコン基板を貫通する多数の貫通電極ＴＳＶ（Through Silicon Via）によって上下に隣接するチップと電気的に接続されている。一方、インターポーザＩＰは樹脂からなる回路基板であり、その裏面ＩＰｂには複数の外部端子（半田ボール）ＳＢが形成されている。
コアチップＣＣ０〜ＣＣ７は、「外部端子を介して半導体記憶装置１０の外部とのインターフェースを行ういわゆるフロントエンド部と複数の記憶セルとそれら記憶セルへアクセスするいわゆるバックエンド部の両者を含む周知で一般的なそれ自身が単体チップでも動作し、メモリコントローラと直接通信できる通常のメモリチップである１ＧｂのＤＤＲ３（Double Data Rate 3）型ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）」に含まれる回路ブロックのうち、外部とのインターフェースを行ういわゆるフロントエンド部（フロントエンド機能）が削除された半導体チップである。言い換えれば、原則として、バックエンド部に属する回路ブロックのみが集積された半導体チップである。フロントエンド部に含まれる回路ブロックとしては、メモリセルアレイとデータ入出力端子との間で入出力データのパラレル／シリアル変換を行うパラレルシリアル変換回路（データラッチ回路）や、データの入出力タイミングを制御するＤＬＬ（Delay Locked Loop）回路などが挙げられる。詳細は後述する。インターフェースチップＩＦは、フロントエンド部のみが集積された半導体チップである。よって、インターフェースチップの動作周波数は、コアチップの動作周波数よりも高い。コアチップＣＣ０〜ＣＣ７にはフロントエンド部に属するこれらの回路は含まれていないため、コアチップの製造過程において、そのコアチップがウェハ状態で実施されるテスト動作時を除きコアチップＣＣ０〜ＣＣ７を単体で動作させることはできない。コアチップＣＣ０〜ＣＣ７を動作させるためには、インターフェースチップＩＦが必要である。よって、コアチップは、一般的な単体チップの記憶集積度よりも集積度が高い。本実施形態による半導体装置１０は、インターフェースチップは、外部と第１の動作周波数で通信するフロントエンド機能を有し、複数のコアチップは、インターフェースチップとのみ通信し、且つ第１の動作周波数よりも低い第２の動作周波数で通信するバックエンド機能を有する。よって、複数のコアチップのそれぞれは、複数の情報を記憶するメモリセルアレイを備え、複数のコアチップからインターフェースチップへパラレルに供給される一つのＩ／Ｏ（ＤＱ）当たりの複数のリードデータは、インターフェースチップからコアチップへ与える一回のリードコマンドに関連する複数のビット数である。所謂、複数のビット数は、周知のプリフェッチデータ数に対応する。
インターフェースチップＩＦは、８枚のコアチップＣＣ０〜ＣＣ７に対する共通のフロントエンド部として機能する。したがって、外部からのアクセスは全てインターフェースチップＩＦを介して行われ、データの入出力もインターフェースチップＩＦを介して行われる。本実施形態では、インターポーザＩＰとコアチップＣＣ０〜ＣＣ７との間にインターフェースチップＩＦが配置されているが、インターフェースチップＩＦの位置については特に限定されず、コアチップＣＣ０〜ＣＣ７よりも上部に配置しても構わないし、インターポーザＩＰの裏面ＩＰｂに配置しても構わない。インターフェースチップＩＦをコアチップＣＣ０〜ＣＣ７の上部にフェースダウンで又はインターポーザＩＰの裏面ＩＰｂにフェースアップで配置する場合には、インターフェースチップＩＦにＴＳＶを設ける必要はない。また、インターフェースチップＩＦは、２つのインターポーザＩＰに挟まれるように配置しても良い。
インターポーザＩＰは、半導体記憶装置１０の機械的強度を確保するとともに、電極ピッチを拡大するための再配線基板として機能する。つまり、インターポーザＩＰの上面ＩＰａに形成された電極９１をスルーホール電極９２によって裏面ＩＰｂに引き出し、裏面ＩＰｂに設けられた再配線層９３によって、外部端子ＳＢのピッチを拡大している。図１には、２個の外部端子ＳＢのみを図示しているが、実際には多数の外部端子が設けられている。外部端子ＳＢのレイアウトは、規格により定められたＤＤＲ３型のＳＤＲＡＭにおけるそれと同じである。したがって、外部のコントローラからは１個のＤＤＲ３型のＳＤＲＡＭとして取り扱うことができる。
図１に示すように、最上部のコアチップＣＣ０の上面はＮＣＦ（Non-Conductive Film）９４及びリードフレーム９５によって覆われており、コアチップＣＣ０〜ＣＣ７及びインターフェースチップＩＦの各チップ間のギャップはアンダーフィル９６で充填され、またその周囲は封止樹脂９７によって覆われている。これにより、各チップが物理的に保護される。
コアチップＣＣ０〜ＣＣ７に設けられたＴＳＶの大部分は、積層方向から見た平面視で、すなわち図１に示す矢印Ａから見た場合に、同じ位置に設けられた他層のＴＳＶと短絡されている。つまり、図２（ａ）に示すように、平面視で同じ位置に設けられた上下のＴＳＶ１が短絡され、これらＴＳＶ１によって１本の配線が構成されている。各コアチップＣＣ０〜ＣＣ７に設けられたこれらのＴＳＶ１は、当該コアチップ内の内部回路４にそれぞれ接続されている。したがって、インターフェースチップＩＦから図２（ａ）に示すＴＳＶ１に供給される入力信号（コマンド信号、アドレス信号など）は、コアチップＣＣ０〜ＣＣ７の内部回路４に共通に入力される。また、コアチップＣＣ０〜ＣＣ７からＴＳＶ１に供給される出力信号（データなど）は、ワイヤードオアされてインターフェースチップＩＦに入力される。
これに対し、一部のＴＳＶについては、図２（ｂ）に示すように、平面視で同じ位置に設けられた他層のＴＳＶ２と直接接続されるのではなく、当該コアチップＣＣ０〜ＣＣ７に設けられた内部回路５を介して接続されている。つまり、各コアチップＣＣ０〜ＣＣ７に設けられたこれら内部回路５がＴＳＶ２を介してカスケード接続されている。この種のＴＳＶ２は、各コアチップＣＣ０〜ＣＣ７に設けられた内部回路５に所定の情報を順次転送するために用いられる。このような情報としては、後述する層アドレス情報（チップ情報）が挙げられる。
さらに他の一部のＴＳＶ群については、図２（ｃ）に示すように、平面視で異なる位置に設けられた他層のＴＳＶと短絡されている。この種のＴＳＶ群３に対しては、平面視で所定の位置Ｐに設けられたＴＳＶ３ａに各コアチップＣＣ０〜ＣＣ７の内部回路６が接続されている。これにより、各コアチップに設けられた内部回路６に対して選択的に情報を入力することが可能となる。このような情報としては、後述する不良チップ情報が挙げられる。
このように、コアチップＣＣ０〜ＣＣ７に設けられたＴＳＶは、図２（ａ）〜（ｃ）に示す３タイプ（ＴＳＶ１〜ＴＳＶ３）が存在する。上述の通り、大部分のＴＳＶは図２（ａ）に示すタイプであり、アドレス信号、コマンド信号、クロック信号などは図２（ａ）に示すタイプのＴＳＶ１を介して、インターフェースチップＩＦからコアチップＣＣ０〜ＣＣ７に供給される。また、リードデータ及びライトデータについても、図２（ａ）に示すタイプのＴＳＶ１を介してインターフェースチップＩＦに入出力される。これに対し、図２（ｂ），（ｃ）に示すタイプのＴＳＶ２，ＴＳＶ３は、互いに同一の構造を有するコアチップＣＣ０〜ＣＣ７に対して、個別の情報を与えるために用いられる。
図３は、図２（ａ）に示すタイプのＴＳＶ１の構造を示す断面図である。
図３に示すように、ＴＳＶ１はシリコン基板８０及びその表面の層間絶縁膜８１を貫通して設けられている。ＴＳＶ１の周囲には絶縁リング８２が設けられており、これによって、ＴＳＶ１とトランジスタ領域との絶縁が確保される。図３に示す例では絶縁リング８２が二重に設けられており、これによってＴＳＶ１とシリコン基板８０との間の静電容量が低減されている。
シリコン基板８０の裏面側におけるＴＳＶ１の端部８３は、裏面バンプ８４で覆われている。裏面バンプ８４は、下層のコアチップに設けられた表面バンプ８５と接する電極である。表面バンプ８５は、各配線層Ｌ０〜Ｌ３に設けられたパッドＰ０〜Ｐ３及びパッド間を接続する複数のスルーホール電極ＴＨ１〜ＴＨ３を介して、ＴＳＶ１の端部８６に接続されている。これにより、平面視で同じ位置に設けられた表面バンプ８５と裏面バンプ８４は、短絡された状態となる。尚、図示しない内部回路との接続は、配線層Ｌ０〜Ｌ３に設けられたパッドＰ０〜Ｐ３から引き出される内部配線（図示せず）を介して行われる。
図４は、半導体記憶装置１０の回路構成を示すブロック図である。
図４に示すように、インターポーザＩＰに設けられた外部端子には、クロック端子１１ａ，１１ｂ、クロックイネーブル端子１１ｃ、コマンド端子１２ａ〜１２ｅ、アドレス端子１３、データ入出力端子１４、データストローブ端子１５ａ，１５ｂ、キャリブレーション端子１６、及び電源端子１７ａ，１７ｂが含まれている。これら外部端子は、全てインターフェースチップＩＦに接続されており、電源端子１７ａ，１７ｂを除きコアチップＣＣ０〜ＣＣ７には直接接続されない。
まず、これら外部端子とフロントエンド機能であるインターフェースチップＩＦとの接続関係、並びに、インターフェースチップＩＦの回路構成について説明する。
クロック端子１１ａ，１１ｂはそれぞれ外部クロック信号ＣＫ，／ＣＫが供給される端子であり、クロックイネーブル端子１１ｃはクロックイネーブル信号ＣＫＥが入力される端子である。供給された外部クロック信号ＣＫ，／ＣＫ及びクロックイネーブル信号ＣＫＥは、インターフェースチップＩＦに設けられたクロック発生回路２１に供給される。本明細書において信号名の先頭に「／」が付されている信号は、対応する信号の反転信号又はローアクティブな信号であることを意味する。したがって、外部クロック信号ＣＫ，／ＣＫは互いに相補の信号である。クロック発生回路２１は内部クロック信号ＩＣＬＫを生成する回路であり、生成された内部クロック信号ＩＣＬＫは、インターフェースチップＩＦ内の各種回路ブロックに供給される他、ＴＳＶを介してコアチップＣＣ０〜ＣＣ７にも共通に供給される。
また、インターフェースチップＩＦにはＤＬＬ回路２２が含まれており、ＤＬＬ回路２２によって入出力用クロック信号ＬＣＬＫが生成される。入出力用クロック信号ＬＣＬＫは、インターフェースチップＩＦに含まれる入出力バッファ回路２３に供給される。ＤＬＬ機能は、半導体装置１０が外部と通信するに当たり、外部との同期がマッチングされた信号ＬＣＬＫでフロントエンドを制御するからである。故に、バックエンドであるコアチップＣＣ０〜ＣＣ７には、ＤＬＬ機能は不要である。
コマンド端子１２ａ〜１２ｅは、それぞれロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、チップセレクト信号／ＣＳ、及びオンダイターミネーション信号ＯＤＴが供給される端子である。これらのコマンド信号は、インターフェースチップＩＦに設けられたコマンド入力バッファ３１に供給される。コマンド入力バッファ３１に供給されたこれらコマンド信号は、コマンドデコーダ３２に供給される。コマンドデコーダ３２は、内部クロックＩＣＬＫに同期して、コマンド信号の保持、デコード及びカウントなどを行うことによって、各種内部コマンドＩＣＭＤを生成する回路である。生成された内部コマンドＩＣＭＤは、インターフェースチップＩＦ内の各種回路ブロックに供給される他、ＴＳＶを介してコアチップＣＣ０〜ＣＣ７にも共通に供給される。
また、インターフェースチップＩＦにはリフレッシュ制御信号生成回路１００が含まれており、コマンドデコーダ３２に半導体記憶装置１０の外部からオートリフレッシュコマンド（以下、単に「リフレッシュコマンド」と呼ぶ）が入力（供給）された場合には、コマンドデコーダ３２からリフレッシュ制御信号生成回路１００に内部リフレッシュコマンドＲＥＦａが供給される。詳細については後述するが、リフレッシュ制御信号生成回路１００は、第１の動作モードが選択されている場合には一回の内部リフレッシュコマンドＲＥＦａをそのまま一回のリフレッシュ制御信号ＲＥＦｂとしてコアチップＣＣ０〜ＣＣ７に供給し、第２の動作モードが選択されている場合には一回の内部リフレッシュコマンドＲＥＦａに基づいて複数回のリフレッシュ制御信号ＲＥＦｂを生成し、これらをコアチップＣＣ０〜ＣＣ７に供給する役割を果たす。動作モードの指定は、モードレジスタ４２から供給されるモード選択信号ＰＲＡによって行われる。
アドレス端子１３は、アドレス信号Ａ０〜Ａ１５，ＢＡ０〜ＢＡ２が供給される端子であり、供給されたアドレス信号Ａ０〜Ａ１５，ＢＡ０〜ＢＡ２は、インターフェースチップＩＦに設けられたアドレス入力バッファ４１に供給される。アドレス入力バッファ４１の出力は、ＴＳＶを介してコアチップＣＣ０〜ＣＣ７に共通に供給される。アドレス入力バッファ４１は、入力コマンドバッファ３１の制御により、半導体記憶装置１０の外部から供給されたアドレス信号Ａ０〜Ａ１５，ＢＡ０〜ＢＡ２を、それぞれ外部から取り込み保持（確定）する。これは、クロック発生回路に関連する外部クロック信号ＣＫ，／ＣＫのエッジに対応する。つまり、インターフェースチップＩＦが含むアドレス入力バッファ４１は、半導体記憶装置１０の外部と通信するに必要な外部クロック信号ＣＫ，／ＣＫのエッジを基準とした所謂供給される入力信号のセットアップ／ホールドの時間を満足するように動作する。アドレス入力バッファ４１は、ＴＳＶを介して確定されたアドレス信号を、関連するＴＳＶを介して入力バッファＢ１に供給する。また、モードレジスタセットにエントリーしている場合には、アドレス信号Ａ０〜Ａ１５はインターフェースチップＩＦに設けられたモードレジスタ４２に供給される。モードレジスタ４２は、半導体記憶装置１０の全体の動作モードなどが予め設定されるレジスタであり、第１の動作モードに設定されている場合にはモード選択信号ＰＲＡはハイレベルとなり、第２の動作モードに設定されている場合にはモード選択信号ＰＲＡはローレベルとなる。図４に示すように、モード選択信号ＰＲＡはリフレッシュ制御信号生成回路１００に供給される。また、アドレス信号ＢＡ０〜ＢＡ２（バンクアドレス）については、インターフェースチップＩＦに設けられた図示しないアドレスデコーダによってデコードされ、これにより得られるバンク選択信号Ｂがデータラッチ回路２５に供給される。これは、ライトデータのバンク選択がインターフェースチップＩＦ内で行われるためである。尚、アドレス信号Ａ０〜Ａ１５のうち、アドレス信号Ａ１３，Ａ１４，Ａ１５の３ビットは、コアチップＣＣ０〜ＣＣ７を選択するための情報であり、アドレス情報ＳＩＤＡＤＤと呼ぶことがある。
データ入出力端子１４は、外部アクセスに関連したリードデータ又はライトデータＤＱ０〜ＤＱ１５の入出力を行うための端子である。また、データストローブ端子１５ａ，１５ｂは、ストローブ信号ＤＱＳ，／ＤＱＳの入出力を行うための端子である。これらデータ入出力端子１４及びデータストローブ端子１５ａ，１５ｂは、インターフェースチップＩＦに設けられた入出力バッファ回路２３に接続されている。入出力バッファ回路２３には、入力バッファＩＢ及び出力バッファＯＢが含まれており、ＤＬＬ回路２２より供給される入出力用クロック信号ＬＣＬＫに同期して、リードデータ又はライトデータＤＱ０〜ＤＱ１５及びストローブ信号ＤＱＳ，／ＤＱＳの入出力を行う。また、入出力バッファ回路２３は、コマンドデコーダ３２から内部オンダイターミネーション信号ＩＯＤＴが供給されると、出力バッファＯＢを終端抵抗として機能させる。さらに、入出力バッファ回路２３には、キャリブレーション回路２４からインピーダンスコードＤＲＺＱが供給されており、これによって出力バッファＯＢのインピーダンスが指定される。入出力バッファ回路２３は、周知のＦＩＦＯ回路を含む。
キャリブレーション回路２４には、出力バッファＯＢと同じ回路構成を有するレプリカバッファＲＢが含まれており、コマンドデコーダ３２よりキャリブレーション信号ＺＱが供給されると、キャリブレーション端子１６に接続された外部抵抗（図示せず）の抵抗値を参照することによってキャリブレーション動作を行う。キャリブレーション動作とは、レプリカバッファＲＢのインピーダンスを外部抵抗の抵抗値と一致させる動作であり、得られたインピーダンスコードＤＲＺＱが入出力バッファ回路２３に供給される。これにより、出力バッファＯＢのインピーダンスが所望の値に調整される。
入出力バッファ回路２３は、データラッチ回路２５に接続されている。データラッチ回路２５は、周知なＤＤＲ機能を実現するレイテンシ制御によって動作するＦＩＦＯ機能を実現するＦＩＦＯ回路（不図示）とマルチプレクサＭＵＸ（不図示）とを含み、コアチップＣＣ０〜ＣＣ７から供給されるパラレルなリードデータをシリアル変換するとともに、入出力バッファから供給されるシリアルなライトデータをパラレル変換する回路である。したがって、データラッチ回路２５と入出力バッファ回路２３との間はシリアル接続であり、データラッチ回路２５とコアチップＣＣ０〜ＣＣ７との間はパラレル接続である。本実施形態では、コアチップＣＣ０〜ＣＣ７がＤＤＲ３型のＳＤＲＡＭのバックエンド部であり、プリフェッチ数が８ビットである。また、データラッチ回路２５とコアチップＣＣ０〜ＣＣ７はバンクごとに接続されており、各コアチップＣＣ０〜ＣＣ７に含まれるバンク数は８バンクである。したがって、データラッチ回路２５とコアチップＣＣ０〜ＣＣ７との接続は１ＤＱ当たり６４ビット（８ビット×８バンク）となる。
このように、データラッチ回路２５とコアチップＣＣ０〜ＣＣ７との間においては、基本的に、シリアル変換されていないパラレルデータが入出力される。つまり、通常のＳＤＲＡＭ（それは、フロントエンドとバックエンドが１つのチップで構成される）では、チップ外部との間でのデータの入出力がシリアルに行われる（つまり、データ入出力端子は１ＤＱ当たり１個である）のに対し、コアチップＣＣ０〜ＣＣ７では、インターフェースチップＩＦとの間でのデータの入出力がパラレルに行われる。この点は、通常のＳＤＲＡＭとコアチップＣＣ０〜ＣＣ７との重要な相違点である。但し、プリフェッチしたパラレルデータを全て異なるＴＳＶを用いて入出力することは必須でなく、コアチップＣＣ０〜ＣＣ７側にて部分的なパラレル／シリアル変換を行うことによって、１ＤＱ当たり必要なＴＳＶの数を削減しても構わない。例えば、１ＤＱ当たり６４ビットのデータを全て異なるＴＳＶを用いて入出力するのではなく、コアチップＣＣ０〜ＣＣ７側にて２ビットのパラレル／シリアル変換を行うことによって、１ＤＱ当たり必要なＴＳＶの数を半分（３２個）に削減しても構わない。
更に、データラッチ回路２５は、インターフェースチップ単位で試験ができる機能が付加されている。インターフェースチップＩＦには、バックエンド部が存在しない。このため、原則として単体で動作させることはできない。しかしながら、単体での動作が一切不可能であると、ウェハ状態でのインターフェースチップの動作試験を行うことができなくなってしまう。これは、インターフェースチップと複数のコアチップの組み立て工程を経た後でなければ、半導体装置１０を試験することができないことを示し、半導体装置１０を試験することによって、インターフェースチップを試験することを意味する。インターフェースチップに回復できない欠陥がある場合、半導体装置１０全体の損失を招くことになる。この点を考慮して、本実施形態では、データラッチ回路２５には、試験用に擬似的なバックエンド部の一部が設けられており、試験時に簡素な記憶機能が可能とされている。
電源端子１７ａ，１７ｂは、それぞれ電源電位ＶＤＤ，ＶＳＳが供給される端子であり、インターフェースチップＩＦに設けられたパワーオン検出回路４３に接続されるとともに、ＴＳＶを介してコアチップＣＣ０〜ＣＣ７にも接続されている。パワーオン検出回路４３は、電源の投入を検出する回路であり、電源の投入を検出するとインターフェースチップＩＦに設けられた層アドレスコントロール回路４５を活性化させる。
層アドレスコントロール回路４５は、本実施形態による半導体記憶装置１０のＩ／Ｏ構成に応じて層アドレスを変更するための回路である。上述の通り、本実施形態による半導体記憶装置１０は１６個のデータ入出力端子１４を備えており、これにより最大でＩ／Ｏ数を１６ビット（ＤＱ０〜ＤＱ１５）に設定することができるが、Ｉ／Ｏ数がこれに固定されるわけではなく、８ビット（ＤＱ０〜ＤＱ７）又は４ビット（ＤＱ０〜ＤＱ３）に設定することも可能である。これらＩ／Ｏ数に応じてアドレス割り付けが変更され、層アドレスも変更される。層アドレスコントロール回路４５は、Ｉ／Ｏ数に応じたアドレス割り付けの変更を制御する回路であり、ＴＳＶを介して各コアチップＣＣ０〜ＣＣ７に共通に接続されている。
また、インターフェースチップＩＦには層アドレス設定回路４４も設けられている。層アドレス設定回路４４は、ＴＳＶを介してコアチップＣＣ０〜ＣＣ７に接続されている。層アドレス設定回路４４は、図２（ｂ）に示すタイプのＴＳＶ２を用いて、コアチップＣＣ０〜ＣＣ７の層アドレス発生回路４６にカスケード接続されており、テスト時においてコアチップＣＣ０〜ＣＣ７に設定された層アドレスを読み出す役割を果たす。
さらに、インターフェースチップＩＦには不良チップ情報保持回路３３が設けられている。不良チップ情報保持回路３３は、正常に動作しない不良コアチップがアセンブリ後に発見された場合に、そのチップ番号を保持する回路である。不良チップ情報保持回路３３は、ＴＳＶを介してコアチップＣＣ０〜ＣＣ７に接続されている。不良チップ情報保持回路３３は、図２（ｃ）に示すタイプのＴＳＶ３を用いて、シフトされながらコアチップＣＣ０〜ＣＣ７に接続されている。
以上が外部端子とインターフェースチップＩＦとの接続関係、並びに、インターフェースチップＩＦの回路構成の概要である。次に、コアチップＣＣ０〜ＣＣ７の回路構成について説明する。
図４に示すように、バックエンド機能であるコアチップＣＣ０〜ＣＣ７に含まれるメモリセルアレイ５０は、いずれも８バンクに分割されている。尚、バンクとは、それぞれが個別にコマンドを受け付け可能な単位である。言い換えれば、夫々のバンクは、互いに非排他制御で独立に動作することが可能な独立領域である。半導体装置１０外部からは、独立に夫々のバンクをアクセスできる。例えば、バンク１のメモリセルアレイ５０とバンク２のメモリセルアレイ５０は、異なるコマンドにより夫々対応するワード線ＷＬ、ビット線ＢＬ等を、時間軸的に同一の期間に個別にアクセス制御できる非排他制御の関係である。例えば、バンク１をアクティブ（ワード線とビット線をアクティブ）に維持しつつ、更にバンク２をアクティブに制御することができる。但し、半導体装置の外部端子（例えば、複数の制御端子、複数のＩ／Ｏ端子）は、共有している。よって、バンク１とバンク２の夫々のデータは、時間軸的に異なる時間で半導体記憶装置の外部端子へＩ／Ｏ端子を介して入出力する。複数のメモリセルアレイ５０内のそれぞれにおいては、複数のワード線ＷＬと複数のビット線ＢＬが交差しており、その交点にはメモリセルＭＣが配置されている（図４においては、１本のワード線ＷＬ、１本のビット線ＢＬ及び１個のメモリセルＭＣのみを示している）。ワード線ＷＬの選択はロウデコーダ５１によって行われる。また、ビット線ＢＬはセンス回路５３内の対応するセンスアンプＳＡに接続されている。センスアンプＳＡの選択はカラムデコーダ５２によって行われる。メモリセルＭＣはＤＲＡＭセルであることから、リフレッシュ動作によって所定の時間毎にデータの保持動作が必要である。
本実施形態による半導体装置１０は８枚のコアチップを含んでいることから、合計で６４個のバンクが存在することになる。しかしながら、メモリコントローラなどの半導体装置の外部からは図５に示すように、コアチップＣＣ０〜ＣＣ７の各バンク０が纏められて一つのバンクとして認識され、同様に、コアチップＣＣ０〜ＣＣ７の各バンク１、コアチップＣＣ０〜ＣＣ７の各バンク２・・・がそれぞれ纏められて一つのバンクとして認識される。したがって、メモリコントローラからは、８バンク構成のＤＲＡＭとして認識される。コアチップＣＣ０〜ＣＣ７の各バンクを各独立領域とし、各コアチップＣＣ０〜ＣＣ７を横断して各独立領域が一つに纏められた複数の独立領域を一つのメモリバンクと呼ぶことがある。
ロウデコーダ５１は、ロウ制御回路６１より供給されるロウアドレスによって制御される。ロウ制御回路６１には、ＴＳＶを介してインターフェースチップＩＦより供給されるロウアドレスを受けるアドレスバッファ６１ａが含まれており、アドレスバッファ６１ａによってバッファリングされたロウアドレスがロウデコーダ５１に供給される。ＴＳＶを介して供給されるアドレス信号は、入力バッファＢ１を介して、ロウ制御回路６１などに供給される。また、ロウ制御回路６１にはリフレッシュカウンタ６１ｂも含まれており、リフレッシュ制御信号分割回路３００からリフレッシュ制御信号ＲＥＦｄが発行された場合には、リフレッシュカウンタ６１ｂが示すバンクアドレス及びロウアドレスがＴＳＶを介して供給されるアドレス信号に代えてロウデコーダ５１に供給される。リフレッシュ制御信号ＲＥＦｄは、インターフェースチップＩＦからＴＳＶを介してコアチップのコントロールロジック回路６３へ供給されるＲＥＦｂ、コントロールロジック回路６３からリフレッシュ制御信号分割回路３００へ供給されるＲＥＦｃを介して生成される。詳しくは、後述する。
カラムデコーダ５２は、カラム制御回路６２より供給されるカラムアドレスによって制御される。カラム制御回路６２には、ＴＳＶを介してインターフェースチップＩＦより供給されるカラムアドレスを受けるアドレスバッファ６２ａが含まれており、アドレスバッファ６２ａによってバッファリングされたカラムアドレスがカラムデコーダ５２に供給される。また、カラム制御回路６２にはバースト長をカウントするバーストカウンタ６２ｂも含まれている。
カラムデコーダ５２によって選択されたセンスアンプＳＡは、さらに、図示しないいくつかのアンプ（サブアンプやデータアンプなど）を介して、データコントロール回路５４に接続される。これにより、リード動作時においては、一つのＩ／Ｏ（ＤＱ）あたり８ビット（＝プリフェッチ数）のリードデータがデータコントロール回路５４から出力され、ライト動作時においては、８ビットのライトデータがデータコントロール回路５４に入力される。データコントロール回路５４とインターフェースチップＩＦとの間はＴＳＶを介してパラレルに接続される。
コントロールロジック回路６３は、ＴＳＶを介してインターフェースチップＩＦから供給される内部コマンドＩＣＭＤを受け、これに基づいてコアチップのロウ制御回路６１及びカラム制御回路６２の動作を制御する回路である。コントロールロジック回路６３には、層アドレス比較回路（判定回路）４７が接続されている。層アドレス比較回路４７は、当該コアチップがアクセス対象であるか否かを検出する回路であり、その検出は、ＴＳＶを介してインターフェースチップＩＦより供給されるアドレス信号の一部であるアドレス情報ＳＩＤＡＤＤと、層アドレス発生回路４６に設定された層アドレスＳＩＤ（チップ情報）とを比較することにより行われる。層アドレスＳＩＤは、半導体記憶装置が外部からリード、ライトまたはリフレッシュの各コマンドが供給される前に、半導体記憶装置内の所定の動作により確定している信号である。
コントロールロジック回路６３には、リフレッシュ制御回路２００が含まれている。詳細については後述するが、リフレッシュ制御回路２００は、第１の動作モードが選択されている場合にはインターフェースチップＩＦから供給される一回のリフレッシュ制御信号ＲＥＦｂをそのまま一回のリフレッシュ制御信号ＲＥＦｃとして出力する。第２の動作モードが選択されている場合にはインターフェースチップＩＦから供給される複数回のリフレッシュ制御信号ＲＥＦｂをカウンティングし、所定のカウント値が得られた場合にリフレッシュ制御信号ＲＥＦｃを活性化させる役割を果たす。動作モードの指定は、モードレジスタ６４から供給されるモード選択信号ＰＲＡによって行われる。リフレッシュ制御信号ＲＥＦｃは、リフレッシュ制御信号分割回路３００に供給される。リフレッシュ制御信号分割回路３００は、一回のリフレッシュ制御信号ＲＥＦｃが活性化すると、複数回のリフレッシュ制御信号ＲＥＦｄを活性化させる。リフレッシュ制御信号ＲＥＦｄは、ロウ制御回路６１内のリフレッシュカウンタ６１ｂに供給され、リフレッシュカウンタ６１ｂが示すバンクアドレス及びロウアドレスに対してリフレッシュ動作を実行する。尚、コアチップＣＣ０〜ＣＣ７が夫々含むモードレジスタ６４とインターフェースチップＩＦが含むモードレジスタ４２は、半導体記憶装置１０内において少なくともいずれか一つでもよい。この場合、モードレジスタが配置されるチップからＴＳＶを介してその他のチップへモード選択信号ＰＲＡが供給される。
層アドレス発生回路４６には、半導体記憶装置の初期化時において各コアチップＣＣ０〜ＣＣ７に固有の層アドレスが設定される。層アドレスの設定方法は次の通りである。まず、半導体記憶装置１０が初期化されると、各コアチップＣＣ０〜ＣＣ７の層アドレス発生回路４６に初期値として最小値（０，０，０）が設定される。コアチップＣＣ０〜ＣＣ７の層アドレス発生回路４６は、図２（ｂ）に示すタイプのＴＳＶを用いてカスケード接続されているとともに、内部にインクリメント回路を有している。そして、最上層のコアチップＣＣ０の層アドレス発生回路４６に設定された層アドレス（０，０，０）がＴＳＶを介して２番目のコアチップＣＣ１の層アドレス発生回路４６に送られ、インクリメントされることにより異なる層アドレス（０，０，１）が生成される。以下同様にして、生成された層アドレスを下層のコアチップに転送し、転送されたコアチップ内の層アドレス発生回路４６は、これをインクリメントする。最下層のコアチップＣＣ７の層アドレス発生回路４６には、層アドレスとして最大値（１，１，１）が設定されることになる。これにより、各コアチップＣＣ０〜ＣＣ７には固有の層アドレスが設定される。
層アドレス発生回路４６には、ＴＳＶを介してインターフェースチップＩＦの不良チップ情報保持回路３３から不良チップ信号ＤＥＦが供給される。不良チップ信号ＤＥＦは、図２（ｃ）に示すタイプのＴＳＶ３を用いて各コアチップＣＣ０〜ＣＣ７に供給されるため、各コアチップＣＣ０〜ＣＣ７に個別の不良チップ信号ＤＥＦを供給することができる。不良チップ信号ＤＥＦは、当該コアチップが不良チップである場合に活性化される信号であり、これが活性化している場合、層アドレス発生回路４６はインクリメントした層アドレスではなく、インクリメントされていない層アドレスを下層のコアチップに転送する。また、不良チップ信号ＤＥＦはコントロールロジック回路６３にも供給されており、不良チップ信号ＤＥＦが活性化している場合にはコントロールロジック回路６３の動作が完全に停止する。これにより、不良のあるコアチップは、インターフェースチップＩＦからアドレス信号やコマンド信号が入力されても、リード動作やライト動作を行うことはない。
また、コントロールロジック回路６３の出力は、モードレジスタ６４にも供給されている。これにより、コントロールロジック回路６３の出力がモードレジスタセットを示している場合、アドレス信号によってモードレジスタ６４の設定値が上書きされる。これにより、コアチップＣＣ０〜ＣＣ７の動作モードが設定される。
さらに、コアチップＣＣ０〜ＣＣ７には、内部電圧発生回路７０が設けられている。内部電圧発生回路には電源電位ＶＤＤ，ＶＳＳが供給されており、内部電圧発生回路７０はこれを受けて各種内部電圧を生成する。内部電圧発生回路７０により生成される内部電圧としては、各種周辺回路の動作電源として用いる内部電圧ＶＰＥＲＩ（≒ＶＤＤ）、メモリセルアレイ５０のアレイ電圧として用いる内部電圧ＶＡＲＹ（＜ＶＤＤ）、ワード線ＷＬの活性化電位である内部電圧ＶＰＰ（＞ＶＤＤ）などが含まれる。また、コアチップＣＣ０〜ＣＣ７には、パワーオン検出回路７１も設けられており、電源の投入を検出すると各種内部回路のリセットを行う。
コアチップＣＣ０〜ＣＣ７に含まれる上記の周辺回路は、ＴＳＶを介してインターフェースチップＩＦから供給される内部クロック信号ＩＣＬＫに同期して動作する。ＴＳＶを介して供給される内部クロック信号ＩＣＬＫは、入力バッファＢ２を介して各種周辺回路に供給される。
以上がコアチップＣＣ０〜ＣＣ７の基本的な回路構成である。コアチップＣＣ０〜ＣＣ７には外部とのインターフェースを行うフロントエンド部が設けられておらず、このため、原則として単体で動作させることはできない。しかしながら、単体での動作が一切不可能であると、ウェハ状態でのコアチップの動作試験を行うことができなくなってしまう。これは、インターフェースチップと複数のコアチップの組み立て工程を経た後でなければ、半導体装置１０を試験することができないことを示し、半導体装置１０を試験することによって、各コアチップをそれぞれ試験することを意味する。コアチップに回復できない欠陥がある場合、半導体装置１０全体の損失を招くことになる。この点を考慮して、本実施形態では、コアチップＣＣ０〜ＣＣ７にはいくつかのテストパッドＴＰとテスト用のコマンドデコーダ６５のテスト用フロントエンド部で構成される試験用に擬似的なフロントエンド部の一部が設けられており、テストパッドＴＰからアドレス信号、テストデータやコマンド信号の入力が可能とされている。試験用のフロントエンド部は、あくまでウェハ試験において簡素な試験を実現する機能の回路であり、インターフェースチップ内のフロントエンド機能をすべて備えるわけではない、ことに注意が必要である。例えば、コアチップの動作周波数は、フロントエンドの動作周波数よりも低いことから、低周波で試験するテスト用のフロントエンド部の回路で簡素に実現することができる。
テストパッドＴＰの種類は、インターポーザＩＰに設けられた外部端子とほぼ同様である。具体的には、クロック信号が入力されるテストパッドＴＰ１、アドレス信号が入力されるテストパッドＴＰ２、コマンド信号が入力されるテストパッドＴＰ３、テストデータの入出力を行うためのテストパッドＴＰ４、データストローブ信号の入出力を行うためのテストパッドＴＰ５、電源電位を供給するためのテストパッドＴＰ６などが含まれている。
テスト時においては、デコードされていない通常の外部コマンドが入力されるため、コアチップＣＣ０〜ＣＣ７にはテスト用のコマンドデコーダ６５も設けられている。また、テスト時においては、シリアルなテストデータが入出力されることから、コアチップＣＣ０〜ＣＣ７にはテスト用の入出力回路５５も設けられている。
以上が本実施形態による半導体記憶装置１０の全体構成である。このように、本実施形態による半導体記憶装置１０は、１Ｇｂのコアチップが８枚積層された構成を有していることから、合計で８Ｇｂのメモリ容量となる。また、チップ選択信号／ＣＳが入力される端子（チップ選択端子）は１つであることから、コントローラからはメモリ容量が８Ｇｂである単一のＤＲＡＭとして認識される。
図６は、層アドレスの生成に関連する回路を抜き出して示す図である。
図６に示すように、各コアチップＣＣ０〜ＣＣ７には層アドレス発生回路４６が設けられており、これらが図２（ｂ）に示すタイプのＴＳＶ２を介して縦続接続されている。層アドレス発生回路４６には、層アドレスレジスタ４６ａ、インクリメント回路４６ｂ、転送回路４６ｃが含まれている。
層アドレスレジスタ４６ａは、３ビットの層アドレス（チップ識別情報）ＳＩＤを保持するレジスタであり、図４に示すパワーオン検出回路７１によって電源の投入が検出されると、その値が最小値（０，０，０）に初期化される。そして、最上層のコアチップＣＣ０においては、層アドレスレジスタ４６ａに設定された層アドレスＳＩＤ（０，０，０）をインクリメント回路４６ｂによってインクリメントした値（０，０，１）が生成され、これが転送回路４６ｃによって下層のコアチップＣＣ１に転送される。転送された層アドレスＳＩＤ（０，０，１）は、コアチップＣＣ１の層アドレスレジスタ４６ａに設定される。
コアチップＣＣ１においても、層アドレスレジスタ４６ａに設定された層アドレスＳＩＤ（０，０，１）をインクリメント回路４６ｂによってインクリメントした値（０，１，０）が生成され、これが転送回路４６ｃによって下層のコアチップＣＣ２に転送される。
以下同様にして、インクリメントされた層アドレスＳＩＤが順次下層のコアチップに転送される。最終的に、最下層のコアチップＣＣ７の層アドレスレジスタ４６ａには、層アドレスＳＩＤとして最大値（１，１，１）が設定されることになる。これにより、各コアチップＣＣ０〜ＣＣ７には固有の層アドレスＳＩＤが設定される。
また、層アドレス発生回路４６には、図２（ｃ）に示すタイプのＴＳＶ３を介して、インターフェースチップＩＦの不良チップ情報保持回路３３から不良チップ信号ＤＥＦが供給される。不良チップ信号ＤＥＦは８ビットの信号であり、各ビットがそれぞれ対応するコアチップＣＣ０〜ＣＣ７に供給される。不良チップ信号ＤＥＦの対応するビットが活性化しているコアチップは不良チップである。不良チップ信号ＤＥＦの対応するビットが活性化しているコアチップにおいては、転送回路４６ｃはインクリメントされた層アドレスＳＩＤではなく、インクリメントされていない層アドレスＳＩＤを下層のコアチップに転送する。これにより、層アドレスＳＩＤの割り付けにおいて不良チップはスキップされる。つまり、各コアチップＣＣ０〜ＣＣ７に割り当てられる層アドレスＳＩＤは固定的ではなく、不良チップ信号ＤＥＦに応じて可変である。尚、不良チップには下層のコアチップと同じ層アドレスＳＩＤが割り当てられることになるが、不良チップにおいてはコントロールロジック回路６３の活性化が禁止されるため、インターフェースチップＩＦからアドレス信号やコマンド信号が入力されても、実際にリード動作やライト動作を行うことはない。
このようにして設定された層アドレスＳＩＤは、同じコアチップＣＣ０〜ＣＣ７内の層アドレス比較回路４７に供給される。層アドレス比較回路４７は、インターフェースチップＩＦから供給されたアドレス情報ＳＩＤＡＤＤが自らのコアチップを指定するものであるか否かを判定する「判定回路」を構成する回路であり、層アドレス発生回路４６より供給される層アドレスＳＩＤと、ＴＳＶを介してインターフェースチップＩＦより供給されるアドレス信号の一部であるアドレス情報ＳＩＤＡＤＤとを比較する。そして、層アドレスＳＩＤとアドレス情報ＳＩＤＡＤＤが一致すると、層アドレス比較回路４７はイネーブル信号ＳＩＤＥＮを活性化させる。アドレス情報ＳＩＤＡＤＤは、アドレス信号の上位３ビット（Ａ１３，Ａ１４，Ａ１５）である。アドレス情報ＳＩＤＡＤＤについては、図２（ａ）に示すタイプのＴＳＶ１を介して各コアチップＣＣ０〜ＣＣ７に共通に供給されるため、層アドレス比較回路４７によって一致が検出されるコアチップは半導体記憶装置１０の中において１つだけとなる。層アドレス比較回路４７によって一致が検出されると、対応するコントロールロジック回路６３が活性化され、インターフェースチップＩＦから供給された内部コマンドＩＣＭＤが有効となる。
また、層アドレスＳＩＤの下位２ビットであるＳＩＤ０，ＳＩＤ１は、コントロールロジック回路６３内のリフレッシュ制御回路２００にも直接に供給されている。また、リフレッシュ制御回路２００にはモード選択信号ＰＲＡも供給される。これによりリフレッシュ制御回路２００は、インターフェースチップＩＦからリフレッシュ制御信号ＲＥＦｂが発行された場合、モード選択信号ＰＲＡによって第１の動作モードが選択されている場合にはイネーブル信号ＳＩＤＥＮに基づいてリフレッシュ制御信号ＲＥＦｃの生成動作を行う。他方、モード選択信号ＰＲＡによって第２の動作モードが選択されている場合には層アドレスＳＩＤの下位２ビットであるＳＩＤ０，ＳＩＤ１に基づいてリフレッシュ制御信号ＲＥＦｃの生成動作を行う。
図７は、インターフェースチップＩＦに含まれるリフレッシュ制御信号生成回路１００の回路図である。
図７に示すように、リフレッシュ制御信号生成回路１００は、カウンタ回路１１０、状態回路１２０、遅延回路１３０及びＳＲラッチ回路１４０を含んでいる。ＳＲラッチ回路１４０のセット入力端（Ｓ）には、内部リフレッシュコマンドＲＥＦａ及びモード選択信号ＰＲＡの反転信号を受けるＮＡＮＤゲート回路１４１の出力が供給される。このため、モード選択信号ＰＲＡがハイレベル（第１の動作モード）である場合には、ＳＲラッチ回路１４０のセットが禁止される。これに対し、モード選択信号ＰＲＡがローレベル（第２の動作モード）である場合には、内部リフレッシュコマンドＲＥＦａの活性化に応答してＳＲラッチ回路１４０がセットされる。
ＳＲラッチ回路１４０の出力は、ワンショットパルス生成回路１４２及び複合ゲート回路１４３に供給される。複合ゲート回路１４３の出力である内部信号ＲＲＥＦＴは、カウンタ回路１１０の出力であるカウント信号ＣＴとともに、ＡＮＤゲート回路１４４に入力される。ＡＮＤゲート回路１４４の出力は、内部リフレッシュコマンドＲＥＦａとともにＯＲゲート回路１４５に入力され、その出力がリフレッシュ制御信号ＲＥＦｂとして用いられる。
図８は、カウンタ回路１１０の回路図である。
図８に示すように、カウンタ回路１１０は、２つのフリップフロップ回路１１１，１１２と、フリップフロップ回路１１１，１１２の出力ビットＣ０，Ｃ１を受けるＮＡＮＤゲート回路１１３を備えている。フリップフロップ回路１１１，１１２のクロック入力端には内部信号ＲＲＥＦＴが入力されている。これら２つのフリップフロップ回路１１１，１１２は図８に示すように縦続接続されているため、２ビットのバイナリカウンタを構成する。つまり、図９に示すように、内部信号ＲＲＥＦＴが活性化する度にフリップフロップ回路１１１の出力ビットＣ０が反転し、内部信号ＲＲＥＦＴが２回活性化するごとにフリップフロップ回路１１２の出力ビットＣ１が反転する。したがって、初期状態においてローレベルであるカウント信号ＣＴは、内部信号ＲＲＥＦＴの活性化に応答してハイレベルとなり、内部信号ＲＲＥＦＴの４回目の活性化に応答してローレベルに戻る。カウンタ回路１１０のカウント値Ｃ０，Ｃ１は、リセット信号Ｒｅｓｅｔに応答してＣ０，Ｃ１＝（０，０）にリセットされる。
図７に示すように、内部信号ＲＲＥＦＴは、状態回路１２０及び遅延回路１３０にも供給される。状態回路１２０は、内部信号ＲＲＥＦＴが活性化した後、一定期間に亘ってリフレッシュステート信号ＰＭＣＢＡＴをハイレベルとする回路である。リフレッシュステート信号ＰＭＣＢＡＴはリフレッシュ期間中であることを示す信号であり、ＳＲラッチ回路１４０のリセット入力端（Ｒ）に供給される。また、遅延回路１３０は、内部信号ＲＲＥＦＴを遅延させた遅延信号ＲＥを生成する回路である。遅延信号ＲＥは、複合ゲート回路１４３に供給される。
図１０及び図１１はいずれもリフレッシュ制御信号生成回路１００の動作を説明するためのタイミング図であり、図１０は第１の動作モードが選択されている場合の動作を示し、図１１は第２の動作モードが選択されている場合の動作を示している。
上述の通り、インターフェースチップＩＦに含まれるリフレッシュ制御信号生成回路１００は、モード選択信号ＰＲＡがハイレベルである第１の動作モードにおいてはＳＲラッチ回路１４０がセットされないため、図１０に示すように内部信号ＲＲＥＦＴをローレベルに固定する。このため、一回の内部リフレッシュコマンドＲＥＦａに応答して一回のリフレッシュ制御信号ＲＥＦｂが発生するのみであり、カウンタ回路１１０のカウント動作などは行われない。
これに対し、モード選択信号ＰＲＡがローレベルである第２の動作モードにおいては、図１１に示すように、一回の内部リフレッシュコマンドＲＥＦａに応答してＳＲラッチ回路１４０がセットされるため、内部信号ＲＲＥＦＴが活性化する。この内部信号ＲＲＥＦＴは遅延回路１３０に入力され、遅延信号ＲＥとして複合ゲート回路１４３にフィードバックされることから、図１１に示すように、内部信号ＲＲＥＦＴが所定の周期で複数回活性化することになる。内部信号ＲＲＥＦＴはＡＮＤゲート回路１４４及びＯＲゲート回路１４５を介し、リフレッシュ制御信号ＲＥＦｂとして出力される。したがって、リフレッシュ制御信号ＲＥＦｂも所定の周期で活性化する。
内部信号ＲＲＥＦＴの活性化回数はカウンタ回路１１０によってカウントされ、４回目でカウント信号ＣＴがローレベルに変化する。これにより、内部信号ＲＲＥＦＴに基づくリフレッシュ制御信号ＲＥＦｂの活性化が禁止される。その後、リフレッシュステート信号ＰＭＣＢＡＴがローレベルに変化し、ＳＲラッチ回路１４０がリセットされる。
このように、インターフェースチップＩＦに含まれるリフレッシュ制御信号生成回路１００は、第２の動作モードにおいては、一回の内部リフレッシュコマンドＲＥＦａに応答して、リフレッシュ制御信号ＲＥＦｂを４回活性化する。このうち、１回目は内部リフレッシュコマンドＲＥＦａがＯＲゲート回路１４５を通過することによるものであり、２回目から４回目は、ループ状に接続された複合ゲート回路１４３と遅延回路１３０によって自動生成されたものである。
図１２は、各コアチップＣＣ０〜ＣＣ７にそれぞれ含まれるリフレッシュ制御回路２００の回路図である。
図１２に示すように、リフレッシュ制御回路２００は、インターフェースチップＩＦより供給されるリフレッシュ制御信号ＲＥＦｂをカウントするカウンタ回路２１０と、カウンタ回路２１０の出力ビットＣ０，Ｃ１と層アドレスＳＩＤの下位２ビット（ＳＩＤ０，ＳＩＤ１）を比較する比較回路２２０とを有している。
カウンタ回路２１０は、縦続接続された２つのフリップフロップ回路２１１，２１２からなる２ビットのバイナリカウンタであり、これらのクロック入力端にはリフレッシュ制御信号ＲＥＦｂが入力されている。このため、リフレッシュ制御信号ＲＥＦｂが活性化する度にフリップフロップ回路２１１の出力ビットＣ０が反転し、リフレッシュ制御信号ＲＥＦｂが２回活性化するごとにフリップフロップ回路２１２の出力ビットＣ１が反転する。カウンタ回路２１０のカウント値Ｃ０，Ｃ１は、セット信号Ｓｅｔに応答して任意の値、例えばＣ０，Ｃ１＝（０，０）にセットされる。
比較回路２２０は、カウント値Ｃ０，Ｃ１の各ビットと層アドレスＳＩＤの下位２ビット（ＳＩＤ０，ＳＩＤ１）とをそれぞれ比較し、これらが全て一致した場合に、複合ゲート回路２３０を介してイネーブル信号ＲＥＦＥＮをハイレベルに活性化させる。イネーブル信号ＲＥＦＥＮ及びリフレッシュ制御信号ＲＥＦｂは、３入力のＡＮＤゲート回路２３１に入力される。ＡＮＤゲート回路２３１の出力はリフレッシュ制御信号ＲＥＦｃとして用いられる。
ＡＮＤゲート回路２３１の残りの１入力には、イネーブル信号ＳＩＤＥＮａが入力される。イネーブル信号ＳＩＤＥＮａは、ＯＲゲート回路２３２より供給される。ＯＲゲート回路２３２には、イネーブル信号ＳＩＤＥＮ及びモード選択信号ＰＲＡの反転信号が供給される。モード選択信号ＰＲＡは、複合ゲート回路２３０にも供給されている。これにより、モード選択信号ＰＲＡがハイレベル（第１の動作モード）である場合には、比較回路２２０の動作にかかわらずイネーブル信号ＲＥＦＥＮがハイレベルに活性化する一方、イネーブル信号ＳＩＤＥＮａの論理レベルはイネーブル信号ＳＩＤＥＮの論理レベルと一致する。これに対し、モード選択信号ＰＲＡがローレベル（第２の動作モード）である場合には、層アドレス比較回路４７の動作にかかわらずイネーブル信号ＳＩＤＥＮａがハイレベルに活性化する一方、比較回路２２０により一致が検出された場合にのみイネーブル信号ＲＥＦＥＮがハイレベルに活性化する。
図１３及び図１４はいずれも各コアチップＣＣ０〜ＣＣ７にそれぞれ含まれるリフレッシュ制御回路２００の動作を説明するためのタイミング図であり、図１３は第１の動作モードが選択されている場合の動作を示し、図１４は第２の動作モードが選択されている場合の動作を示している。
図１３に示すように、各コアチップＣＣ０〜ＣＣ７にそれぞれ含まれるリフレッシュ制御回路２００は、モード選択信号ＰＲＡがハイレベルである第１の動作モードにおいては、比較回路２２０の動作にかかわらずイネーブル信号ＲＥＦＥＮをハイレベルに活性化する。一方、イネーブル信号ＳＩＤＥＮａの論理レベルはイネーブル信号ＳＩＤＥＮの論理レベルと一致する。このため、各コアチップＣＣ０〜ＣＣ７に含まれるリフレッシュ制御回路２００は、層アドレス比較回路４７によって一致が検出されたことを条件として、一回のリフレッシュ信号ＲＥＦｂに応答して、一回のリフレッシュ信号ＲＥＦｃを活性化する。
これに対し、モード選択信号ＰＲＡがローレベルである第２の動作モードにおいては、図１４に示すように、イネーブル信号ＳＩＤＥＮａはハイレベルに固定される。一方、イネーブル信号ＲＥＦＥＮは、比較回路２２０により一致が検出された場合にのみ活性化することから、インターフェースチップＩＦから供給されるリフレッシュ制御信号ＲＥＦｂが４回活性化する毎に、各コアチップＣＣ０〜ＣＣ７のそれぞれのリフレッシュ制御信号ＲＥＦｃが１回活性化することになる。図１４に示す例では、コアチップＣＣ２／ＣＣ６のそれぞれのリフレッシュ制御回路２００の出力を示したものであり、層アドレスＳＩＤの下位２ビットＳＩＤ０，ＳＩＤ１＝１，０（それらは２つのコアチップＣＣ２／ＣＣ６を指す）であり、このため、カウンタ回路２１０のカウント値がＣ０，Ｃ１＝１，０である場合にリフレッシュ制御信号ＲＥＦｂが活性化されると、リフレッシュ制御信号ＲＥＦｃが活性化することになる。つまり、コアチップＣＣ２／ＣＣ６は、４回のリフレッシュ制御信号ＲＥＦｂの活性化のうち３回目のリフレッシュ制御信号ＲＥＦｂの活性化に応答してリフレッシュされることになる。同様に、コアチップＣＣ０／ＣＣ４のそれぞれのリフレッシュ制御回路２００は、４回のリフレッシュ制御信号ＲＥＦｂの活性化のうち１回目のリフレッシュ制御信号ＲＥＦｂの活性化に応答して、それぞれリフレッシュ制御信号ＲＥＦｃを生成する。コアチップＣＣ１／ＣＣ５のそれぞれのリフレッシュ制御回路２００は、４回のリフレッシュ制御信号ＲＥＦｂの活性化のうち２回目のリフレッシュ制御信号ＲＥＦｂの活性化に応答して、それぞれリフレッシュ制御信号ＲＥＦｃを生成する。コアチップＣＣ３／ＣＣ７のそれぞれのリフレッシュ制御回路２００は、４回のリフレッシュ制御信号ＲＥＦｂの活性化のうち４回目のリフレッシュ制御信号ＲＥＦｂの活性化に応答して、それぞれリフレッシュ制御信号ＲＥＦｃを生成する。これらは、図１９に示される。
図１５は、各コアチップＣＣ０〜ＣＣ７にそれぞれ含まれるリフレッシュ制御信号分割回路３００の動作を説明するためのタイミング図である。
図１５に示すように、リフレッシュ制御信号分割回路３００は、一回のリフレッシュ制御信号ＲＥＦｃに対応して、４回のリフレッシュ制御信号ＲＥＦｄを時系列に生成する。リフレッシュ制御信号ＲＥＦｄは、図４に示したリフレッシュカウンタ６１ｂに供給される。
図１６は、各コアチップＣＣ０〜ＣＣ７にそれぞれ含まれるリフレッシュカウンタ６１ｂの回路図である。
図１６に示すように、リフレッシュカウンタ６１ｂは、インバータＩＮＶを介して循環接続された２つのラッチ回路ＬＴ０，ＬＴ１からなるカウントビット回路ＣＢを複数備え、各カウントビット回路の出力が次段のカウントビット回路のクロックとして用いられる。初段のカウントビット回路のクロックには、リフレッシュ制御信号ＲＥＦｄが用いられる。かかる構成により、リフレッシュカウンタ６１ｂは、リフレッシュ制御信号ＲＥＦｄをカウントするバイナリカウンタとして機能し、そのカウント値のうち下位２ビットはバンクアドレスＢＡＤＤとして用いられ、残りの上位ビットはロウアドレスＸＡＤＤとして用いられる。
図１７は、各コアチップＣＣ０〜ＣＣ７にそれぞれ含まれるリフレッシュカウンタ６１ｂの動作を説明するためのタイミング図である。
図１７に示すように、リフレッシュ制御信号ＲＥＦｄが活性化する度にバンクアドレスＢＡＤＤの値がインクリメントされ、これにより４回のリフレッシュ制御信号ＲＥＦｄに対応してバンクアドレスＢＡＤＤが一周する。バンクアドレスＢＡＤＤが一周すると、バンクアドレスＢＡＤＤの上位ビットであるロウアドレスＸＡＤＤがインクリメントされる。既に説明したとおり、リフレッシュ制御信号ＲＥＦｄは、リフレッシュ制御信号ＲＥＦｃが１回活性化するごとに４回連続して発生することから、リフレッシュ制御信号ＲＥＦｃが１回活性化すると、一つのロウアドレスＸＡＤＤに関連して４つのバンクアドレスＢＡＤＤが生成されることになる。これにより、リフレッシュ制御信号ＲＥＦｃが１回活性化すると、図４に示す各バンクに対応する複数のロウデコーダ５１には１つのロウアドレスＸＡＤＤと１つのロウアドレスＸＡＤＤに夫々関連する４つのバンクアドレスＢＡＤＤが与えられることになる。
ここで、１つのコアチップには８つのバンク０〜７が備えられていることから、リフレッシュカウンタ６１ｂから出力される２ビットのバンクアドレスＢＡＤＤによって、一回のリフレッシュ制御信号ＲＥＦｄに対応して同時に２つのバンクが選択されることになる。具体的には、バンクアドレスＢＡＤＤ＝００である場合にはバンク０とバンク４が選択され、バンクアドレスＢＡＤＤ＝０１である場合にはバンク１とバンク５が選択され、バンクアドレスＢＡＤＤ＝１０である場合にはバンク２とバンク６が選択され、バンクアドレスＢＡＤＤ＝１１である場合にはバンク３とバンク７が選択される。したがって、リフレッシュ制御信号分割回路３００は、一回のリフレッシュ制御信号ＲＥＦｃに対応して時系列に生成する４回のリフレッシュ制御信号ＲＥＦｄによって、バンク０／４、バンク１／５、バンク２／６、バンク３／７の順にリフレッシュ動作を実行する。尚、同時に２つのバンクが選択されることは、２つのバンクに夫々関連するメモリセルアレイ５０が同時にアクセスする又は２つのバンクに夫々関連するメモリセルアレイ５０の動作電流を若干ずらすように遅延をかけることも含まれる。例えば、一回のリフレッシュ制御信号ＲＥＦｄに対応して２つのバンクに夫々関連するセンス回路５３の動作電流を若干ずらすような遅延を含む。半導体装置１０内のノイズ低減に有効である。
図１８は、第１の動作モードが選択されている場合における半導体記憶装置１０の動作を説明するためのタイミング図である。
図１８に示す例では、時刻ｔ０において、外部から一回のリフレッシュコマンドＲＥＦと一回のリフレッシュコマンドＲＥＦに関連するコアチップＣＣ０を指定するアドレス情報ＳＩＤＡＤＤ（第１のアドレス情報）とが入力されている。これに応答して一回のリフレッシュ制御信号ＲＥＦｂが活性化し、これが全てのコアチップＣＣ０〜ＣＣ７に供給される。しかしながら、第１の動作モードが選択されている場合には、アドレス情報ＳＩＤＡＤＤにより指定されるコアチップのみが有効となることから、コアチップＣＣ０において一回のリフレッシュ制御信号ＲＥＦｃが活性化する一方、他のコアチップＣＣ１〜ＣＣ７においてはリフレッシュ制御信号ＲＥＦｃが活性化しない。これにより、コアチップＣＣ０においてのみコアチップＣＣ０に含まれるリフレッシュカウンタ６１ｂが示すアドレスに対して、コアチップＣＣ０のリフレッシュ動作が行われることになる。コアチップＣＣ０のリフレッシュ動作は、上述の通り、時系列な４回のリフレッシュ制御信号ＲＥＦｄによってバンク０／４、バンク１／５、バンク２／６、バンク３／７の順に分散して行われることから、消費電流のピークが抑えられる。
このように、第１の動作モードにおいては、外部から一回のリフレッシュコマンドＲＥＦと一回のリフレッシュコマンドＲＥＦに関連するコアチップＣＣ０を指定するアドレス情報ＳＩＤＡＤＤとに対応して、特定のコアチップのみがリフレッシュ動作を行うことから、他のコアチップについては半導体記憶装置の外部からみたアイドル状態となる。このため、あるコアチップがリフレッシュ動作（リフレッシュアクセス）を行っている途中で、他のコアチップに含まれるメモリセルへのアクセス（外部アクセス）を行うことが可能である。図１８に示す例では、時刻ｔ１において外部から一回のアクティブコマンドＡＣＴと一回のアクティブコマンドＡＣＴに関連するコアチップＣＣ２を指定するアドレス情報ＳＩＤＡＤＤ（第２のアドレス情報）が入力されている。これにより、インターフェースチップＩＦの内部コマンドＩＣＭＤの一種であるアクティブ制御信号ＩＡＣＴが活性化し、これが全てのコアチップＣＣ０〜ＣＣ７に供給される。しかしながら、アドレス情報ＳＩＤＡＤＤによってコアチップＣＣ２が選択されることから、コアチップＣＣ２においてのみアクティブ制御信号ＩＡＣＴが有効となる。コアチップＣＣ２は、アクティブ制御信号ＩＡＣＴに対応して、アクティブコマンドＡＣＴに関連する動作を実行する。
さらに、図１８に示す例では、時刻ｔ２において外部から一回のリフレッシュコマンドＲＥＦと一回のリフレッシュコマンドＲＥＦに関連するコアチップＣＣ１を指定するアドレス情報ＳＩＤＡＤＤ（第１のアドレス情報）が入力されている。時刻ｔ２においてはコアチップＣＣ２がアクセス中（非アイドル状態である外部アクセス中）であるが、アドレス情報ＳＩＤＡＤＤがコアチップＣＣ２とは異なるコアチップＣＣ１を指定していることから、半導体記憶装置１０は時刻ｔ２のリフレッシュコマンドＲＥＦを受け付けることが可能である。時刻ｔ３においてはコアチップＣＣ２がアクセス中（非アイドル状態である外部アクセス中）であるが、アドレス情報ＳＩＤＡＤＤがコアチップＣＣ２とは異なるコアチップＣＣ３を指定していることから、半導体記憶装置１０は時刻ｔ３のアクティブコマンドＡＣＴを受け付けることが可能である。
このように、第１の動作モードが選択されている場合には、半導体記憶装置１０は特定のコアチップを選択してリフレッシュ動作を行うことができる。このため、あるコアチップがリフレッシュ動作を行っている途中で、他のコアチップに含まれるメモリセルへのアクセスを行うことが可能であり、逆に、あるコアチップがアクセス動作を行っている途中で、他のコアチップに対してリフレッシュ動作を行うことが可能である。しかも、１回のリフレッシュコマンドＲＥＦで指定されるチップの記憶容量（メモリセル数）が従来の１／８に減る。よって、半導体記憶装置１０のメモリ容量が大きいほどリフレッシュコマンドの最短発行間隔が長くなるスペックに準拠する必要がある場合であっても、リフレッシュコマンドの最短発行間隔を短くすることも可能となる。具体的には、ＤＤＲ３規格では、記憶容量が１Ｇｂであればリフレッシュコマンドの最短発行間隔が１１０ｎｓ（ｔＲＦＣ＝１１０ｎｓ）であるのに対し、記憶容量が８Ｇｂであればリフレッシュコマンドの最短発行間隔が３５０ｎｓ（ｔＲＦＣ＝３５０ｎｓ）となる。本実施形態による半導体記憶装置１０は、総記憶容量が８Ｇｂであることから、本来であればリフレッシュコマンドの最短発行間隔は３５０ｎｓであるが、上述の通り、１回のリフレッシュコマンドＲＥＦで指定されるチップの記憶容量が総記憶容量の１／８であることから、記憶容量が１Ｇｂである場合と同じ１１０ｎｓ間隔でリフレッシュコマンドを発行することが可能となる。
図１９は、第２の動作モードが選択されている場合における半導体記憶装置１０の動作を説明するためのタイミング図である。
図１９に示す例では、時刻ｔ１０において外部から一回のリフレッシュコマンドＲＥＦが発行されている。更に、第２動作モードにおいては一回のリフレッシュコマンド発行時に関連するアドレス情報ＳＩＤＡＤＤは入力されない。これに応答して４回のリフレッシュ制御信号ＲＥＦｂが時系列に活性化し、これらが全てのコアチップＣＣ０〜ＣＣ７に供給される。しかしながら、各コアチップにおいては、図１４に示す各コアチップＣＣ０〜ＣＣ７にそれぞれ含まれる比較回路２２０の動作波形図によって理解できるように、図１２に示す比較回路２２０によって、時系列な４回のリフレッシュ制御信号ＲＥＦｂのうち所定回数目のリフレッシュ制御信号ＲＥＦｂに対応する場合のみリフレッシュ制御信号ＲＥＦｃが活性化する。よって、図１９に示すように、２つのコアチップＣＣ０／ＣＣ４、２つのコアチップＣＣ１／ＣＣ５、２つのコアチップＣＣ２／ＣＣ６、２つのコアチップＣＣ３／ＣＣ７の順にそれぞれ対応する各コアチップＣＣ０〜ＣＣ７にそれぞれ含まれる比較回路２２０のリフレッシュ制御信号ＲＥＦｃが活性化することになる。これにより、全てのコアチップＣＣ０〜ＣＣ７においてリフレッシュ動作が行われることになる。
このように、第２の動作モードにおいては、外部から一回のリフレッシュコマンドＲＥＦに対応して、全てのコアチップＣＣ０〜ＣＣ７がそれぞれリフレッシュ動作を行う。よって、第１の動作モードとは異なり、全てのコアチップＣＣ０〜ＣＣ７がビジーであるリフレッシュ動作期間中は外部から半導体記憶装置１０へ次のコマンドを発行することはできない。同様に、リード動作やライト動作を行っている途中でリフレッシュコマンドＲＥＦを発行することもできない。また、第２の動作モードにおいては、リフレッシュコマンドの最短発行間隔は記憶容量が８Ｇｂの場合は３５０ｎｓとなる。つまり、第１の動作モードとは異なり、ビジー期間が長い。
尚、第１の動作モードにおいては一回のリフレッシュコマンドＲＥＦに関連して１枚のコアチップしかリフレッシュされないため、第２の動作モードに設定されている場合と比べて、半導体装置１０を制御する外部装置は８倍の頻度でリフレッシュコマンドＲＥＦを発行する必要がある。しかしながら、外部装置は１枚のコアチップに含まれるバンク（独立領域）の数に関わらず、コアチップの枚数倍（本実施形態では８倍）の頻度でリフレッシュコマンドＲＥＦを発行すれば足りることから、リフレッシュコマンドＲＥＦの発行頻度が過剰に高くなることはない。比較例として、１回のリフレッシュコマンドＲＥＦで１つのコアチップの１つのバンクを指定する方法では、外部装置はコアチップの枚数×１枚のコアチップに含まれるバンク数倍（＝本実施形態では６４倍）頻度でリフレッシュコマンドＲＥＦを発行する必要が生じてしまう。これに対し、本実施形態では、上述の通りリフレッシュコマンドＲＥＦの発行頻度が過剰に高くなることはない。
図２０は、変形例による各コアチップＣＣ０〜ＣＣ７にそれぞれ含まれる層アドレス比較回路４７の回路図である。
図２０に示す層アドレス比較回路４７は、層アドレスＳＩＤの各ビット（ＳＩＤ０〜ＳＩＤ２）とアドレス情報ＳＩＤＡＤＤの各ビット（ＳＩＤＡＤＤ０〜ＳＩＤＡＤＤ２）を比較する比較部４００〜４０２と、比較部４００〜４０２の出力を受けるＮＡＮＤゲート回路４０３を含んでいる。ＮＡＮＤゲート回路４０３の出力は、イネーブル信号ＳＩＤＥＮとして用いられる。
比較部４０２には、層アドレスＳＩＤ２及びアドレス情報ＳＩＤＡＤＤ２の他に、モード選択信号ＲＥＦＳｄが入力されている。モード選択信号ＲＥＦＳｄはモードレジスタ６４から供給される信号であり、これがローレベルである場合には、第１の動作モード時において１回のリフレッシュコマンドＲＥＦ当たり１枚のコアチップのみをリフレッシュするシングルスライスモードとなり、ハイレベルである場合には、第１の動作モード時において１回のリフレッシュコマンドＲＥＦ当たり２枚のコアチップのみをリフレッシュするダブルスライスモードとなる。
シングルスライスモードである場合には、層アドレスＳＩＤの各ビットＳＩＤ０〜ＳＩＤ２とアドレス情報ＳＩＤＡＤＤの各ビットＳＩＤＡＤＤ０〜ＳＩＤＡＤＤ２が全て一致した場合に、イネーブル信号ＳＩＤＥＮが活性化する。このため、イネーブル信号ＳＩＤＥＮが活性化するコアチップは１枚だけとなる。これに対し、ダブルスライスモードである場合には、比較部４０２による比較動作が無効化され、強制的に一致判定される。その結果、イネーブル信号ＳＩＤＥＮが活性化するコアチップは２枚となる。活性化する２枚のコアチップの組み合わせは固定的であり、コアチップＣＣ０／ＣＣ４、コアチップＣＣ１／ＣＣ５、コアチップＣＣ２／ＣＣ６、コアチップＣＣ３／ＣＣ７がそれぞれペアとなる。
図２１は、ダブルスライスモードにおける動作を説明するためのタイミング図である。シングルスライスモードにおける動作は、図１８を用いて説明したとおりである。
図２１に示すように、時刻ｔ０において外部からリフレッシュコマンドＲＥＦとコアチップＣＣ０を指定するアドレス情報ＳＩＤＡＤＤが入力されると、コアチップＣＣ０，ＣＣ４においてコアチップＣＣ０，ＣＣ４にそれぞれ含まれるリフレッシュ制御回路からそれぞれ対応する一回のリフレッシュ制御信号ＲＥＦｃが活性化する。これにより、コアチップＣＣ０，ＣＣ４においてリフレッシュ動作が同時に行われる。また、時刻ｔ２において外部からリフレッシュコマンドＲＥＦとコアチップＣＣ１を指定するアドレス情報ＳＩＤＡＤＤが入力されると、コアチップＣＣ１，ＣＣ５においてコアチップＣＣ１，ＣＣ５にそれぞれ含まれるリフレッシュ制御回路からそれぞれ対応する一回のリフレッシュ制御信号ＲＥＦｃが活性化する。これにより、コアチップＣＣ１，ＣＣ５においてリフレッシュ動作が行われる。尚、同時に２つのコアチップが選択されることは、２つのコアチップに夫々関連するメモリセルアレイ５０が同時にアクセスする又は２つのコアチップに夫々関連するメモリセルアレイ５０の動作電流を若干ずらすように遅延をかけることも含まれる。例えば、一回のリフレッシュ制御信号ＲＥＦｄに対応して２つのバンクに夫々関連するセンス回路５３の動作電流を若干ずらすような遅延を含む。半導体装置１０内のノイズ低減に有効である。
このように、ダブルスライスモードでは、リフレッシュ動作時においてアドレス情報ＳＩＤＡＤＤの最上位ビットＳＩＤＡＤＤ２が無効化されることから、第１の動作モードであっても１回のリフレッシュコマンドＲＥＦで２枚のコアチップをリフレッシュすることができる。これにより、リフレッシュコマンドＲＥＦの発行頻度を更に少なくすることが可能となる。但し、ダブルスライスモードでは２枚のコアチップが同時にリフレッシュされることから、リフレッシュ動作中にアクセス可能なコアチップは８枚中６枚となる。
尚、リフレッシュ動作時において無効化するアドレス情報ＳＩＤＡＤＤのビット数を増やせば、１回のリフレッシュコマンドＲＥＦでリフレッシュされるコアチップの枚数を増やすことが可能である。例えば、アドレス情報ＳＩＤＡＤＤ１〜２を無効化すれば、１回のリフレッシュコマンドＲＥＦで４枚のコアチップをリフレッシュすることができる。
次に、本発明の第２の実施形態について説明する。
図２２は、本発明の第２の実施形態において使用するインターフェースチップＩＦに含まれるリフレッシュ制御信号生成回路１００ａの回路図である。リフレッシュ制御信号生成回路１００ａは、図７に示したリフレッシュ制御信号生成回路１００の代わりに使用する回路である。
図２２に示すように、リフレッシュ制御信号生成回路１００ａにおいては、セルフリフレッシュ状態信号ＰＳＥＬＦとクロックイネーブル信号ＰＣＫＥが用いられる。セルフリフレッシュ状態信号ＰＳＥＬＦは、外部からセルフリフレッシュエントリコマンドが発行された場合にハイレベルとなる信号であり、セルフリフレッシュモードにエントリーしていることを示す状態信号である。また、クロックイネーブル信号ＰＣＫＥは、外部から供給されたクロックイネーブル信号ＣＫＥをバッファリングした内部コマンドである。セルフリフレッシュエントリコマンドが発行されると、クロックイネーブル信号ＣＫＥは直ちにローレベルとされる。
セルフリフレッシュ状態信号ＰＳＥＬＦ及びクロックイネーブル信号ＣＫＥは、ＯＲゲート回路１５０に入力され、その出力が複合ゲート回路１５１に入力される。複合ゲート回路１５１は、図７に示した複合ゲート回路１４５に相当する回路であり、その出力はリフレッシュ制御信号ＲＥＦｂとして用いられる。上述の通り、セルフリフレッシュエントリコマンドが発行されると、クロックイネーブル信号ＣＫＥはローレベルとなることから、セルフリフレッシュ状態信号ＰＳＥＬＦがハイレベルに変化するまでの間は、リフレッシュ制御信号ＲＥＦｂの活性化が禁止される。したがって、１回目の内部リフレッシュコマンドＲＥＦａの活性化は無効化される。これを補償すべく、セルフリフレッシュ状態信号ＰＳＥＬＦがハイレベルに変化すると、ワンショットパルス生成回路１５１がワンショット信号を発生し、ＯＲゲート回路１５２を介してリフレッシュ制御信号ＲＥＦｂを活性化させる。同時に、ＳＲラッチ回路１４０がセットされ、モード選択信号ＰＲＡにかかわらず、第２の動作モードと同様の動作が開始される。つまり、リフレッシュ制御信号生成回路１００ａは、内部リフレッシュコマンドＲＥＦａが活性化する度に、４回のリフレッシュ制御信号ＲＥＦｂを生成する。
その後は、図示しないインターフェースチップＩＦに含まれるリフレッシュタイマによって半導体装置１０の外部とは非同期に周期的に自動生成される内部リフレッシュコマンドＲＥＦａが活性化する度に、リフレッシュ制御信号ＲＥＦｂが４回活性化される。
図２３は、本発明の第２の実施形態において使用する各コアチップＣＣ０〜ＣＣ７にそれぞれ含まれるリフレッシュ制御回路２００ａの回路図である。リフレッシュ制御回路２００ａは、図１２に示したリフレッシュ制御回路２００の代わりに使用する回路である。
図２３に示すように、リフレッシュ制御回路２００ａにおいては、セルフリフレッシュ状態信号ＰＳＥＬＦの反転信号がＡＮＤゲート回路２３３に供給される。このため、複合ゲート回路２３０の出力であるイネーブル信号ＲＥＦＥＮが常時活性化されるのは、モード選択信号ＰＲＡ＝Ｈ、セルフリフレッシュ状態信号ＰＳＥＬＦ＝Ｌの場合のみとなる。換言すれば、第１の動作モードであっても、セルフリフレッシュモードにエントリーしている場合には、イネーブル信号ＲＥＦＥＮの常時活性化が解除され、比較回路２２０によって一致が検出された場合に限ってイネーブル信号ＲＥＦＥＮが活性化されることになる。また、セルフリフレッシュ状態信号ＰＳＥＬＦは層アドレス比較回路４７にも供給される。
図２４は、本発明の第２の実施形態において使用する各コアチップＣＣ０〜ＣＣ７にそれぞれ含まれる層アドレス比較回路４７ａの回路図である。層アドレス比較回路４７ａは、図２０に示した層アドレス比較回路４７の代わりに使用する回路である。
図２４に示す層アドレス比較回路４７ａは、図２０に示した層アドレス比較回路４７に加え、セルフリフレッシュ状態信号ＰＳＥＬＦを反転させるインバータ４０５と、ＮＡＮＤゲート回路４０３及びインバータ４０５の出力を受けるＮＡＮＤゲート回路４０４が設けられている。ＮＡＮＤゲート回路４０４の出力は、イネーブル信号ＳＩＤＥＮとして用いられる。かかる構成により、セルフリフレッシュ状態信号ＰＳＥＬＦがハイレベルであると、イネーブル信号ＳＩＤＥＮは強制的にハイレベルとなる。
これらのように、本実施形態（第２の実施形態）によれば、半導体記憶装置１０は、第１の動作モードが選択されている場合であっても、セルフリフレッシュモードにエントリーした場合には第２の動作モードと同様のリフレッシュ動作を行うことから、半導体記憶装置１０の内部でアドレス情報ＳＩＤＡＤＤを生成することなく、全てのコアチップＣＣ０〜ＣＣ７をリフレッシュすることが可能となる。
図２５は、上記実施形態による半導体記憶装置１０を用いたデータ処理システムの構成を示す図である。
図２５に示すデータ処理システムは、半導体記憶装置１０とこれに接続されたメモリコントローラ５００によって構成される。メモリコントローラ５００には予め定められた期間内にリフレッシュコマンドを複数回発行するリフレッシュコマンド発行回路（第１の回路）５１０が含まれており、半導体記憶装置１０に対して定期的にリフレッシュコマンドＲＥＦを発行する。また、メモリコントローラ５００には、アドレス情報ＳＩＤＡＤＤを発行するアドレス情報発行回路５２０が含まれており、半導体記憶装置１０が第１の動作モードである場合には、リフレッシュコマンドを発行するたびに、これに付随させてアドレス情報ＳＩＤＡＤＤを発行する。一方、メモリコントローラ５００は、リフレッシュコマンドＲＥＦを発行する際にバンクアドレスは発行しない。リフレッシュ動作に関するバンクアドレスはコアチップＣＣ０〜ＣＣ７内のリフレッシュカウンタ６１ｂによって自動生成されるからである。半導体記憶装置１０を第１の動作モードとするか第２の動作モードとするかは、メモリコントローラ５００に含まれる動作モード設定回路（第３の回路）５３０により設定される。
すでに説明した通り、半導体記憶装置１０が第１の動作モードに設定されている場合には、アドレス情報ＳＩＤＡＤＤにより指定される１又は２以上のコアチップが選択的にリフレッシュされる。このため、リフレッシュコマンド発行回路５１０が予め定められた期間内に発行するリフレッシュコマンドＲＥＦの発行回数は、半導体記憶装置１０が第１の動作モードに設定されている場合の方が第２の動作モードに設定されている場合よりも多くなる。
具体的には、半導体記憶装置１０が第１の動作モードに設定されている場合において、１回のリフレッシュコマンドＲＥＦに応答して１枚のコアチップのみがリフレッシュされる場合（図１８参照）には、第２の動作モードに設定されている場合と比べて８倍（＝２３）の頻度でリフレッシュコマンドＲＥＦを発行する必要がある。また、半導体記憶装置１０が第１の動作モードに設定されている場合において、１回のリフレッシュコマンドＲＥＦに応答して２枚のコアチップのみがリフレッシュされる場合（図２１参照）には、第２の動作モードに設定されている場合と比べて４倍（＝２２）の頻度でリフレッシュコマンドＲＥＦを発行する必要がある。このように、半導体記憶装置１０が第１の動作モードに設定されている場合にリフレッシュコマンド発行回路５１０が予め定められた期間内に発行すべきリフレッシュコマンドＲＥＦの発行回数は、半導体記憶装置１０が第２の動作モードに設定されている場合にリフレッシュコマンド発行回路５１０が予め定められた期間内に発行すべきリフレッシュコマンドＲＥＦの発行回数の２のべき乗倍となる。
また、通常のアクセスにおいては、メモリコントローラ５００から半導体記憶装置１０のコマンド端子１２にリードコマンドやライトコマンドが供給されるとともに、アドレス端子１３にアドレス信号ＡＤＤが供給される。これにより、リード動作であれば半導体記憶装置１０のデータ入出力端子１４からリードデータＤＱがメモリコントローラ５００へ供給され、ライト動作であればメモリコントローラ５００から半導体記憶装置１０のデータ入出力端子１４にライトデータＤＱが供給される。
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
例えば、上記実施形態においては、コアチップとしてＤＤＲ３型のＳＤＲＡＭを用いているが、本発明がこれに限定されるものではない。したがって、ＤＤＲ３型以外のＤＲＡＭであっても構わないし、リフレッシュ動作が必要な半導体メモリであればＤＲＡＭ以外の半導体メモリであっても構わない。また、全てのコアチップが積層されていることも必須でなく、一部又は全部のコアチップが平面的に配置されていても構わない。さらに、コアチップ数についても８個に限定されるものではない。
また、上記実施形態では、各コアチップＣＣ０〜ＣＣ７にて用いられるモード選択信号ＰＲＡを当該コアチップ内のモードレジスタ６４から供給しているが、インターフェースチップ内のモードレジスタ４２から各コアチップＣＣ０〜ＣＣ７にモード選択信号ＰＲＡを供給しても構わない。さらに、モード選択信号ＰＲＡがメモリコントローラ５００によって切り替え可能である必要はなく、ＲＯＭなどを用いて半導体記憶装置の製造段階で半導体記憶装置の製造業者が動作モードを固定しても構わない。
また、上記実施形態では、各コアチップＣＣ０〜ＣＣ７にそれぞれ含まれるリフレッシュ制御信号分割回路３００を用いることにより、各コアチップＣＣ０〜ＣＣ７がそれぞれ生成するリフレッシュ制御信号ＲＥＦｃの活性化に応答して８つのバンクを４回に分けてリフレッシュしているが、これら８つのバンクのリフレッシュ方法については特に限定されず、１バンクずつ８回に分けてリフレッシュしても構わないし、４バンクずつ２回に分けてリフレッシュしても構わないし、８バンクを同時にリフレッシュしても構わない。
また、上記実施形態では、第２の動作モードに設定されている場合、インターフェースチップＩＦが生成する一回の内部リフレッシュコマンドＲＥＦａに応答してインターフェースチップＩＦが生成するリフレッシュ制御信号ＲＥＦｂを４回活性化させているが、全てのコアチップＣＣ０〜ＣＣ７がそれぞれリフレッシュされる限り、インターフェースチップＩＦが生成するリフレッシュ制御信号ＲＥＦｂの活性化回数は特に限定されない。具体的には、コアチップの数をｍとした場合、第２の動作モードにおいては、インターフェースチップＩＦに含まれるリフレッシュ制御信号生成回路１００は内部リフレッシュコマンドＲＥＦａに応答してリフレッシュ制御信号ＲＥＦｂをｍ／２ｎ回（ｎは０以上の整数）活性化させ、これによって全てのコアチップＣＣ０〜ＣＣ７を同時にそれぞれリフレッシュすればよい。
１〜３ ＴＳＶ
４〜６ 内部回路
１０ 半導体記憶装置
１１ａ，１１ｂ クロック端子
１１ｃ クロックイネーブル端子
１２ａ〜１２ｅ コマンド端子
１３ アドレス端子
１４ データ入出力端子
１５ａ，１５ｂ データストローブ端子
１６ キャリブレーション端子
１７ａ，１７ｂ 電源端子
２１ クロック発生回路
２２ ＤＬＬ回路
２３ 入出力バッファ回路
２４ キャリブレーション回路
２５ データラッチ回路
３１ コマンド入力バッファ
３２ コマンドデコーダ
３３ 不良チップ情報保持回路
４１ アドレス入力バッファ
４２ モードレジスタ
４３ パワーオン検出回路
４４ 層アドレス設定回路
４５ 層アドレスコントロール回路
４６ 層アドレス発生回路
４６ａ 層アドレスレジスタ
４６ｂ インクリメント回路
４６ｃ 転送回路
４７，４７ａ 層アドレス比較回路
５０ メモリセルアレイ
５１ ロウデコーダ
５２ カラムデコーダ
５３ センス回路
５４ データコントロール回路
５５ 入出力回路
６１ ロウ制御回路
６１ａ アドレスバッファ
６１ｂ リフレッシュカウンタ
６２ カラム制御回路
６２ａ アドレスバッファ
６２ｂ バーストカウンタ
６３ コントロールロジック回路
６４ モードレジスタ
６５ コマンドデコーダ
７０ 内部電圧発生回路
７１ パワーオン検出回路
８０ シリコン基板
８１ 層間絶縁膜
８２ 絶縁リング
８３，８６ ＴＳＶの端部
８４ 裏面バンプ
８５ 表面バンプ
９１ 電極
９２ スルーホール電極
９３ 再配線層
９４ ＮＣＦ
９５ リードフレーム
９６ アンダーフィル
９７ 封止樹脂
１００，１００ａ リフレッシュ制御信号生成回路
１１０ カウンタ回路
１２０ 状態回路
１３０ 遅延回路
１４０ ＳＲラッチ回路
２００，２００ａ リフレッシュ制御回路
２１０ カウンタ回路
２２０ 比較回路
３００ リフレッシュ制御信号分割回路
４００〜４０２ 比較部
５００ メモリコントローラ
５１０ リフレッシュコマンド発行回路
５２０ アドレス情報発行回路
５３０ 動作モード設定回路
ＢＡＤＤ バンクアドレス
ＸＡＤＤ ロウアドレス
ＣＣ０〜ＣＣ７ コアチップ
ＩＦ インターフェースチップ
ＩＰ インターポーザ
ＰＲＡ モード選択信号
ＳＩＤ 層アドレス
ＳＩＤＥＮ イネーブル信号
ＳＩＤＡＤＤ アドレス情報
ＲＥＦＥＮ イネーブル信号
ＲＥＦ リフレッシュコマンド
ＲＥＦａ 内部リフレッシュコマンド
ＲＥＦｂ〜ＲＥＦｄ リフレッシュ制御信号
ＳＢ 外部端子
ＳＥＬ チップ選択情報
ＴＳＶ 貫通電極
アドレス端子１３は、アドレス信号Ａ０〜Ａ１５，ＢＡ０〜ＢＡ２が供給される端子であり、供給されたアドレス信号Ａ０〜Ａ１５，ＢＡ０〜ＢＡ２は、インターフェースチップＩＦに設けられたアドレス入力バッファ４１に供給される。アドレス入力バッファ４１の出力は、ＴＳＶを介してコアチップＣＣ０〜ＣＣ７に共通に供給される。アドレス入力バッファ４１は、コマンド入力バッファ３１の制御により、半導体記憶装置１０の外部から供給されたアドレス信号Ａ０〜Ａ１５，ＢＡ０〜ＢＡ２を、それぞれ外部から取り込み保持（確定）する。これは、クロック発生回路に関連する外部クロック信号ＣＫ，／ＣＫのエッジに対応する。つまり、インターフェースチップＩＦが含むアドレス入力バッファ４１は、半導体記憶装置１０の外部と通信するに必要な外部クロック信号ＣＫ，／ＣＫのエッジを基準とした所謂供給される入力信号のセットアップ／ホールドの時間を満足するように動作する。アドレス入力バッファ４１は、ＴＳＶを介して確定されたアドレス信号を、関連するＴＳＶを介して入力バッファＢ１に供給する。また、モードレジスタセットにエントリーしている場合には、アドレス信号Ａ０〜Ａ１５はインターフェースチップＩＦに設けられたモードレジスタ４２に供給される。モードレジスタ４２は、半導体記憶装置１０の全体の動作モードなどが予め設定されるレジスタであり、第１の動作モードに設定されている場合にはモード選択信号ＰＲＡはハイレベルとなり、第２の動作モードに設定されている場合にはモード選択信号ＰＲＡはローレベルとなる。図４に示すように、モード選択信号ＰＲＡはリフレッシュ制御信号生成回路１００に供給される。また、アドレス信号ＢＡ０〜ＢＡ２（バンクアドレス）については、インターフェースチップＩＦに設けられた図示しないアドレスデコーダによってデコードされ、これにより得られるバンク選択信号Ｂがデータラッチ回路２５に供給される。これは、ライトデータのバンク選択がインターフェースチップＩＦ内で行われるためである。尚、アドレス信号Ａ０〜Ａ１５のうち、アドレス信号Ａ１３，Ａ１４，Ａ１５の３ビットは、コアチップＣＣ０〜ＣＣ７を選択するための情報であり、アドレス情報ＳＩＤＡＤＤと呼ぶことがある。
図１３に示すように、各コアチップＣＣ０〜ＣＣ７にそれぞれ含まれるリフレッシュ制御回路２００は、モード選択信号ＰＲＡがハイレベルである第１の動作モードにおいては、比較回路２２０の動作にかかわらずイネーブル信号ＲＥＦＥＮをハイレベルに活性化する。一方、イネーブル信号ＳＩＤＥＮａの論理レベルはイネーブル信号ＳＩＤＥＮの論理レベルと一致する。このため、各コアチップＣＣ０〜ＣＣ７に含まれるリフレッシュ制御回路２００は、層アドレス比較回路４７によって一致が検出されたことを条件として、一回のリフレッシュ制御信号ＲＥＦｂに応答して、一回のリフレッシュ制御信号ＲＥＦｃを活性化する。
セルフリフレッシュ状態信号ＰＳＥＬＦ及びクロックイネーブル信号ＣＫＥは、ＯＲゲート回路１５０に入力され、その出力が複合ゲート回路１５１に入力される。複合ゲート回路１５１は、図７に示したＯＲゲート回路１４５に相当する回路であり、その出力はリフレッシュ制御信号ＲＥＦｂとして用いられる。上述の通り、セルフリフレッシュエントリコマンドが発行されると、クロックイネーブル信号ＣＫＥはローレベルとなることから、セルフリフレッシュ状態信号ＰＳＥＬＦがハイレベルに変化するまでの間は、リフレッシュ制御信号ＲＥＦｂの活性化が禁止される。したがって、１回目の内部リフレッシュコマンドＲＥＦａの活性化は無効化される。これを補償すべく、セルフリフレッシュ状態信号ＰＳＥＬＦがハイレベルに変化すると、ワンショットパルス生成回路１５２がワンショット信号を発生し、ＯＲゲート回路１５３を介してリフレッシュ制御信号ＲＥＦｂを活性化させる。同時に、ＳＲラッチ回路１４０がセットされ、モード選択信号ＰＲＡにかかわらず、第２の動作モードと同様の動作が開始される。つまり、リフレッシュ制御信号生成回路１００ａは、内部リフレッシュコマンドＲＥＦａが活性化する度に、４回のリフレッシュ制御信号ＲＥＦｂを生成する。

Claims (33)

  1. 夫々が、リフレッシュ動作によってデータの保持が必要な複数のメモリセルを有し、それぞれ異なるチップ情報が割り当てられた複数のコアチップと、
    外部から供給されるリフレッシュコマンドと、前記リフレッシュコマンドの実行に必要な前記チップ情報に関連する第１のアドレス情報とを受け、前記リフレッシュコマンドに基づきリフレッシュ制御信号を生成し、前記リフレッシュ制御信号及び前記第１のアドレス情報を前記複数のコアチップへ共通に供給するインターフェースチップと、を備え、
    前記複数のコアチップは、夫々が、
    前記インターフェースチップから共通に供給された前記第１のアドレス情報が自らのコアチップを指定するものであるか否かを判定する判定回路と、
    前記第１のアドレス情報が自らのコアチップを指定するものであるとき、前記リフレッシュ制御信号に基づき、自らのメモリセルをリフレッシュするリフレッシュ制御回路と、を含む、ことを特徴とする半導体記憶装置。
  2. 前記複数のコアチップにそれぞれ設けられた前記複数のメモリセルは、互いに非排他的に制御される複数の独立領域に分類され、
    互いに異なる前記複数のコアチップにそれぞれ属する複数の独立領域は一つのメモリバンクを構成し、これにより前記複数のコアチップは複数の前記メモリバンクを有する、ことを特徴とする請求項１に記載の半導体記憶装置。
  3. 前記複数のコアチップのうち前記判定回路の判定によって選択されたコアチップは、一回の前記リフレッシュ制御信号に基づき、前記選択されたコアチップに含まれる前記複数の独立領域をそれぞれリフレッシュする、ことを特徴とする請求項２に記載の半導体記憶装置。
  4. 更に、前記複数のコアチップは、夫々が、
    前記判定回路の判定によって選択された場合にリフレッシュすべきメモリセルのアドレスを生成するリフレッシュカウンタを含む、ことを特徴とする請求項２又は３に記載の半導体記憶装置。
  5. 前記選択されたコアチップに関連する前記リフレッシュカウンタは、前記リフレッシュ制御信号が一回活性化する度に、前記選択されたコアチップに関連する前記複数の独立領域に関連する複数のバンクアドレスを生成し、
    前記選択されたコアチップに関連する前記リフレッシュ制御回路は、前記複数のバンクアドレスにそれぞれ対応して前記複数の独立領域をリフレッシュする、ことを特徴とする請求項４に記載の半導体記憶装置。
  6. 前記判定回路は、前記チップ情報の少なくとも一部と前記第１のアドレス情報の少なくとも一部とを比較することにより、前記第１のアドレス情報が自らのコアチップを指定するものであるか否かを判定する、ことを特徴とする請求項１乃至５のいずれか一項に記載の半導体記憶装置。
  7. 前記半導体記憶装置は第１及び第２の動作モードを有し、
    前記インターフェースチップは、一回の前記リフレッシュコマンドに応答して前記リフレッシュ制御信号を生成するリフレッシュ制御信号生成回路を含み、
    前記リフレッシュ制御信号生成回路は、前記第１の動作モードにおいては前記一回のリフレッシュコマンドに応答して一回の前記リフレッシュ制御信号を生成し、前記第２の動作モードにおいては前記一回のリフレッシュコマンドに応答して複数回の前記リフレッシュ制御信号を生成する、ことを特徴とする請求項１乃至６のいずれか一項に記載の半導体記憶装置。
  8. 前記リフレッシュ制御回路に関連して、
    前記第１の動作モードにおいては、それぞれ対応する前記判定回路の判定によって該コアチップが選択された場合、前記選択された該コアチップに設けられた前記リフレッシュ制御回路が、前記リフレッシュ制御信号が前記インターフェースチップから発生する度に該コアチップに含まれる前記メモリセルをリフレッシュし、
    前記第２の動作モードにおいては、前記判定回路の判定によって該コアチップが選択されたか否かに関わらず、前記複数回のリフレッシュ制御信号が予め定められた回数前記インターフェースチップから発生するごとに、前記複数のコアチップにそれぞれ設けられた複数の前記リフレッシュ制御回路が、それぞれ対応する前記複数のコアチップにそれぞれ含まれる前記メモリセルをリフレッシュする、ことを特徴とする請求項７に記載の半導体記憶装置。
  9. 前記複数のコアチップは、前記予め定められたリフレッシュ制御信号の発生回数のうち互いに異なる回数番目にそれぞれ対応して前記メモリセルをリフレッシュする、ことを特徴とする請求項８に記載の半導体記憶装置。
  10. 更に、少なくとも前記インターフェースチップ及び前記複数のコアチップのいずれか一方に前記第１の動作モード又は前記第２の動作モードを選択するモードレジスタを備える、ことを特徴とする請求項７乃至９のいずれか一項に記載の半導体記憶装置。
  11. 前記複数のコアチップの数をｍとした場合、前記第２の動作モードにおいては、前記リフレッシュ制御信号生成回路は一回の前記リフレッシュコマンドに応答して前記リフレッシュ制御信号をｍ／２ｎ回（ｎは０以上の整数）活性化させる、ことを特徴とする請求項７乃至１０のいずれか一項に記載の半導体記憶装置。
  12. 前記インターフェースチップは、前記外部から供給される第１のアドレス情報を前記リフレッシュコマンドに基づきラッチし第３のアドレス情報として確定し、前記確定された第３のアドレス情報を前記第１のアドレス情報として前記複数のコアチップへ共通に供給する、ことを特徴とする請求項１乃至１１のいずれか一項に記載の半導体記憶装置。
  13. 前記リフレッシュコマンドはオートリフレッシュコマンドである、ことを特徴とする請求項１乃至１２のいずれか一項に記載の半導体記憶装置。
  14. 前記インターフェースチップは、外部から供給されるセルフリフレッシュエントリコマンドに応答してセルフリフレッシュモードにエントリーし、前記リフレッシュ制御信号を周期的に発生する、ことを特徴とする請求項１３に記載の半導体記憶装置。
  15. 前記セルフリフレッシュモードにおいては、前記第１及び第２の動作モードのいずれが選択されている場合であっても、前記リフレッシュ制御回路は前記判定回路の判定によって該コアチップが選択されたか否かに関わらず、前記複数回のリフレッシュ制御信号が予め定められた回数発生するごとにそれぞれ対応する前記複数のコアチップにそれぞれ含まれる前記メモリセルをリフレッシュする、ことを特徴とする請求項１４に記載の半導体記憶装置。
  16. 前記複数のコアチップが互いに積層されており、前記リフレッシュ制御信号及び前記第１のアドレス情報は、前記複数のコアチップにそれぞれ設けられ互いに電気的に共通な複数の貫通電極を介して、前記インターフェースチップから前記複数のコアチップへ共通に供給される、ことを特徴とする請求項１乃至１５のいずれか一項に記載の半導体記憶装置。
  17. 前記複数のコアチップと前記インターフェースチップが積層され、
    更に、前記インターフェースチップが外部から供給される前記リフレッシュコマンド及び前記第１のアドレス情報に夫々関連する複数の外部端子を備える、ことを特徴とする請求項１６に記載の半導体記憶装置。
  18. 前記インターフェースチップは、外部と第１の動作周波数で通信するフロントエンド機能を有し、
    前記複数のコアチップは、前記第１の動作周波数よりも低い第２の動作周波数で前記インターフェースチップと通信するバックエンド機能を有する、ことを特徴とする請求項１乃至１７のいずれか一項に記載の半導体記憶装置。
  19. 前記インターフェースチップは、
    外部から供給された前記リフレッシュコマンド及び第１の前記コアチップを指定する前記第１のアドレス情報に基づいて前記第１のコアチップがリフレッシュ動作を実行する中で、外部から供給されたアクティブコマンド及び前記アクティブコマンドの実行に必要な第２の前記コアチップを指定する前記チップ情報に関連する第２のアドレス情報が供給されたことに応答して、アクティブ制御信号及び前記第２のコアチップを指定する前記第２のアドレス情報を前記複数のコアチップへ共通に供給し、
    前記半導体記憶装置は、前記第１のコアチップがリフレッシュ動作を実行する中で、前記第２のコアチップに関連する前記複数のメモリセルの複数のデータを前記外部と通信するリード動作又はライト動作を行う、ことを特徴とする請求項１乃至１８のいずれか一項に記載の半導体記憶装置。
  20. 前記インターフェースチップは、前記第２のアドレス情報を、前記第１のアドレス情報と同一の信号線を経由して前記複数のコアチップへ共通に供給する、ことを特徴とする請求項１９に記載の半導体記憶装置。
  21. 前記インターフェースチップは、
    前記外部から供給されたアクティブコマンド及び前記アクティブコマンドの実行に必要な前記第１のコアチップを指定する前記第２のアドレス情報に基づいて前記第１のコアチップをアクセスしている途中で、前記外部から供給されたリフレッシュコマンド及び前記リフレッシュコマンドの実行に必要な前記第２のコアチップを指定する前記第１のアドレス情報が供給されたことに応答して、前記リフレッシュ制御信号及び前記第２のコアチップを指定する前記第１のアドレス情報を前記複数のコアチップに共通に供給し、これにより前記第１のコアチップがリード動作又はライト動作を行っている途中で前記第２のコアチップに対するリフレッシュ動作を行う、ことを特徴とする請求項１９または２０に記載の半導体記憶装置。
  22. インターフェースチップと複数のコアチップとを含む半導体記憶装置を制御するメモリコントローラであって、
    予め定められた期間内にリフレッシュコマンドを複数回発行する第１の回路と、
    前記複数のコアチップを選択するアドレス情報を、前記リフレッシュコマンド毎に付随させて発行する第２の回路と、を含むことを特徴とするメモリコントローラ。
  23. 前記複数のコアチップにそれぞれ設けられた複数のメモリセルは、互いに非排他的に制御される複数の独立領域に分類され、
    前記メモリコントローラは、前記リフレッシュコマンドを発行する際、前記独立領域を選択するバンクアドレスを発行しない、ことを特徴とする請求項２２に記載のメモリコントローラ。
  24. 更に、前記半導体記憶装置を第１又は第２の動作モードに設定する第３の回路を含み、
    前記第１の回路が前記予め定められた期間内に発行する複数の前記リフレッシュコマンドの発行回数は、前記半導体記憶装置が前記第１の動作モードに設定されている場合の方が前記第２の動作モードに設定されている場合よりも多い、ことを特徴とする請求項２２又は２３に記載のメモリコントローラ。
  25. 前記半導体記憶装置を前記第１の動作モードに設定した場合に前記第１の回路が前記予め定められた期間内に発行する前記複数のリフレッシュコマンドの発行回数は、前記半導体記憶装置を前記第２の動作モードに設定した場合に前記第１の回路が前記予め定められた期間内に発行する前記複数のリフレッシュコマンドの発行回数の２のべき乗倍である、ことを特徴とする請求項２４に記載のメモリコントローラ。
  26. 前記半導体記憶装置を前記第２の動作モードに設定した場合、前記メモリコントローラは、前記リフレッシュコマンドに前記複数のコアチップを選択するアドレス情報を付随しない、ことを特徴とする請求項２４に記載のメモリコントローラ。
  27. 夫々が、複数のメモリセル及びそれらメモリセルをリフレッシュするリフレッシュ制御回路を含む複数のコアチップと、
    前記複数のコアチップを制御するインターフェースチップと、で構成された半導体記憶装置と、
    前記半導体記憶装置を制御するメモリコントローラと、を備え、
    前記メモリコントローラは、
    予め定められた期間内にリフレッシュコマンドを複数回発行する第１の回路と、
    前記複数のコアチップを選択するアドレス情報を、前記リフレッシュコマンド毎に付随させて発行する第２の回路と、を含み、
    前記インターフェースチップは、
    前記メモリコントローラから供給される前記リフレッシュコマンド及び前記アドレス情報を受け、前記リフレッシュコマンドに基づきリフレッシュ制御信号を生成するリフレッシュ制御信号生成回路を含み、
    前記リフレッシュ制御信号及び前記アドレス情報を、それぞれ前記複数のコアチップに共通に供給し、
    前記複数のコアチップは、夫々が、
    前記アドレス情報が自らのコアチップを指定するものであるか否かを判定する判定回路と、
    前記アドレス情報が自らのコアチップを指定するものであるとき、前記リフレッシュ制御信号に基づき、自らが備える前記メモリセルをリフレッシュするリフレッシュ制御回路と、を含むことを特徴とするメモリシステム。
  28. 前記複数のコアチップにそれぞれ設けられた複数のメモリセルは、互いに非排他的に制御される複数の独立領域に分類され、
    前記メモリコントローラは、前記リフレッシュコマンドを発行する際、前記独立領域を選択するバンクアドレスを発行しない、ことを特徴とする請求項２７に記載のメモリシステム。
  29. 前記半導体記憶装置は第１又は第２の動作モードを有し、
    前記リフレッシュ制御信号生成回路は、前記第１の動作モードにおいては一回の前記リフレッシュコマンドに応答して一回の前記リフレッシュ制御信号を生成し、前記第２の動作モードにおいては前記一回のリフレッシュコマンドに応答して複数回の前記リフレッシュ制御信号を生成する、ことを特徴とする請求項２７又は２８に記載のメモリシステム。
  30. 前記リフレッシュ制御回路に関連して、
    前記第１の動作モードにおいては、前記判定回路の判定によって該コアチップが選択された場合、前記リフレッシュ制御信号が前記インターフェースチップから発生する度に前記選択された該コアチップに設けられた前記リフレッシュ制御回路が、前記メモリセルをリフレッシュし、
    前記第２の動作モードにおいては、前記判定回路の判定によって該コアチップが選択されたか否かに関わらず、前記複数回のリフレッシュ制御信号が予め定められた回数前記インターフェースチップから発生するごとに、前記複数のコアチップにそれぞれ設けられた複数の前記リフレッシュ制御回路が、それぞれ対応する前記複数のコアチップにそれぞれ含まれる前記メモリセルをリフレッシュする、ことを特徴とする請求項２９に記載のメモリシステム。
  31. 前記複数のコアチップが互いに積層されており、前記リフレッシュ制御信号及び前記アドレス情報は、前記複数のコアチップにそれぞれ設けられ互いに電気的に共通な複数の貫通電極を介して、前記インターフェースチップから前記複数のコアチップへ共通に供給される、ことを特徴とする請求項２７乃至３０のいずれか一項に記載のメモリシステム。
  32. 更に、前記メモリコントローラは、前記半導体記憶装置を前記第１又は第２の動作モードに設定する第３の回路を含み、
    前記半導体記憶装置を前記第１の動作モードに設定した場合に前記第１の回路が前記予め定められた期間内に発行する前記複数のリフレッシュコマンドの発行回数は、前記半導体記憶装置を前記第２の動作モードに設定した場合に前記第１の回路が前記予め定められた期間内に発行する前記複数のリフレッシュコマンドの発行回数よりも少ない、ことを特徴とする請求項２９に記載のメモリシステム。
  33. 前記半導体記憶装置を前記第２の動作モードに設定した場合、前記メモリコントローラは、前記リフレッシュコマンドに前記複数のコアチップを選択するアドレス情報を付随しない、ことを特徴とする請求項３２に記載のメモリシステム。
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