KR102190125B1 - 어드레스 리매핑을 위한 적층형 메모리 장치, 이를 포함하는 메모리 시스템 및 어드레스 리매핑 방법 - Google Patents

어드레스 리매핑을 위한 적층형 메모리 장치, 이를 포함하는 메모리 시스템 및 어드레스 리매핑 방법 Download PDF

Info

Publication number
KR102190125B1
KR102190125B1 KR1020140173816A KR20140173816A KR102190125B1 KR 102190125 B1 KR102190125 B1 KR 102190125B1 KR 1020140173816 A KR1020140173816 A KR 1020140173816A KR 20140173816 A KR20140173816 A KR 20140173816A KR 102190125 B1 KR102190125 B1 KR 102190125B1
Authority
KR
South Korea
Prior art keywords
signals
signal
chip
address
chip selection
Prior art date
Application number
KR1020140173816A
Other languages
English (en)
Other versions
KR20160068305A (ko
Inventor
송원형
김덕성
김호기
안수웅
윤하룡
정주연
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020140173816A priority Critical patent/KR102190125B1/ko
Priority to US14/953,642 priority patent/US9891856B2/en
Publication of KR20160068305A publication Critical patent/KR20160068305A/ko
Application granted granted Critical
Publication of KR102190125B1 publication Critical patent/KR102190125B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/06—Address interface arrangements, e.g. address buffers
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0638—Organizing or formatting or addressing of data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0604—Improving or facilitating administration, e.g. storage management
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0629—Configuration or reconfiguration of storage systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0683—Plurality of storage devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Human Computer Interaction (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Dram (AREA)

Abstract

적층형 메모리 장치는, 어드레스 리매핑 회로 및 복수의 반도체 다이(semiconductor die)를 포함한다. 상기 어드레스 리매핑 회로는 복수의 칩 선택 신호들 및 복수의 칩 식별 신호들을 수신하기 위한 복수의 입력 단자들을 포함하고, 상기 입력 단자들의 일부에 해당하는 유효 입력 단자들을 통하여 상기 칩 선택 신호들 및 상기 칩 식별 신호들의 일부에 해당하는 입력 신호들을 수신하고, 상기 입력 신호들 및 리매핑 제어 신호에 기초하여 복수의 내부 칩 선택 신호들을 발생한다. 상기 복수의 반도체 다이들은 상기 내부 칩 선택 신호들을 각각 수신하는 메모리 장치들의 각각을 포함하고 상하로 적층된다. 주소 관리 방법에 따라서 최적화된 어드레스 리매핑 기능을 수행함으로써 장치 및 시스템의 성능을 향상시킬 수 있다.

Description

어드레스 리매핑을 위한 적층형 메모리 장치, 이를 포함하는 메모리 시스템 및 어드레스 리매핑 방법{STACKED MEMORY DEVICE FOR ADDRESS REMAPPING, MEMORY SYSTEM INCLUDING THE SAME AND METHOD OF ADDRESS REMAPPING}
본 발명은 반도체 집적 회로에 관한 것으로서, 더욱 상세하게는 어드레스 리매핑을 위한 적층형 메모리 장치, 이를 포함하는 메모리 시스템 및 어드레스 리매핑 방법에 관한 것이다.
하드 웨어의 고속화 및 소프트웨어의 복잡화에 따라서 메인 메모리에 요구되는 메모리 용량 및 속도가 점차 증가하고 있다. 한편 메모리 콘트롤러의 어드레싱 시나리오(addressing scenario)와 관련된 설계는 고속 동작과 효율성 확보를 위하여 간소화되는 경향이 있다. 메모리 콘트롤러가 일반화된 주소 관리 기능(generic address management function)을 제공하는 경우, 제공된 주소 관리 기능을 실제의 메모리 구조에 최적화하여 메모리 시스템의 성능을 극대화하는 데 여러 가지 어려움이 따른다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은, 적응적으로 어드레스 리매핑 기능을 수행할 수 있는 적층형 메모리 장치를 제공하는 것이다.
또한 본 발명의 일 목적은, 적응적으로 어드레스 리매핑 기능을 수행할 수 있는 메모리 칩, 메모리 모듈, 메모리 시스템 등을 제공하는 것이다.
또한 본 발명의 일 목적은, 메모리 시스템에서 적응적으로 어드레스 리매핑 기능을 수행할 수 있는 방법을 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 적층형 메모리 장치는, 어드레스 리매핑 회로 및 복수의 반도체 다이(semiconductor die)를 포함한다. 상기 어드레스 리매핑 회로는 복수의 칩 선택 신호들 및 복수의 칩 식별 신호들을 수신하기 위한 복수의 입력 단자들을 포함하고, 상기 입력 단자들의 일부에 해당하는 유효 입력 단자들을 통하여 상기 칩 선택 신호들 및 상기 칩 식별 신호들의 일부에 해당하는 입력 신호들을 수신하고, 상기 입력 신호들 및 리매핑 제어 신호에 기초하여 복수의 내부 칩 선택 신호들을 발생한다. 상기 복수의 반도체 다이들은 상기 내부 칩 선택 신호들을 각각 수신하는 메모리 장치들의 각각을 포함하고 상하로 적층된다.
일 실시예에 있어서, 상기 리매핑 제어 신호는, 상기 유효 입력 단자들을 통하여 수신되는 상기 입력 신호들의 서로 다른 조합들에 따라서 변화하는 제어 값을 가질 수 있다.
일 실시예에 있어서, 상기 유효 입력 단자들을 통하여 수신되는 상기 입력 신호들의 조합을 나타내는 인터페이스 모드 정보를 저장하는 레지스터를 더 포함하고, 상기 리매핑 제어 신호는 상기 레지스터에 저장된 상기 인터페이스 모드 정보에 기초하여 발생될 수 있다.
일 실시예에 있어서, 상기 적층형 메모리 장치가 액세스되는 경우, 상기 반도체 다이들 중에서 하나만이 선택되도록 상기 내부 칩 선택 신호들 중에서 하나만이 활성화될 수 있다.
일 실시예에 있어서, 상기 내부 칩 선택 신호들의 각각은 상기 반도체 다이들 중에서 상응하는 하나의 반도체 다이에만 전달될 수 있다.
일 실시예에 있어서, 상기 내부 칩 선택 신호들은 상기 반도체 다이들에 공통으로 전달되고, 상기 반도체 다이들의 각각은, 상기 공통으로 전달되는 상기 내부 칩 선택 신호들 중에서 상기 반도체 다이들의 각각에 상응하는 하나의 내부 칩 선택 신호를 선택하고 상기 선택된 하나의 내부 칩 선택 신호를 상기 반도체 다이들의 각각에 포함된 상기 메모리 장치에 전달하는 선택 회로를 포함할 수 있다.
일 실시예에 있어서, 상기 반도체 다이들 중 하나의 반도체 다이는 외부로부터 수신한 코맨드-어드레스 신호들을 버퍼링하는 마스터 반도체 다이에 해당하고 다른 반도체 다이들은 상기 마스터 반도체 다이로부터 버퍼링된 코맨드-어드레스 신호들을 수신하는 슬레이브 반도체 다이들에 해당할 수 있다.
일 실시예에 있어서, 상기 어드레스 리매핑 회로는 상기 마스터 반도체 다이에 포함될 수 있다.
일 실시예에 있어서, 상기 마스터 반도체 다이와 상기 슬레이브 반도체 다이들은 상기 어드레스 리매핑 회로를 각각 포함하는 동일한 구성을 갖고, 상기 마스터 반도체 다이에 포함되는 상기 어드레스 리매핑 회로만이 인에이블되어 상기 입력 신호들을 수신하고, 상기 슬레이브 반도체 다이들에 포함되는 상기 어드레스 리매핑 회로들은 디스에이블될 수 있다.
일 실시예에 있어서, 상기 반도체 다이들과 함께 상하로 적층되고, 외부로부터 수신한 코맨드-어드레스 신호들을 버퍼링하여 상기 반도체 다이들에 전달하는 인터페이스 반도체 다이를 더 포함할 수 있다.
일 실시예에 있어서, 상기 어드레스 리매핑 회로는 상기 인터페이스 반도체 다이에 포함될 수 있다.
일 실시예에 있어서, 상기 입력 신호들의 서로 다른 조합들에 각각 상응하는 복수의 인터페이스 모드들 중 하나를 선택적으로 수행할 수 있다.
일 실시예에 있어서, 상기 어드레스 리매핑 회로는, 제1 내부 칩 선택 신호, 제2 내부 칩 선택 신호, 제3 내부 칩 선택 신호 및 제4 내부 칩 선택 신호를 발생하고, 상기 복수의 반도체 다이들은, 상기 제1 내부 칩 선택 신호가 활성화될 때 액세스 되는 제1 반도체 다이, 상기 제2 내부 칩 선택 신호가 활성화될 때 액세스 되는 제2 반도체 다이, 상기 제3 내부 칩 선택 신호가 활성화될 때 액세스 되는 제3 반도체 다이 및 상기 제4 내부 칩 선택 신호가 활성화될 때 액세스 되는 제4 반도체 다이를 포함할 수 있다.
일 실시예에 있어서, 상기 어드레스 리매핑 회로는, 제1 칩 선택 신호, 제2 칩 선택 신호, 제1 칩 식별 신호 및 제2 칩 식별 신호를 수신하기 위한 4개의 상기 입력 단자들을 포함할 수 있다.
일 실시예에 있어서, 상기 제1 칩 선택 신호, 상기 제2 칩 선택 신호 및 상기 제1 칩 식별 신호를 상기 입력 신호들로서 수신하는 제1 인터페이스 모드 및 상기 제1 칩 선택 신호, 상기 제1 칩 식별 신호 및 상기 제2 칩 식별 신호를 상기 입력 신호들로서 수신하는 제2 인터페이스 모드 중 하나를 선택적으로 수행할 수 있다.
일 실시예에 있어서, 상기 어드레스 리매핑 회로는,
상기 제1 칩 선택 신호를 반전하여 출력하는 제1 인버터; 상기 제2 칩 선택 신호를 반전하여 출력하는 제2 인버터; 상기 리매핑 제어 신호에 응답하여 상기 제1 인버터의 출력 및 상기 제2 인버터의 출력 중 하나를 선택하여 출력하는 칩 선택 멀티플렉서; 상기 제1 칩 식별 신호 및 상기 제2 칩 식별 신호를 논리곱 연산하여 출력하는 제1 논리곱 게이트; 상기 제1 칩 식별 신호의 반전 신호 및 상기 제2 칩 식별 신호를 논리곱 연산하여 출력하는 제2 논리곱 게이트; 상기 제1 칩 식별 신호 및 상기 제2 칩 식별 신호의 반전 신호를 논리곱 연산하여 출력하는 제3 논리곱 게이트; 상기 제1 칩 식별 신호의 반전 신호 및 상기 제2 칩 식별 신호의 반전 신호를 논리곱 연산하여 출력하는 제4 논리곱 게이트; 상기 리매핑 제어 신호에 응답하여 상기 제1 논리곱 게이트의 출력 및 상기 제1 칩 식별 신호 중 하나를 선택하여 출력하는 제1 멀티플렉서; 상기 리매핑 제어 신호에 응답하여 상기 제2 논리곱 게이트의 출력 및 상기 제1 칩 식별 신호의 반전 신호 중 하나를 선택하여 출력하는 제2 멀티플렉서; 상기 리매핑 제어 신호에 응답하여 상기 제3 논리곱 게이트의 출력 및 상기 제1 칩 식별 신호 중 하나를 선택하여 출력하는 제3 멀티플렉서; 상기 리매핑 제어 신호에 응답하여 상기 제4 논리곱 게이트의 출력 및 상기 제1 칩 식별 신호의 반전 신호 중 하나를 선택하여 출력하는 제4 멀티플렉서; 상기 칩 선택 멀티플렉서의 출력 및 상기 제1 멀티플렉서의 출력을 논리곱 연산하여 제4 내부 칩 선택 신호를 발생하는 제5 논리곱 게이트; 상기 칩 선택 멀티플렉서의 출력 및 상기 제2 멀티플렉서의 출력을 논리곱 연산하여 제3 내부 칩 선택 신호를 발생하는 제6 논리곱 게이트; 상기 제1 칩 선택 신호의 반전 신호 및 상기 제3 멀티플렉서의 출력을 논리곱 연산하여 제2 내부 칩 선택 신호를 발생하는 제7 논리곱 게이트; 및 상기 제1 칩 선택 신호의 반전 신호 및 상기 제4 멀티플렉서의 출력을 논리곱 연산하여 제1 내부 칩 선택 신호를 발생하는 제8 논리곱 게이트를 포함할 수 있다.
일 실시예에 있어서, 상기 어드레스 리매핑 회로는, 제1 칩 선택 신호, 제2 칩 선택 신호, 제1 칩 식별 신호, 제2 칩 식별 신호 및 어드레스 비트 신호를 수신하기 위한 5개의 상기 입력 단자들을 포함할 수 있다.
일 실시예에 있어서, 상기 제1 칩 선택 신호, 상기 제1 칩 식별 신호 및 상기 제2 칩 식별 신호를 상기 입력 신호들로서 수신하는 제1 인터페이스 모드, 상기 제1 칩 선택 신호, 상기 제2 칩 선택 신호 및 상기 제1 칩 식별 신호를 상기 입력 신호들로서 수신하는 제2 인터페이스 모드, 상기 제1 칩 선택 신호, 상기 제2 칩 선택 신호 및 상기 어드레스 비트 신호를 상기 입력 신호들로서 수신하는 제3 인터페이스 모드 및 상기 제1 칩 선택 신호, 상기 제1 칩 식별 신호 및 상기 어드레스 비트 신호를 상기 입력 신호들로서 수신하는 제4 인터페이스 모드 중 하나를 선택적으로 수행할 수 있다.
일 실시예에 있어서, 상기 어드레스 리매핑 회로는, 상기 제1 칩 선택 신호를 반전하여 출력하는 제1 인버터; 상기 제2 칩 선택 신호를 반전하여 출력하는 제2 인버터; 상기 리매핑 제어 신호에 응답하여 상기 제1 인버터의 출력 및 상기 제2 인버터의 출력 중 하나를 선택하여 출력하는 칩 선택 멀티플렉서; 상기 제1 칩 식별 신호 및 상기 제2 칩 식별 신호를 논리곱 연산하여 출력하는 제1 논리곱 게이트; 상기 제1 칩 식별 신호 및 상기 어드레스 비트 신호를 논리곱 연산하여 출력하는 제2 논리곱 게이트; 상기 제1 칩 식별 신호의 반전 신호 및 상기 제2 칩 식별 신호를 논리곱 연산하여 출력하는 제3 논리곱 게이트; 상기 제1 칩 식별 신호의 반전 신호 및 상기 어드레스 비트 신호를 논리곱 연산하여 출력하는 제4 논리곱 게이트; 상기 제1 칩 식별 신호 및 상기 제2 칩 식별 신호의 반전 신호를 논리곱 연산하여 출력하는 제5 논리곱 게이트; 상기 제1 칩 식별 신호 및 상기 어드레스 비트 신호의 반전 신호를 논리곱 연산하여 출력하는 제6 논리곱 게이트; 상기 제1 칩 식별 신호의 반전 신호 및 상기 제2 칩 식별 신호의 반전 신호를 논리곱 연산하여 출력하는 제7 논리곱 게이트; 상기 제1 칩 식별 신호의 반전 신호 및 상기 어드레스 비트 신호의 반전 신호를 논리곱 연산하여 출력하는 제8 논리곱 게이트; 상기 리매핑 제어 신호에 응답하여 상기 제1 논리곱 게이트의 출력, 상기 제2 논리곱 게이트의 출력, 상기 제1 칩 식별 신호 및 상기 어드레스 비트 신호 중 하나를 선택하여 출력하는 제1 멀티플렉서; 상기 리매핑 제어 신호에 응답하여 상기 제3 논리곱 게이트의 출력, 상기 제4 논리곱 게이트의 출력, 상기 제1 칩 식별 신호의 반전 신호 및 상기 어드레스 비트 신호의 반전 신호 중 하나를 선택하여 출력하는 제2 멀티플렉서; 상기 리매핑 제어 신호에 응답하여 상기 제5 논리곱 게이트의 출력, 상기 제6 논리곱 게이트의 출력, 상기 제1 칩 식별 신호 및 상기 어드레스 비트 신호 중 하나를 선택하여 출력하는 제3 멀티플렉서; 상기 리매핑 제어 신호에 응답하여 상기 제7 논리곱 게이트의 출력, 상기 제8 논리곱 게이트의 출력, 상기 제1 칩 식별 신호의 반전 신호 및 상기 어드레스 비트 신호의 반전 신호 중 하나를 선택하여 출력하는 제4 멀티플렉서; 상기 칩 선택 멀티플렉서의 출력 및 상기 제1 멀티플렉서의 출력을 논리곱 연산하여 제4 내부 칩 선택 신호를 발생하는 제9 논리곱 게이트; 상기 칩 선택 멀티플렉서의 출력 및 상기 제2 멀티플렉서의 출력을 논리곱 연산하여 제3 내부 칩 선택 신호를 발생하는 제10 논리곱 게이트; 상기 제1 칩 선택 신호의 반전 신호 및 상기 제3 멀티플렉서의 출력을 논리곱 연산하여 제2 내부 칩 선택 신호를 발생하는 제11 논리곱 게이트; 및 상기 제1 칩 선택 신호의 반전 신호 및 상기 제4 멀티플렉서의 출력을 논리곱 연산하여 제1 내부 칩 선택 신호를 발생하는 제12 논리곱 게이트를 포함할 수 있다.
일 실시예에 있어서, 상기 어드레스 리매핑 회로는, 제1 내부 칩 선택 신호 및 제2 내부 칩 선택 신호를 발생하고, 상기 복수의 반도체 다이들은, 상기 제1 내부 칩 선택 신호가 활성화될 때 액세스 되는 제1 반도체 다이 및 상기 제2 내부 칩 선택 신호가 활성화될 때 액세스 되는 제2 반도체 다이를 포함할 수 있다.
일 실시예에 있어서, 상기 어드레스 리매핑 회로는, 제1 칩 선택 신호, 제2 칩 선택 신호, 칩 식별 신호 및 어드레스 비트 신호를 수신하기 위한 4개의 상기 입력 단자들을 포함할 수 있다.
일 실시예에 있어서, 상기 제1 칩 선택 신호 및 상기 제2 칩 선택 신호를 상기 입력 신호들로서 수신하는 제1 인터페이스 모드, 상기 제1 칩 선택 신호 및 상기 칩 식별 신호를 상기 입력 신호들로서 수신하는 제2 인터페이스 모드 및 상기 제1 칩 선택 신호 및 상기 어드레스 비트 신호를 상기 입력 신호들로서 수신하는 제2 인터페이스 모드 중 하나를 선택적으로 수행할 수 있다.
일 실시예에 있어서, 상기 어드레스 리매핑 회로는, 상기 제1 칩 선택 신호를 반전하여 출력하는 제1 인버터; 상기 제2 칩 선택 신호를 반전하여 출력하는 제2 인버터; 상기 리매핑 제어 신호에 응답하여 상기 제1 인버터의 출력 및 상기 제2 인버터의 출력 중 하나를 선택하여 출력하는 칩 선택 멀티플렉서; 상기 리매핑 제어 신호에 응답하여 전원 전압, 상기 칩 식별 신호 및 상기 어드레스 비트 신호 중 하나를 선택하여 출력하는 제1 멀티플렉서; 상기 리매핑 제어 신호에 응답하여 상기 전원 전압, 상기 칩 식별 신호의 반전 신호 및 상기 어드레스 비트 신호의 반전 신호 중 하나를 선택하여 출력하는 제2 멀티플렉서; 상기 칩 선택 멀티플렉서의 출력 및 상기 제1 멀티플렉서의 출력을 논리곱 연산하여 제2 내부 칩 선택 신호를 발생하는 제1 논리곱 게이트; 및 상기 제1 칩 선택 신호의 반전 신호 및 상기 제2 멀티플렉서의 출력을 논리곱 연산하여 제1 내부 칩 선택 신호를 발생하는 제2 논리곱 게이트를 포함할 수 있다.
일 실시예에 있어서, 상기 어드레스 리매핑 회로는, 제1 내부 칩 선택 내지 제8 내부 칩 선택 신호를 발생하고, 상기 복수의 반도체 다이들은, 상기 제1 내부 칩 선택 신호 내지 상기 제8 내부 칩 선택 신호의 각각이 활성화될 때 액세스 되는 제1 반도체 다이 내지 제8 반도체 다이를 포함할 수 있다.
일 실시예에 있어서, 상기 어드레스 리매핑 회로는, 제1 칩 선택 신호, 제2 칩 선택 신호, 제3 칩 선택 신호, 제4 칩 선택 신호, 제1 칩 식별 신호, 제2 칩 식별 신호 및 제3 칩 식별 신호를 수신하기 위한 7개의 상기 입력 단자들을 포함할 수 있다.
일 실시예에 있어서, 상기 제1 칩 선택 신호, 상기 제2 칩 선택 신호, 상기 제3 칩 선택 신호, 상기 제4 칩 선택 신호 및 상기 제1 칩 식별 신호를 상기 입력 신호들로서 수신하는 제1 인터페이스 모드, 상기 제1 칩 선택 신호, 상기 제2 칩 선택 신호, 상기 제1 칩 식별 신호 및 상기 제2 칩 식별 신호를 상기 입력 신호들로서 수신하는 제2 인터페이스 모드 및 상기 제1 칩 선택 신호, 상기 제1 칩 식별 신호, 상기 제2 칩 식별 신호 및 상기 제3 칩 식별 신호를 상기 입력 신호들로서 수신하는 제3 인터페이스 모드 중 하나를 선택적으로 수행할 수 있다.
일 실시예에 있어서, 상기 어드레스 리매핑 회로는, 제1 어드레스 비트 신호, 제2 어드레스 비트 신호 및 제3 어드레스 비트 신호를 수신하기 위한 적어도 3개의 상기 입력 단자들을 더 포함할 수 있다.
일 실시예에 있어서, 상기 제1 칩 선택 신호, 상기 제2 칩 선택 신호, 상기 제3 칩 선택 신호, 상기 제4 칩 선택 신호 및 상기 제1 어드레스 비트 신호를 상기 입력 신호들로서 수신하는 제4 인터페이스 모드, 상기 제1 칩 선택 신호, 상기 제2 칩 선택 신호, 상기 제1 어드레스 비트 신호 및 상기 제2 어드레스 비트 신호를 상기 입력 신호들로서 수신하는 제5 인터페이스 모드 및 상기 제1 칩 선택 신호, 상기 제1 어드레스 비트 신호, 상기 제2 어드레스 비트 신호 및 상기 제3 어드레스 비트 신호를 상기 입력 신호들로서 수신하는 제6 인터페이스 모드 중 하나를 선택적으로 더 수행할 수 있다.
일 실시예에 있어서, 상기 제1 칩 선택 신호, 상기 제2 칩 선택 신호, 상기 제1 칩 식별 신호, 상기 제1 어드레스 비트 신호를 상기 입력 신호들로서 수신하는 제7 인터페이스 모드, 상기 제1 칩 선택 신호, 상기 제1 칩 식별 신호, 상기 제2 칩 식별 신호 및 상기 제1 어드레스 비트 신호를 상기 입력 신호들로서 수신하는 제8 인터페이스 모드, 상기 제1 칩 선택 신호, 상기 제1 칩 식별 신호, 상기 제1 어드레스 비트 신호 및 상기 제2 어드레스 비트 신호를 상기 입력 신호들로서 수신하는 제9 인터페이스 모드 중 하나를 선택적으로 더 수행할 수 있다.
상기 일 목적을 달성하기 위해 본 발명의 실시예들에 따른 메모리 칩은, 베이스 기판, 상기 베이스 기판 위에 적층된 마스터 반도체 다이 및 상기 마스터 반도체 다이 위에 적층된 적어도 하나의 슬레이브 반도체 다이를 포함한다. 상기 마스터 반도체 다이는, 복수의 칩 선택 신호들 및 복수의 칩 식별 신호들을 수신하기 위한 복수의 입력 단자들을 포함하고, 상기 입력 단자들의 일부에 해당하는 유효 입력 단자들을 통하여 상기 칩 선택 신호들 및 상기 칩 식별 신호들의 일부에 해당하는 입력 신호들을 수신하고, 상기 입력 신호들 및 리매핑 제어 신호에 기초하여 복수의 내부 칩 선택 신호들을 발생하는 어드레스 리매핑 회로를 포함한다. 상기 마스터 반도체 다이 및 상기 슬레이브 반도체 다이는 상기 내부 칩 선택 신호들을 각각 수신한다.
상기 일 목적을 달성하기 위해 본 발명의 실시예들에 따른 메모리 칩은 베이스 기판, 상기 베이스 기판 위에 적층되고 외부로부터 수신한 코맨드-어드레스 신호들을 버퍼링하는 인터페이스 반도체 다이 및 상기 인터페이스 반도체 다이 위에 적층되고 상기 인터페이스 반도체 다이로부터 상기 버퍼링된 코맨드-어드레스 신호들을 수신하는 복수의 반도체 다이들을 포함한다. 상기 인터페이스 반도체 다이는, 복수의 칩 선택 신호들 및 복수의 칩 식별 신호들을 수신하기 위한 복수의 입력 단자들을 포함하고, 상기 입력 단자들의 일부에 해당하는 유효 입력 단자들을 통하여 상기 칩 선택 신호들 및 상기 칩 식별 신호들의 일부에 해당하는 입력 신호들을 수신하고, 상기 입력 신호들 및 리매핑 제어 신호에 기초하여 복수의 내부 칩 선택 신호들을 발생하는 어드레스 리매핑 회로를 포함한다. 상기 반도체 다이들은 상기 내부 칩 선택 신호들을 각각 수신하는 메모리 장치들의 각각을 포함한다.
상기 일 목적을 달성하기 위해 본 발명의 실시예들에 따른 메모리 모듈은, 모듈 기판, 상기 모듈 기판에 장착되고 상하로 적층된 복수의 반도체 다이들을 각각 포함하는 복수의 메모리 칩들, 상기 모듈 기판에 장착되고 외부로부터 수신한 코맨드-어드레스 신호들을 버퍼링하여 상기 메모리 칩들로 전달하는 버퍼 칩 및 복수의 칩 선택 신호들 및 복수의 칩 식별 신호들을 수신하기 위한 복수의 입력 단자들을 포함하고, 상기 입력 단자들의 일부에 해당하는 유효 입력 단자들을 통하여 상기 칩 선택 신호들 및 상기 칩 식별 신호들의 일부에 해당하는 입력 신호들을 수신하고, 상기 입력 신호들 및 리매핑 제어 신호에 기초하여 복수의 내부 칩 선택 신호들을 발생하는 적어도 하나의 어드레스 리매핑 회로를 포함한다. 상기 반도체 다이들의 각각은 상기 내부 칩 선택 신호들을 각각 수신한다.
일 실시예에 있어서, 상기 어드레스 리매핑 회로는 상기 버퍼 칩에 포함되고, 상기 메모리 칩들의 각각은 상기 버퍼 칩에 포함된 상기 어드레스 리매핑 회로로부터 상기 내부 칩 선택 신호들을 수신할 수 있다.
일 실시예에 있어서, 상기 어드레스 리매핑 회로는 상기 메모리 칩들의 각각에 포함되고, 상기 메모리 칩들의 각각은 상기 버퍼 칩으로부터 상기 입력 신호들을 수신할 수 있다.
상기 일 목적을 달성하기 위해 본 발명의 실시예들에 따른 메모리 시스템은 메모리 콘트롤러 및 상기 메모리 콘트롤러에 의해 제어되는 적어도 하나의 적층형 메모리 장치를 포함한다. 상기 적층형 메모리 장치는, 복수의 칩 선택 신호들 및 복수의 칩 식별 신호들을 수신하기 위한 복수의 입력 단자들을 포함하고, 상기 입력 단자들의 일부에 해당하는 유효 입력 단자들을 통하여 상기 칩 선택 신호들 및 상기 칩 식별 신호들의 일부에 해당하는 입력 신호들을 수신하고, 상기 입력 신호들 및 리매핑 제어 신호에 기초하여 복수의 내부 칩 선택 신호들을 발생하는 어드레스 리매핑 회로 및 상기 내부 칩 선택 신호들을 각각 수신하는 메모리 장치들의 각각을 포함하고 상하로 적층된 복수의 반도체 다이(semiconductor die)들을 포함한다.
상기 일 목적을 달성하기 위해 본 발명의 실시예들에 따른 어드레스 리매핑 방법은, 메모리 장치들의 각각을 포함하고 상하로 적층된 복수의 반도체 다이(semiconductor die)들을 포함하는 적층형 메모리 장치의 어드레스 리매핑 방법으로서, 상기 적층형 메모리 장치를 메모리 콘트롤러에 연결하는 단계; 상기 적층형 메모리 장치의 제품 정보를 메모리 콘트롤러로 제공하는 단계; 상기 제품 정보에 기초하여 복수의 칩 선택 신호들 및 복수의 칩 식별 신호들의 일부를 상기 메모리 콘트롤러와 상기 적층형 메모리 장치 사이의 인터페이스를 위한 입력 신호들로서 결정하는 단계; 상기 입력 신호들의 조합을 나타내는 인터페이스 모드 정보를 상기 적층형 메모리 장치로 제공하는 단계; 상기 인터페이스 모드 정보에 기초하여 리매핑 제어 신호를 발생하는 단계; 및 상기 리매핑 제어 신호 및 상기 입력 신호들에 기초하여 상기 반도체 다이들을 선택적으로 액세스하기 위한 복수의 내부 칩 선택 신호들을 발생하는 단계를 포함한다.
일 실시예에 있어서, 내부 칩 선택 신호들을 발생하는 단계는, 상기 칩 선택 신호들 및 상기 칩 식별 신호들을 수신하기 위한 복수의 입력 단자들을 포함하고, 상기 입력 단자들의 일부에 해당하는 유효 입력 단자들을 통하여 상기 입력 신호들을 수신하고, 상기 입력 신호들 및 상기 리매핑 제어 신호에 기초하여 복수의 내부 칩 선택 신호들을 발생하는 어드레스 리매핑 회로를 이용하여 수행될 수 있다.
본 발명의 실시예들에 따른 적층형 메모리 장치, 메모리 칩, 메모리 모듈, 메모리 시스템 및 어드레스 리매핑 방법은, 다양한 구성을 갖는 장치 및 시스템에 적응적으로 채용될 수 있고, 제공된 주소 관리 방법에 따라서 최적화된 어드레스 리매핑 기능을 수행함으로써 본 발명의 실시예들이 적용된 장치 및 시스템의 성능을 향상시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 2는 본 발명의 실시예들에 따른 어드레스 리매핑 방법을 나타내는 흐름도이다.
도 3은 본 발명의 실시예들에 따른 적층형 메모리 장치를 나타내는 블록도이다.
도 4는 도 3의 적층형 메모리 장치의 반도체 다이들에 각각 형성되는 메모리 장치의 일 예를 나타내는 블록도이다.
도 5는 본 발명의 일 실시예에 따른 어드레스 리매핑 회로를 나타내는 회로도이다.
도 6a는 도 5의 어드레스 리매핑 회로를 이용하여 제1 인터페이스 모드에서 동작하는 메모리 시스템을 나타내는 블록도이다.
도 6b는 도 6a의 메모리 시스템의 제1 인터페이스 모드를 설명하기 위한 진리표(truth table)를 나타내는 도면이다.
도 7a는 도 5의 어드레스 리매핑 회로를 이용하여 제2 인터페이스 모드에서 동작하는 메모리 시스템을 나타내는 블록도이다.
도 7b는 도 7a의 메모리 시스템의 제2 인터페이스 모드를 설명하기 위한 진리표를 나타내는 도면이다.
도 8은 본 발명의 일 실시예에 따른 어드레스 리매핑 회로를 나타내는 회로도이다.
도 9a는 도 8의 어드레스 리매핑 회로를 이용하여 제1 인터페이스 모드에서 동작하는 메모리 시스템을 나타내는 블록도이다.
도 9b는 도 9a의 메모리 시스템의 제1 인터페이스 모드를 설명하기 위한 진리표를 나타내는 도면이다.
도 10a는 도 8의 어드레스 리매핑 회로를 이용하여 제2 인터페이스 모드에서 동작하는 메모리 시스템을 나타내는 블록도이다.
도 10b는 도 10a의 메모리 시스템의 제2 인터페이스 모드를 설명하기 위한 진리표를 나타내는 도면이다.
도 11a는 도 8의 어드레스 리매핑 회로를 이용하여 제3 인터페이스 모드에서 동작하는 메모리 시스템을 나타내는 블록도이다.
도 11b는 도 11a의 메모리 시스템의 제3 인터페이스 모드를 설명하기 위한 진리표를 나타내는 도면이다.
도 12a는 도 8의 어드레스 리매핑 회로를 이용하여 제4 인터페이스 모드에서 동작하는 메모리 시스템을 나타내는 블록도이다.
도 12b는 도 12a의 메모리 시스템의 제4 인터페이스 모드를 설명하기 위한 진리표를 나타내는 도면이다.
도 13은 본 발명의 일 실시예에 따른 어드레스 리매핑 회로를 나타내는 회로도이다.
도 14a는 도 13의 어드레스 리매핑 회로를 이용하여 제1 인터페이스 모드에서 동작하는 메모리 시스템을 나타내는 블록도이다.
도 14b는 도 14a의 메모리 시스템의 제1 인터페이스 모드를 설명하기 위한 진리표를 나타내는 도면이다.
도 15a는 도 13의 어드레스 리매핑 회로를 이용하여 제2 인터페이스 모드에서 동작하는 메모리 시스템을 나타내는 블록도이다.
도 15b는 도 15a의 메모리 시스템의 제2 인터페이스 모드를 설명하기 위한 진리표를 나타내는 도면이다.
도 16a는 도 13의 어드레스 리매핑 회로를 이용하여 제3 인터페이스 모드에서 동작하는 메모리 시스템을 나타내는 블록도이다.
도 16b는 도 16a의 메모리 시스템의 제3 인터페이스 모드를 설명하기 위한 진리표를 나타내는 도면이다.
도 17은 본 발명의 일 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 18a 내지 18i는 도 17의 메모리 시스템의 인터페이스 모드들을 설명하기 위한 진리표들을 나타내는 도면들이다.
도 19는 본 발명의 일 실시예에 따른 이종의 반도체 다이들로 구현되는 적층형 메모리 장치를 나타내는 블록도이다.
도 20은 본 발명의 일 실시예에 따른 동종의 반도체 다이들로 구현되는 적층형 메모리 장치를 나타내는 블록도이다.
도 21은 본 발명의 일 실시예에 따른 인터페이스 반도체 다이를 포함하는 적층형 메모리 장치를 나타내는 블록도이다.
도 22는 본 발명의 다른 실시예에 따른 인터페이스 반도체 다이를 포함하는 적층형 메모리 장치를 나타내는 블록도이다.
도 23은 본 발명의 일 실시예에 따른 메모리 모듈을 나타내는 블록도이다.
도 24는 본 발명의 다른 실시예에 따른 메모리 모듈을 나타내는 블록도이다.
도 25는 본 발명의 일 실시예에 따른 적층형 메모리 장치의 구조를 나타내는 도면이다.
도 26은 본 발명의 다른 실시예에 따른 적층형 메모리 장치의 구조를 나타내는 도면이다.
도 27은 본 발명의 실시예들에 따른 적층형 메모리 장치가 적용된 메모리 시스템을 나타내는 블록도이다.
도 28은 본 발명의 실시예들에 따른 메모리 칩의 패키징 구조를 설명하기 위한 도면이다.
도 29는 본 발명의 실시예들에 따른 메모리 장치를 모바일 시스템에 응용한 예를 나타내는 블록도이다.
도 30은 본 발명의 실시예들에 따른 메모리 장치를 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되지 않는다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설명된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이고, 도 2는 본 발명의 실시예들에 따른 어드레스 리매핑 방법을 나타내는 흐름도이다.
도 1을 참조하면, 메모리 시스템(100)은 메모리 콘트롤러(10) 및 적층형 메모리 장치(20)를 포함한다. 적층형 메모리 장치(20)는 어드레스 리매핑 회로(ARC: address remapping circuit)(30) 및 복수의 반도체 다이(semiconductor die)들(SD1~SDr)(40)을 포함한다. 후술하는 바와 같이, 반도체 다이들(40)은 메모리 장치들의 각각을 포함하고 상하로 적층된다. 실시예들에 따라서, 적층형 메모리 장치(20)는 에스피디(SPD: serial-presence detect) 장치(50) 및/또는 레지스터(REG)(60)를 더 포함할 수 있다. 메모리 콘트롤러(10)는 입력 신호들(IN1~INk), 코맨드 신호(CMD) 및 어드레스 신호(ADD)를 적층형 메모리 장치(20)로 전송하고, 이들 신호에 기초하여 메모리 콘트롤러(10)와 적층형 메모리 장치(20) 사이에 데이터(DQ)가 교환될 수 있다.
도 1 및 2를 참조하면, 적층형 메모리 장치(20)를 메모리 콘트롤러(10)에 연결한다(S100). 일 실시예에서, 적층형 메모리 장치(20)는 메모리 콘트롤러(10)와 함께 칩-온-칩의 형태로 패키징되고, 본딩 와이어 및/또는 관통 비아(TSV: through silicon via)를 통하여 전기적으로 연결될 수 있다. 다른 실시예에서, 메모리 콘트롤러(10)는 인쇄 회로 기판 상에 장착되고 적층형 메모리 장치(20)는 모듈 기판에 장착된 후 상기 모듈 기판이 상기 인쇄 회로 기판 상의 모듈 슬롯에 장착됨으로써 전기적으로 연결될 수 있다.
적층형 메모리 장치(20)의 제품 정보를 메모리 콘트롤러(10)로 제공한다(S200). 예를 들어, 상기 제품 정보는 메모리 장치, 메모리 모듈 등에 통상적으로 포함되는 에스피디 장치(50) 또는 이이피롬 (EEPROM: electrically-erasable-programmable read-only memory) 장치에 저장될 수 있다. 에스피디 장치(50)는 메모리 장치 또는 메모리 모듈의 다양한 속성들을 특징짓는 데이터를 저장할 수 있다. 예를 들어, 에스피디 장치(50)는 행 어드레스들의 개수, 열 어드레스들의 개수, 데이터 폭, 랭크들의 개수, 랭크마다의 메모리 밀도, 메모리 장치들의 개수, 메모리 장치마다의 메모리 밀도 등의 데이터를 저장할 수 있다. 에스피디 장치(50)는 메모리 시스템(100)의 메모리 콘트롤러(10) 또는 메모리 시스템(100)을 포함하는 컴퓨팅 시스템의 바이오스(BIOS: basic input-output system)로 상기 제품 정보를 제공할 수 있다.
메모리 콘트롤러(10) 또는 상기 바이오스는 상기 제품 정보에 기초하여 복수의 칩 선택 신호들 및 복수의 칩 식별 신호들의 일부를 메모리 콘트롤러(10)와 적층형 메모리 장치(20) 사이의 인터페이스를 위한 입력 신호들(IN1~INk)로서 결정한다(S300). 도 1 에 도시된 코맨드 신호(CMD) 및 어드레스 신호(ADD)는 상기 칩 선택 신호들 및 상기 칩 식별 신호들을 제외한 신호들에 해당한다. 예를 들어, 코맨드 신호(CMD)는 클록 인에이블 신호(CKE), 라스(RAS: row address strobe) 신호, 카스(CAS: column address strobe) 신호, 기입 인에이블(write enable) 신호 등을 포함할 수 있다. 실시예들에 따라서, 입력 신호들(IN1~INk)은 어드레스 신호(ADD)와 구별되는 적어도 하나의 어드레스 비트 신호를 포함할 수 있다. 상기 어드레스 비트 신호는 반도체 다이들(40)로 제공되는 어드레스 신호(ADD)를 제외한 여분의 최상위 어드레스 비트 신호일 수 있다.
메모리 콘트롤러(10) 또는 상기 바이오스는 입력 신호들(IN1~INk)의 조합을 나타내는 인터페이스 모드 정보(IMI)를 적층형 메모리 장치(20)로 제공한다(S400). 실시예들에 따라서, 인터페이스 모드 정보(IMI)는 레지스터(60)에 저장될 수 있다. 예를 들어, 레지스터(60)는 도 4의 메모리 장치(201)에 포함되는 모드 레지스터 세트(MRS: mode register set)(212) 또는 도 23의 메모리 모듈(501)에 포함되는 버퍼 칩(BC)의 레지스터일 수 있다.
인터페이스 모드 정보(IMI)에 기초하여 리매핑 제어 신호(RMC)를 발생한다(S500). 리매핑 제어 신호(RMC)는 입력 신호들(IN1~INk)의 서로 다른 조합들에 따라서 변화하는 제어 값을 가질 수 있다. 리매핑 제어 신호(RMC)는 레지스터(60)에 저장된 인터페이스 모드 정보(IMI)에 기초하여 발생될 수 있다. 예를 들어, 리매핑 제어 신호(RMC)는 도 4의 메모리 장치(201)에 포함되는 콘트롤 로직(210) 또는 도 23의 메모리 모듈(501)에 포함되는 버퍼 칩(BC)에 의해 발생될 수 있다.
적층형 메모리 장치(20)의 어드레스 리매핑 회로(30)는 리매핑 제어 신호(RMC) 및 입력 신호들(IN1~INk)에 기초하여 반도체 다이들(40)을 선택적으로 액세스하기 위한 복수의 내부 칩 선택 신호(ICS)들을 발생한다(S600).
메모리 콘트롤러(10) 또는 상기 바이오스는 제공된 주소 관리 방법에 따라서 신호들(IN1~INk)의 조합을 최적화할 수 있다. 즉 메모리 콘트롤러(10) 또는 상기 바이오스는 메모리 시스템(100)의 레이아웃 제약, 메모리 콘트롤러(10)의 제어 자원 제약, 메모리 시스템(100)에 포함되는 복수의 메모리 장치들 각각의 상태 제어 등을 고려하여 입력 신호들(IN1~INk)의 조합을 최적화할 수 있다.
이와 같이, 본 발명의 실시예들에 따른 적층형 메모리 장치, 이를 포함하는 메모리 시스템 및 어드레스 리매핑 방법은, 다양한 구성을 갖는 장치 및 시스템에 적응적으로 채용될 수 있고, 제공된 주소 관리 방법에 따라서 최적화된 어드레스 리매핑 기능을 수행함으로써 본 발명의 실시예들이 적용된 장치 및 시스템의 성능을 향상시킬 수 있다.
도 3은 본 발명의 실시예들에 따른 적층형 메모리 장치를 나타내는 블록도이다.
도 3을 참조하면, 적층형 메모리 장치(20)는 어드레스 리매핑 회로(ARC)(30) 및 복수의 반도체 다이들(SD1~SDr)(40)을 포함한다.
어드레스 리매핑 회로(30)는 복수의 칩 선택 신호들(CS1~CSp) 및 복수의 칩 식별 신호들(CID1~CIDq)을 수신하기 위한 복수의 입력 단자들(70)을 포함한다. 실시예들에 따라서, 어드레스 리매핑 회로(30)는 하나 이상의 어드레스 비트 신호들(An~Am)을 수신하기 위한 입력 단자들(70)을 더 포함할 수 있다.
어드레스 리매핑 회로(30)는 입력 단자들(70)의 일부에 해당하는 유효 입력 단자들을 통하여 칩 선택 신호들(CS1~CSp) 및 칩 식별 신호들(CID1~CIDq)의 일부에 해당하는 입력 신호들(IN1~INk)을 수신한다. 어드레스 리매핑 회로(30)가 하나 이상의 어드레스 비트 신호들(An~Am)을 수신하기 위한 입력 단자들(70)을 더 포함하는 경우에는, 어드레스 리매핑 회로(30)는 입력 단자들(70)의 일부에 해당하는 유효 입력 단자들을 통하여 칩 선택 신호들(CS1~CSp), 칩 식별 신호들(CID1~CIDq) 및 어드레스 비트 신호들(An~Am)의 일부에 해당하는 입력 신호들(IN1~INk)을 수신할 수 있다.
어드레스 리매핑 회로(30)는 입력 신호들(IN1~INk) 및 리매핑 제어 신호(RMC)에 기초하여 복수의 내부 칩 선택 신호들(ICS1~ICSr)을 발생한다. 후술하는 바와 같이, 적층형 메모리 장치(20)가 액세스되는 경우, 반도체 다이들(SD1~SDr) 중에서 하나만이 선택되도록 내부 칩 선택 신호들(ICS1~ICSr) 중에서 하나만이 활성화될 수 있다. 적층형 메모리 장치(20)가 액세스되지 않는 경우에는, 내부 칩 선택 신호(ICS1~ICSr)가 모두 비활성화되고, 반도체 다이들(SD1~SDr)이 모두 선택되지 않을 수 있다.
반도체 다이들(SD1~SDr)은 상하로 적층되고 메모리 장치들(MEM1~MEMr)을 각각 포함한다. 메모리 장치들(MEM1~MEMr)은 내부 칩 선택 신호들(ICS1~ICSr)을 각각 수신한다.
어드레스 리매핑 회로(30)는 적응적 어드레스 리매핑을 구현하기 위하여 실제로 수신되는 입력 신호들(IN1~INk)의 개수보다 많은 개수의 입력 단자들(70)을 포함한다. 입력 신호들(IN1~INk)의 서로 다른 조합들을 수신할 수 있도록 여분의 입력 단자들(70)을 구비하고, 입력 신호들(IN1~INk)의 서로 다른 조합들에 따라서 리매핑 제어 신호(RMC)의 제어 값을 변화시킴으로써 적응적 어드레스 리매핑을 구현할 수 있다. 어드레스 리매핑 회로(30)의 구성 및 동작에 대해서는 도 5 내지 18i의 실시예들을 참조하여 후술한다.
도 4는 도 3의 적층형 메모리 장치의 반도체 다이들에 각각 형성되는 메모리 장치의 일 예를 나타내는 블록도이다.
도 4를 참조하면, 메모리 장치(201)는 제어 로직(210), 어드레스 레지스터(220), 뱅크 제어 로직(230), 로우 어드레스 멀티플렉서(240), 컬럼 어드레스 래치(250), 로우 디코더(260), 컬럼 디코더(270), 메모리 셀 어레이(280), 센스 앰프부(285), 입출력 게이팅 회로(290), 데이터 입출력 버퍼(295) 및 리프레쉬 카운터(245)를 포함할 수 있다.
메모리 셀 어레이(280)는 복수의 뱅크 어레이들(280a~280h)을 포함할 수 있다. 로우 디코더(260)는 복수의 뱅크 어레이들(280a~280h)에 각각 연결된 복수의 뱅크 로우 디코더들(260a~260h)을 포함하고, 컬럼 디코더(270)는 복수의 뱅크 어레이들(280a~280h)에 각각 연결된 복수의 컬럼 디코더들(270a~270h)을 포함하며, 센스 앰프부(285)는 복수의 뱅크 어레이들(280a~280h)에 각각 연결된 복수의 센스 앰프들(285a~285h)을 포함할 수 있다.
어드레스 레지스터(220)는 메모리 컨트롤러로부터 뱅크 어드레스(BANK_ADDR), 로우 어드레스(ROW_ADDR) 및 컬럼 어드레스(COL_ADDR)를 포함하는 어드레스 신호(ADD)를 수신할 수 있다. 어드레스 레지스터(220)는 수신된 뱅크 어드레스(BANK_ADDR)를 뱅크 제어 로직(230)에 제공하고, 수신된 로우 어드레스(ROW_ADDR)를 로우 어드레스 멀티플렉서(240)에 제공하며, 수신된 컬럼 어드레스(COL_ADDR)를 컬럼 어드레스 래치(250)에 제공할 수 있다.
뱅크 제어 로직(230)은 뱅크 어드레스(BANK_ADDR)에 응답하여 뱅크 제어 신호들을 생성할 수 있다. 상기 뱅크 제어 신호들에 응답하여, 복수의 뱅크 로우 디코더들(260a~260h) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 로우 디코더가 활성화되고, 복수의 뱅크 컬럼 디코더들(270a~270h) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 컬럼 디코더가 활성화될 수 있다.
로우 어드레스 멀티플렉서(240)는 어드레스 레지스터(220)로부터 로우 어드레스(ROW_ADDR)를 수신하고, 리프레쉬 카운터(245)로부터 리프레쉬 로우 어드레스(REF_ADDR)를 수신할 수 있다. 로우 어드레스 멀티플렉서(240)는 로우 어드레스(ROW_ADDR) 또는 리프레쉬 로우 어드레스(REF_ADDR)를 로우 어드레스(RA)로서 선택적으로 출력할 수 있다. 로우 어드레스 멀티플렉서(240)로부터 출력된 로우 어드레스(RA)는 뱅크 로우 디코더들(260a~260h)에 각각 인가될 수 있다.
뱅크 로우 디코더들(260a~260h) 중 뱅크 제어 로직(230)에 의해 활성화된 뱅크 로우 디코더는 로우 어드레스 멀티플렉서(240)로부터 출력된 로우 어드레스(RA)를 디코딩하여 상기 로우 어드레스에 상응하는 워드 라인을 활성화할 수 있다. 예를 들어, 상기 활성화된 뱅크 로우 디코더는 로우 어드레스에 상응하는 워드 라인에 워드 라인 구동 전압을 인가할 수 있다.
컬럼 어드레스 래치(250)는 어드레스 레지스터(220)로부터 컬럼 어드레스(COL_ADDR)를 수신하고, 수신된 컬럼 어드레스(COL_ADDR)를 일시적으로 저장할 수 있다. 또한, 컬럼 어드레스 래치(250)는, 버스트 모드에서, 수신된 컬럼 어드레스(COL_ADDR)를 점진적으로 증가시킬 수 있다. 컬럼 어드레스 래치(250)는 일시적으로 저장된 또는 점진적으로 증가된 컬럼 어드레스(COL_ADDR)를 뱅크 컬럼 디코더들(270a~270h)에 각각 인가할 수 있다.
뱅크 컬럼 디코더들(270a~270h) 중 뱅크 제어 로직(230)에 의해 활성화된 뱅크 컬럼 디코더는 입출력 게이팅 회로(290)를 통하여 뱅크 어드레스(BANK_ADDR) 및 컬럼 어드레스(COL_ADDR)에 상응하는 센스 앰프를 활성화시킬 수 있다.
입출력 게이팅 회로(290)는 입출력 데이터를 게이팅하는 회로들과 함께, 입력 데이터 마스크 로직, 뱅크 어레이들(280a~280h)로부터 출력된 데이터를 저장하기 위한 독출 데이터 래치들, 및 뱅크 어레이들(280a~280h)에 데이터를 기입하기 위한 기입 드라이버들을 포함할 수 있다.
뱅크 어레이들(280a~280h) 중 하나의 뱅크 어레이에서 독출될 데이터(DQ)는 상기 하나의 뱅크 어레이에 상응하는 센스 앰프에 의해 감지되고, 상기 독출 데이터 래치들에 저장될 수 있다. 상기 독출 데이터 래치들에 저장된 데이터(DQ)는 데이터 입출력 버퍼(295)를 통하여 메모리 컨트롤러에 제공될 수 있다. 뱅크 어레이들(280a~280h) 중 하나의 뱅크 어레이에 기입될 데이터(DQ)는 상기 메모리 컨트롤러로부터 데이터 입출력 버퍼(295)에 제공될 수 있다. 데이터 입출력 버퍼(295)에 제공된 데이터(DQ)는 상기 기입 드라이버들을 통하여 상기 하나의 뱅크 어레이에 기입될 수 있다.
제어 로직(210)은 반도체 메모리 장치(201)의 동작을 제어할 수 있다. 예를 들어, 제어 로직(210)은 반도체 메모리 장치(201)가 기입 동작 또는 독출 동작을 수행하도록 제어 신호들을 생성할 수 있다. 제어 로직(201)은 메모리 컨트롤러로부터 수신되는 커맨드(CMD)를 디코딩하는 커맨드 디코더(211) 및 반도체 메모리 장치(201)의 동작 모드를 설정하기 위한 모드 레지스터 세트(MRS: mode register set)(212)를 포함할 수 있다.
예를 들어, 커맨드 디코더(211)는 기입 인에이블 신호(/WE), 로우 어드레스 스트로브 신호(/RAS), 컬럼 어드레스 스트로브 신호(/CAS), 칩 선택 신호(/CS) 등을 디코딩하여 커맨드(CMD)에 상응하는 상기 제어 신호들을 생성할 수 있다.
커맨드 디코더(211)가 수신하는 칩 선택 신호(/CS)는 도 3의 어드레스 리매핑 회로(30)에서 발생되는 내부 칩 선택 신호(ICS1~ICSr) 중에서 상응하는 하나의 내부 칩 선택 신호(ICSi) 또는 그 반전 신호(/ICSi)에 해당한다. 즉 도 3의 반도체 다이들(SD1~SDr)에 각각 포함되는 도 4에 도시된 바와 같은 메모리 장치(201)는 외부로부터 제공되는 칩 선택 신호 대신에 어드레스 리매핑 회로(30)에서 발생되는 하나의 내부 칩 선택 신호(ICSi) 또는 그 반전 신호(/ICSi)를 수신한다.
전술한 바와 같이, 어드레스 리매핑 회로(30)가 수신하는 입력 신호들(IN1~INk)은 적어도 하나 이상의 어드레스 비트 신호들(An~Am)을 포함할 수 있다. 이 경우, 어드레스 레지스터(220)는 하위의 어드레스 비트 신호들(A0~An-1)을 수신하고, 어드레스 리매핑 회로(30)는 메모리 장치(201)가 수신하는 어드레스 비트 신호들(A0~An-1)보다 상위의 어드레스 비트 신호들(An~Am)을 수신할 수 있다.
이하, 도 5 내지 18i를 참조하여 본 발명의 실시예들에 따른 어드레스 리매핑 회로의 구성 및 동작을 설명한다. 'H'는 논리 하이 레벨을 나타내고, 'L'은 논리 로우 레벨을 나타내고, 'X'는 디스에이블 상태를 나타내고, DC는 논리 레벨에 무관함(don't care)을 나타낸다.
도 5 내지 18i의 실시예들에서, 칩 선택 신호들(CS1~CSp)은 논리 로우 레벨에서 활성화되는 신호(low active signal)이고, 칩 식별 신호들(CID1~CIDq) 및 내부 칩 선택 신호들(ICS1~ICSr)은 논리 하이 레벨에서 활성화되는 신호(high active signal)일 수 있다. 상기 신호들의 활성화 레벨은 회로의 구성 등에 따라서 변경될 수 있다. 전술한 바와 같이, 내부 칩 선택 신호들(ICS1~ICSr) 또는 그 반전 신호들이 반도체 다이들(SD1~SDr) 내부의 메모리 장치들(MEM1~MEMr)에 제공될 수 있다.
도 5는 본 발명의 일 실시예에 따른 어드레스 리매핑 회로를 나타내는 회로도이다.
도 5를 참조하면, 어드레스 리매핑 회로(30a)는, 제1 칩 선택 신호(CS1), 제2 칩 선택 신호(CS2), 제1 칩 식별 신호(CID1) 및 제2 칩 식별 신호(CID2)를 수신하기 위한 4개의 입력 단자들을 포함할 수 있다. 어드레스 리매핑 회로(30a)는, 리매핑 제어 신호(RMC)에 기초하여 제1 내부 칩 선택 신호(ICS1), 제2 내부 칩 선택 신호(ICS2), 제3 내부 칩 선택 신호(ICS3) 및 제4 내부 칩 선택 신호(ICS4)를 발생할 수 있다. 전술한 바와 같이, 제1 칩 선택 신호(CS1), 제2 칩 선택 신호(CS2), 제1 칩 식별 신호(CID1) 및 제2 칩 식별 신호(CID2)의 일부가 입력 신호들로서 어드레스 리매핑 회로(30a)에 제공될 수 있고, 리매핑 제어 신호(RMC)는, 상기 입력 신호들의 서로 다른 조합들에 따라서 변화하는 제어 값을 가질 수 있다.
어드레스 리매핑 회로(30a)는 제1 및 제2 인버터들(311, 312), 칩 선택 멀티플렉서(313), 제1 내지 제8 논리곱 게이트들(314, 316, 318, 320, 322, 323, 324, 325) 및 제1 내지 제4 멀티플렉서들(315, 317, 319, 321)을 포함할 수 있다.
제1 인버터(311)는 제1 칩 선택 신호(CS1)를 반전하여 출력하고, 제2 인버터(312)는 제2 칩 선택 신호(CS2)를 반전하여 출력한다. 칩 선택 멀티플렉서(313)는 리매핑 제어 신호(RMC)에 응답하여 제1 인버터(311)의 출력 및 제2 인버터(312)의 출력 중 하나를 선택하여 출력한다.
제1 논리곱 게이트(314)는 제1 칩 식별 신호(CID1) 및 제2 칩 식별 신호(CID2)를 논리곱 연산하여 출력한다. 제2 논리곱 게이트(316)는 제1 칩 식별 신호(CID1)의 반전 신호 및 제2 칩 식별 신호(CID2)를 논리곱 연산하여 출력한다. 제3 논리곱 게이트(318)는 제1 칩 식별 신호(CID1) 및 제2 칩 식별 신호(CID2)의 반전 신호를 논리곱 연산하여 출력한다. 제4 논리곱 게이트(320)는 제1 칩 식별 신호(CID1)의 반전 신호 및 제2 칩 식별 신호(CID2)의 반전 신호를 논리곱 연산하여 출력한다.
제1 멀티플렉서(315)는 리매핑 제어 신호(RMC)에 응답하여 제1 논리곱 게이트(314)의 출력 및 제1 칩 식별 신호(CID1) 중 하나를 선택하여 출력한다. 제2 멀티플렉서(317)는 리매핑 제어 신호(RMC)에 응답하여 제2 논리곱 게이트(316)의 출력 및 제1 칩 식별 신호(CID1)의 반전 신호 중 하나를 선택하여 출력한다. 제3 멀티플렉서(319)는 리매핑 제어 신호(RMC)에 응답하여 제3 논리곱 게이트(318)의 출력 및 제1 칩 식별 신호(CID1) 중 하나를 선택하여 출력한다. 제4 멀티플렉서(321)는 리매핑 제어 신호(RMC)에 응답하여 제4 논리곱 게이트(320)의 출력 및 제1 칩 식별 신호(CID1)의 반전 신호 중 하나를 선택하여 출력한다.
제5 논리곱 게이트(322)는 칩 선택 멀티플렉서(313)의 출력 및 제1 멀티플렉서(315)의 출력을 논리곱 연산하여 제4 내부 칩 선택 신호(ICS4)를 발생한다. 제6 논리곱 게이트(323)는 칩 선택 멀티플렉서(313)의 출력 및 제2 멀티플렉서(317)의 출력을 논리곱 연산하여 제3 내부 칩 선택 신호(ICS3)를 발생한다. 제7 논리곱 게이트(324)는 제1 칩 선택 신호(CS1)의 반전 신호 및 제3 멀티플렉서(319)의 출력을 논리곱 연산하여 제2 내부 칩 선택 신호(ICS2)를 발생한다. 제8 논리곱 게이트(325)는 제1 칩 선택 신호(CID1)의 반전 신호 및 제4 멀티플렉서(321)의 출력을 논리곱 연산하여 제1 내부 칩 선택 신호(ICS1)를 발생한다.
도 5의 어드레스 리매핑 회로(30a)에 제공되는 리매핑 제어 신호(RMC)는 하나의 비트 신호일 수 있다. 리매핑 제어 신호(RMC)가 제1 제어 값(예를 들어, 논리 로우 값 '0')을 가질 때 칩 선택 멀티플렉서(313) 및 제1 내지 제4 멀티플렉서들(315, 317, 319, 321)의 제1 단자(예를 들어, '0' 단자)의 신호가 선택되고, 리매핑 제어 신호(RMC)가 제2 제어 값(예를 들어, 논리 하이 값 '1')을 가질 때 칩 선택 멀티플렉서(313) 및 제1 내지 제4 멀티플렉서들(315, 317, 319, 321)의 제2 단자(예를 들어, '1' 단자)의 신호가 선택될 수 있다. 결과적으로, 리매핑 제어 신호(RMC)가 제1 제어 값(예를 들어, '0')을 가질 때 제1 칩 선택 신호(CS1), 제2 칩 선택 신호(CS2) 및 제1 칩 식별 신호(CID1)가 3개의 입력 신호들(IN1~IN3)로서 수신될 수 있고, 리매핑 제어 신호(RMC)가 제2 제어 값(예를 들어, '1')을 가질 때 제1 칩 선택 신호(CS1), 제1 칩 식별 신호(CID1) 및 제2 칩 식별 신호(CID2)가 3개의 입력 신호들(IN1~IN3)로서 수신될 수 있다.
이하, 리매핑 제어 신호(RMC)가 제1 제어 값(예를 들어, '0')을 가지는 경우, 즉 제1 칩 선택 신호(CS1), 제2 칩 선택 신호(CS2) 및 제1 칩 식별 신호(CID1)가 3개의 입력 신호들(IN1~IN3)로서 수신될 때 되는 경우를 제1 인터페이스 모드라 할 수 있다. 또한 리매핑 제어 신호(RMC)가 제2 제어 값(예를 들어, '1')을 가지는 경우, 즉 제1 칩 선택 신호(CS1), 제1 칩 식별 신호(CID1) 및 제2 칩 식별 신호(CID2)가 3개의 입력 신호들(IN1~IN3)로서 수신되는 경우를 제2 인터페이스 모드라 할 수 있다.
이와 같이, 리매핑 제어 신호(RMC)는, 4개의 입력 단자들 중에서 3개의 유효 입력 단자들을 통하여 수신되는 입력 신호들(IN1~IN3)의 서로 다른 조합들에 따라서 변화하는 제어 값(즉 '0' 또는 '1')을 가질 수 있다.
도 6a는 도 5의 어드레스 리매핑 회로를 이용하여 제1 인터페이스 모드에서 동작하는 메모리 시스템을 나타내는 블록도이고, 도 6b는 도 6a의 메모리 시스템의 제1 인터페이스 모드를 설명하기 위한 진리표(truth table)를 나타내는 도면이다.
도 6a를 참조하면, 메모리 시스템(101)은 메모리 콘트롤러(11) 및 적층형 메모리 장치(21)를 포함한다. 적층형 메모리 장치(21)는 어드레스 리매핑 회로(30a) 및 복수의 반도체 다이들(SD1~SD4)(41)을 포함한다.
어드레스 리매핑 회로(30a)는, 제1 칩 선택 신호(CS1), 제2 칩 선택 신호(CS2), 제1 칩 식별 신호(CID1) 및 제2 칩 식별 신호(CID2)를 수신하기 위한 4개의 입력 단자들을 포함한다. 어드레스 리매핑 회로(30a)는 4개의 입력 단자들 중에서 3개의 유효 입력 단자들을 통하여 제1 칩 선택 신호(CS1), 제2 칩 선택 신호(CS2) 및 제1 칩 식별 신호(CID1)를 입력 신호들(IN1~IN3)로서 수신할 수 있다.
어드레스 리매핑 회로(30a)는, 수신된 제1 칩 선택 신호(CS1), 제2 칩 선택 신호(CS2) 및 제1 칩 식별 신호(CID1)와 리매핑 제어 신호(RMC)에 기초하여 제1 내부 칩 선택 신호(ICS1), 제2 내부 칩 선택 신호(ICS2), 제3 내부 칩 선택 신호(ICS3) 및 제4 내부 칩 선택 신호(ICS4)를 발생한다.
복수의 반도체 다이들(41)은, 제1 내부 칩 선택 신호(ICS1)가 활성화될 때 액세스 되는 제1 반도체 다이(SD1), 제2 내부 칩 선택 신호(ICS2)가 활성화될 때 액세스 되는 제2 반도체 다이(SD2), 제3 내부 칩 선택 신호(ICS3)가 활성화될 때 액세스 되는 제3 반도체 다이(SD3) 및 제4 내부 칩 선택 신호(ICS4)가 활성화될 때 액세스 되는 제4 반도체 다이(SD4)를 포함한다.
도 6b를 참조하면, 제1 칩 선택 신호(CS1), 제2 칩 선택 신호(CS2) 및 제1 칩 식별 신호(CID1)는 입력 신호들(IN1~IN3)로서 인에이블되고, 제2 칩 식별 신호(CID2)는 디스에이블될 수 있다.
제1 내지 제4 경우는 적층형 메모리 장치(21)가 액세스되는 경우에 해당하고, 제5 경우는 적층형 메모리 장치(21)가 액세스되지 않는 경우에 해당한다.
적층형 메모리 장치(21)가 액세스되는 경우, 제1 칩 선택 신호(CS1) 및 제2 칩 선택 신호(CS2) 중 하나가 논리 로우 레벨(L)로 활성화된다. 제1 칩 선택 신호(CS1), 제2 칩 선택 신호(CS2) 및 제1 칩 식별 신호(CID1)의 논리 레벨들에 따라서, 제1 내지 제4 내부 칩 선택 신호들(ICS1~ICS4) 중 하나만이 논리 하이 레벨(H)로 활성화된다. 전술한 바와 같이, 이와 같이 선택적으로 활성화되는 제1 내지 제4 내부 칩 선택 신호들(ICS1~ICS4)에 응답하여, 적층형 메모리 장치(21)에 포함되는 제1 내지 제4 반도체 다이들(SD1~SD4) 중에서 하나만이 선택될 수 있다.
적층형 메모리 장치(21)가 액세스되지 않는 경우, 제1 칩 선택 신호(CS1) 및 제2 칩 선택 신호(CS2)가 모두 논리 하이 레벨(H)로 비활성화된다. 제1 내지 제4 내부 칩 선택 신호들(ICS1~ICS4)은 제1 칩 식별 신호(CID1)의 논리 레벨에 관계없이(DC) 논리 로우 레벨로 비활성화된다.
도 7a는 도 5의 어드레스 리매핑 회로를 이용하여 제2 인터페이스 모드에서 동작하는 메모리 시스템을 나타내는 블록도이고, 도 7b는 도 7a의 메모리 시스템의 제2 인터페이스 모드를 설명하기 위한 진리표를 나타내는 도면이다.
도 7a를 참조하면, 메모리 시스템(102)은 메모리 콘트롤러(12) 및 적층형 메모리 장치(22)를 포함한다. 적층형 메모리 장치(22)는 어드레스 리매핑 회로(30a) 및 복수의 반도체 다이들(SD11~SD4)(42)을 포함한다.
어드레스 리매핑 회로(30a)는, 제1 칩 선택 신호(CS1), 제2 칩 선택 신호(CS2), 제1 칩 식별 신호(CID1) 및 제2 칩 식별 신호(CID2)를 수신하기 위한 4개의 입력 단자들을 포함한다. 어드레스 리매핑 회로(30a)는 4개의 입력 단자들 중에서 3개의 유효 입력 단자들을 통하여 제1 칩 선택 신호(CS1), 제1 칩 식별 신호(CID1) 및 제2 칩 식별 신호(CID2)를 입력 신호들(IN1~IN3)로서 수신할 수 있다.
어드레스 리매핑 회로(30a)는, 수신된 제1 칩 선택 신호(CS1), 제1 칩 식별 신호(CID1) 및 제2 칩 식별 신호(CID2)와 리매핑 제어 신호(RMC)에 기초하여 제1 내부 칩 선택 신호(ICS1), 제2 내부 칩 선택 신호(ICS2), 제3 내부 칩 선택 신호(ICS3) 및 제4 내부 칩 선택 신호(ICS4)를 발생한다.
복수의 반도체 다이들(42)은, 제1 내부 칩 선택 신호(ICS1)가 활성화될 때 액세스 되는 제1 반도체 다이(SD1), 제2 내부 칩 선택 신호(ICS2)가 활성화될 때 액세스 되는 제2 반도체 다이(SD2), 제3 내부 칩 선택 신호(ICS3)가 활성화될 때 액세스 되는 제3 반도체 다이(SD3) 및 제4 내부 칩 선택 신호(ICS4)가 활성화될 때 액세스 되는 제4 반도체 다이(SD4)를 포함한다.
도 7b를 참조하면, 제1 칩 선택 신호(CS1), 제1 칩 식별 신호(CID1) 및 제2 칩 식별 신호(CID2)는 입력 신호들(IN1~IN3)로서 인에이블되고, 제2 칩 선택 신호(CS2)는 디스에이블될 수 있다.
제1 내지 제4 경우는 적층형 메모리 장치(22)가 액세스되는 경우에 해당하고, 제5 경우는 적층형 메모리 장치(22)가 액세스되지 않는 경우에 해당한다.
적층형 메모리 장치(22)가 액세스되는 경우, 제1 칩 선택 신호(CS1)는 논리 로우 레벨(L)로 활성화된다. 제1 칩 선택 신호(CS1), 제1 칩 식별 신호(CID1) 및 제2 칩 식별 신호(CID2)의 논리 레벨들에 따라서, 제1 내지 제4 내부 칩 선택 신호들(ICS1~ICS4) 중 하나만이 논리 하이 레벨(H)로 활성화된다. 전술한 바와 같이, 이와 같이 선택적으로 활성화되는 제1 내지 제4 내부 칩 선택 신호들(ICS1~ICS4)에 응답하여, 적층형 메모리 장치(22)에 포함되는 제1 내지 제4 반도체 다이들(SD1~SD4) 중에서 하나만이 선택될 수 있다.
적층형 메모리 장치(22)가 액세스되지 않는 경우, 제1 칩 선택 신호(CS1)는 논리 하이 레벨(H)로 비활성화된다. 제1 내지 제4 내부 칩 선택 신호들(ICS1~ICS4)은 제1 칩 식별 신호(CID1) 및 제2 칩 식별 신호(CID2)의 논리 레벨에 관계없이(DC) 논리 로우 레벨로 비활성화된다.
도 8은 본 발명의 일 실시예에 따른 어드레스 리매핑 회로를 나타내는 회로도이다.
도 8을 참조하면, 어드레스 리매핑 회로(30b)는, 제1 칩 선택 신호(CS1), 제2 칩 선택 신호(CS2), 제1 칩 식별 신호(CID1), 제2 칩 식별 신호(CID2) 및 어드레스 비트 신호(An)를 수신하기 위한 5개의 입력 단자들을 포함할 수 있다. 어드레스 리매핑 회로(30b)는, 리매핑 제어 신호(RMC)에 기초하여 제1 내부 칩 선택 신호(ICS1), 제2 내부 칩 선택 신호(ICS2), 제3 내부 칩 선택 신호(ICS3) 및 제4 내부 칩 선택 신호(ICS4)를 발생할 수 있다. 전술한 바와 같이, 제1 칩 선택 신호(CS1), 제2 칩 선택 신호(CS2), 제1 칩 식별 신호(CID1), 제2 칩 식별 신호(CID2) 및 어드레스 비트 신호(An)의 일부가 입력 신호들로서 어드레스 리매핑 회로(30b)에 제공될 수 있고, 리매핑 제어 신호(RMC)는, 상기 입력 신호들의 서로 다른 조합들에 따라서 변화하는 제어 값을 가질 수 있다.
어드레스 리매핑 회로(30b)는 제1 및 제2 인버터들(351, 352), 칩 선택 멀티플렉서(353), 제1 내지 제12 논리곱 게이트들(344, 355, 357, 358, 360, 361, 363, 364, 366, 367, 368, 369) 및 제1 내지 제4 멀티플렉서들(356, 359, 362, 365)을 포함할 수 있다.
제1 인버터(351)는 제1 칩 선택 신호(CS1)를 반전하여 출력하고, 제2 인버터(352)는 제2 칩 선택 신호(CS2)를 반전하여 출력한다. 칩 선택 멀티플렉서(353)는 리매핑 제어 신호(RMC)의 제1 비트 신호(RMC1)에 응답하여 제1 인버터(351)의 출력 및 제2 인버터(352)의 출력 중 하나를 선택하여 출력한다.
제1 논리곱 게이트(354)는 제1 칩 식별 신호(CID1) 및 제2 칩 식별 신호(CID2)를 논리곱 연산하여 출력한다. 제2 논리곱 게이트(355)는 제1 칩 식별 신호(CID) 및 어드레스 비트 신호(An)를 논리곱 연산하여 출력한다. 제3 논리곱 게이트(357)는 제1 칩 식별 신호(CID)의 반전 신호 및 제2 칩 식별 신호(CID2)를 논리곱 연산하여 출력한다. 제4 논리곱 게이트는 제1 칩 식별 신호(CID1)의 반전 신호 및 어드레스 비트 신호(An)를 논리곱 연산하여 출력한다. 제5 논리곱 게이트(360)는 제1 칩 식별 신호(CID1) 및 제2 칩 식별 신호(CID2)의 반전 신호를 논리곱 연산하여 출력한다. 제6 논리곱 게이트(381)는 제1 칩 식별 신호(CID1) 및 어드레스 비트 신호(An)의 반전 신호를 논리곱 연산하여 출력한다. 제7 논리곱 게이트(363)는 제1 칩 식별 신호(CID1)의 반전 신호 및 제2 칩 식별 신호(CID2)의 반전 신호를 논리곱 연산하여 출력한다. 제8 논리곱 게이트(364)는 제1 칩 식별 신호(CID1)의 반전 신호 및 어드레스 비트 신호(An)의 반전 신호를 논리곱 연산하여 출력한다.
제1 멀티플렉서(356)는 리매핑 제어 신호(RMC)의 제1 비트 신호(RMC1) 및 제2 비트 신호(RMC2)에 응답하여 제1 논리곱 게이트(354)의 출력, 제2 논리곱 게이트(355)의 출력, 제1 칩 식별 신호(CID1) 및 어드레스 비트 신호(An) 중 하나를 선택하여 출력한다. 제2 멀티플렉서(359)는 리매핑 제어 신호(RMC)의 제1 비트 신호(RMC1) 및 제2 비트 신호(RMC2)에 응답하여 제3 논리곱 게이트(357)의 출력, 제4 논리곱 게이트(358)의 출력, 제1 칩 식별 신호(CID1)의 반전 신호 및 어드레스 비트 신호(An)의 반전 신호 중 하나를 선택하여 출력한다. 제3 멀티플렉서(362)는 리매핑 제어 신호(RMC)의 제1 비트 신호(RMC1) 및 제2 비트 신호(RMC2)에 응답하여 제5 논리곱 게이트(360)의 출력, 제6 논리곱 게이트(361)의 출력, 제1 칩 식별 신호(CID1) 및 어드레스 비트 신호(An) 중 하나를 선택하여 출력한다. 제4 멀티플렉서(365)는 리매핑 제어 신호(RMC)의 제1 비트 신호(RMC1) 및 제2 비트 신호(RMC2)에 응답하여 제7 논리곱 게이트(363)의 출력, 제8 논리곱 게이트(364)의 출력, 제1 칩 식별 신호(CID1)의 반전 신호 및 어드레스 비트 신호(An)의 반전 신호 중 하나를 선택하여 출력한다.
제9 논리곱 게이트(366)는 칩 선택 멀티플렉서(353)의 출력 및 제1 멀티플렉서(356)의 출력을 논리곱 연산하여 제4 내부 칩 선택 신호(ICS4)를 발생한다. 제10 논리곱 게이트는 칩 선택 멀티플렉서(353)의 출력 및 제2 멀티플렉서(359)의 출력을 논리곱 연산하여 제3 내부 칩 선택 신호(ICS3)를 발생한다. 제11 논리곱 게이트(368)는 제1 칩 선택 신호(CS1)의 반전 신호 및 제3 멀티플렉서(362)의 출력을 논리곱 연산하여 제2 내부 칩 선택 신호(ICS2)를 발생한다. 제12 논리곱 게이트(369)는 제1 칩 선택 신호(CS1)의 반전 신호 및 제4 멀티플렉서(365)의 출력을 논리곱 연산하여 제1 내부 칩 선택 신호(ICS1)를 발생한다.
도 8의 어드레스 리매핑 회로(30b)에 제공되는 리매핑 제어 신호(RMC)는 제1 비트 신호(RMC1) 및 제2 비트 신호(RMC2)를 포함할 수 있다. 이하 제1 비트 신호(RMC1)의 논리 값이 x이고 제2 비트 신호(RMC2)의 논리 값이 y일 때, 리매핑 제어 신호(RMC)의 논리 값 또는 제어 값을 'yx'로 표현한다. 리매핑 제어 신호(RMC)가 제1 제어 값(예를 들어, '00')을 가질 때 칩 선택 멀티플렉서(353)의 'a' 단자 및 제1 내지 제4 멀티플렉서들(356, 359, 362, 365)의 'c' 단자의 신호가 선택될 수 있다. 리매핑 제어 신호(RMC)가 제2 제어 값(예를 들어, '01')을 가질 때 칩 선택 멀티플렉서(353)의 'b' 단자 및 제1 내지 제4 멀티플렉서들(356, 359, 362, 365)의 'e' 단자의 신호가 선택될 수 있다. 리매핑 제어 신호(RMC)가 제3 제어 값(예를 들어, '10')을 가질 때 칩 선택 멀티플렉서(353)의 'b' 단자 및 제1 내지 제4 멀티플렉서들(356, 359, 362, 365)의 'd' 단자의 신호가 선택될 수 있다. 리매핑 제어 신호(RMC)가 제4 제어 값(예를 들어, '11')을 가질 때 칩 선택 멀티플렉서(353)의 'a' 단자 및 제1 내지 제4 멀티플렉서들(356, 359, 362, 365)의 'f' 단자의 신호가 선택될 수 있다.
결과적으로, 리매핑 제어 신호(RMC)가 제1 제어 값(예를 들어, '00')을 가질 때 제1 칩 선택 신호(CS1), 제1 칩 식별 신호(CID1) 및 제2 칩 식별 신호(CID2)가 3개의 입력 신호들(IN1~IN3)로서 수신될 수 있고, 리매핑 제어 신호(RMC)가 제2 제어 값(예를 들어, '01')을 가질 때 제1 칩 선택 신호(CS1), 제2 칩 선택 신호(CS2) 및 제1 칩 식별 신호(CID1)가 3개의 입력 신호들(IN1~IN3)로서 수신될 수 있고, 리매핑 제어 신호(RMC)가 제3 제어 값(예를 들어, '10')을 가질 때 제1 칩 선택 신호(CS1), 제2 칩 선택 신호(CS2) 및 어드레스 비트 신호(An)가 3개의 입력 신호들(IN1~IN3)로서 수신될 수 있고, 리매핑 제어 신호(RMC)가 제4 제어 값(예를 들어, '11')을 가질 때 제1 칩 선택 신호(CS1), 제1 칩 식별 신호(CID1) 및 어드레스 비트 신호(An)가 3개의 입력 신호들(IN1~IN3)로서 수신될 수 있다.
이하, 리매핑 제어 신호(RMC)가 제1 제어 값(예를 들어, '00')을 가지는 경우, 즉 제1 칩 선택 신호(CS1), 제1 칩 식별 신호(CID1) 및 제2 칩 식별 신호(CID2)가 3개의 입력 신호들(IN1~IN3)로서 수신되는 경우를 제1 인터페이스 모드라 할 수 있고, 리매핑 제어 신호(RMC)가 제2 제어 값(예를 들어, '01')을 가지는 경우, 즉 제1 칩 선택 신호(CS1), 제2 칩 선택 신호(CS2) 및 제1 칩 식별 신호(CID1)가 3개의 입력 신호들(IN1~IN3)로서 수신되는 경우를 제2 인터페이스 모드라 할 수 있다. 또한, 리매핑 제어 신호(RMC)가 제3 제어 값(예를 들어, '10')을 가지는 경우, 즉 제1 칩 선택 신호(CS1), 제2 칩 선택 신호(CS2) 및 어드레스 비트 신호(An)가 3개의 입력 신호들(IN1~IN3)로서 수신되는 경우를 제3 인터페이스 모드라 할 수 있고, 리매핑 제어 신호(RMC)가 제4 제어 값(예를 들어, '11')을 가지는 경우, 즉 제1 칩 선택 신호(CS1), 제1 칩 식별 신호(CID1) 및 어드레스 비트 신호(An)가 3개의 입력 신호들(IN1~IN3)로서 수신되는 경우를 제4 인터페이스 모드라 할 수 있다.
이와 같이, 리매핑 제어 신호(RMC)는, 5개의 입력 단자들 중에서 3개의 유효 입력 단자들을 통하여 수신되는 입력 신호들(IN1~IN3)의 서로 다른 조합들에 따라서 변화하는 제어 값(즉 '00','01','10' 또는 '11')을 가질 수 있다.
도 9a는 도 8의 어드레스 리매핑 회로를 이용하여 제1 인터페이스 모드에서 동작하는 메모리 시스템을 나타내는 블록도이고, 도 9b는 도 9a의 메모리 시스템의 제1 인터페이스 모드를 설명하기 위한 진리표를 나타내는 도면이다.
도 9a를 참조하면, 메모리 시스템(103)은 메모리 콘트롤러(13) 및 적층형 메모리 장치(23)를 포함한다. 적층형 메모리 장치(23)는 어드레스 리매핑 회로(30b) 및 복수의 반도체 다이들(SD11~SD4)(43)을 포함한다.
어드레스 리매핑 회로(30b)는, 제1 칩 선택 신호(CS1), 제2 칩 선택 신호(CS2), 제1 칩 식별 신호(CID1), 제2 칩 식별 신호(CID2) 및 어드레스 비트 신호(An)를 수신하기 위한 5개의 입력 단자들을 포함한다. 어드레스 리매핑 회로(30b)는 5개의 입력 단자들 중에서 3개의 유효 입력 단자들을 통하여 제1 칩 선택 신호(CS1), 제1 칩 식별 신호(CID1) 및 제2 칩 식별 신호(CID2)를 입력 신호들(IN1~IN3)로서 수신할 수 있다.
어드레스 리매핑 회로(30b)는, 수신된 제1 칩 선택 신호(CS1), 제1 칩 식별 신호(CID1) 및 제2 칩 식별 신호(CID2)와 리매핑 제어 신호(RMC)에 기초하여 제1 내부 칩 선택 신호(ICS1), 제2 내부 칩 선택 신호(ICS2), 제3 내부 칩 선택 신호(ICS3) 및 제4 내부 칩 선택 신호(ICS4)를 발생한다.
복수의 반도체 다이들(43)은, 제1 내부 칩 선택 신호(ICS1)가 활성화될 때 액세스 되는 제1 반도체 다이(SD1), 제2 내부 칩 선택 신호(ICS2)가 활성화될 때 액세스 되는 제2 반도체 다이(SD2), 제3 내부 칩 선택 신호(ICS3)가 활성화될 때 액세스 되는 제3 반도체 다이(SD3) 및 제4 내부 칩 선택 신호(ICS4)가 활성화될 때 액세스 되는 제4 반도체 다이(SD4)를 포함한다.
도 9b를 참조하면, 제1 칩 선택 신호(CS1), 제1 칩 식별 신호(CID1) 및 제2 칩 식별 신호(CID2)는 입력 신호들(IN1~In3)로서 인에이블되고, 제2 칩 선택 신호(CS2) 및 어드레스 비트 신호(An)는 디스에이블될 수 있다.
제1 내지 제4 경우는 적층형 메모리 장치(23)가 액세스되는 경우에 해당하고, 제5 경우는 적층형 메모리 장치(23)가 액세스되지 않는 경우에 해당한다.
적층형 메모리 장치(23)가 액세스되는 경우, 제1 칩 선택 신호(CS1)는 논리 로우 레벨(L)로 활성화된다. 제1 칩 선택 신호(CS1), 제1 칩 식별 신호(CID1) 및 제2 칩 식별 신호(CID2)의 논리 레벨들에 따라서, 제1 내지 제4 내부 칩 선택 신호들(ICS1~ICS4) 중 하나만이 논리 하이 레벨(H)로 활성화된다. 전술한 바와 같이, 이와 같이 선택적으로 활성화되는 제1 내지 제4 내부 칩 선택 신호들(ICS1~ICS4)에 응답하여, 적층형 메모리 장치(23)에 포함되는 제1 내지 제4 반도체 다이들(SD1~SD4) 중에서 하나만이 선택될 수 있다.
적층형 메모리 장치(23)가 액세스되지 않는 경우, 제1 칩 선택 신호(CS1)는 논리 하이 레벨(H)로 비활성화된다. 제1 내지 제4 내부 칩 선택 신호들(ICS1~ICS4)은 제1 칩 식별 신호(CID1) 및 제2 칩 식별 신호(CID2)의 논리 레벨에 관계없이(DC) 논리 로우 레벨로 비활성화된다.
도 10a는 도 8의 어드레스 리매핑 회로를 이용하여 제2 인터페이스 모드에서 동작하는 메모리 시스템을 나타내는 블록도이고, 도 10b는 도 10a의 메모리 시스템의 제2 인터페이스 모드를 설명하기 위한 진리표를 나타내는 도면이다.
도 10a를 참조하면, 메모리 시스템(104)은 메모리 콘트롤러(14) 및 적층형 메모리 장치(24)를 포함한다. 적층형 메모리 장치(24)는 어드레스 리매핑 회로(30b) 및 복수의 반도체 다이들(SD11~SD4)(44)을 포함한다.
어드레스 리매핑 회로(30b)는, 제1 칩 선택 신호(CS1), 제2 칩 선택 신호(CS2), 제1 칩 식별 신호(CID1), 제2 칩 식별 신호(CID2) 및 어드레스 비트 신호(An)를 수신하기 위한 5개의 입력 단자들을 포함한다. 어드레스 리매핑 회로(30b)는 5개의 입력 단자들 중에서 3개의 유효 입력 단자들을 통하여 제1 칩 선택 신호(CS1), 제2 칩 선택 신호(CS2) 및 제1 칩 식별 신호(CID1)를 입력 신호들(IN1~IN3)로서 수신할 수 있다.
어드레스 리매핑 회로(30b)는, 수신된 제1 칩 선택 신호(CS1), 제2 칩 선택 신호(CS2) 및 제1 칩 식별 신호(CID1)와 리매핑 제어 신호(RMC)에 기초하여 제1 내부 칩 선택 신호(ICS1), 제2 내부 칩 선택 신호(ICS2), 제3 내부 칩 선택 신호(ICS3) 및 제4 내부 칩 선택 신호(ICS4)를 발생한다.
복수의 반도체 다이들(44)은, 제1 내부 칩 선택 신호(ICS1)가 활성화될 때 액세스 되는 제1 반도체 다이(SD1), 제2 내부 칩 선택 신호(ICS2)가 활성화될 때 액세스 되는 제2 반도체 다이(SD2), 제3 내부 칩 선택 신호(ICS3)가 활성화될 때 액세스 되는 제3 반도체 다이(SD3) 및 제4 내부 칩 선택 신호(ICS4)가 활성화될 때 액세스 되는 제4 반도체 다이(SD4)를 포함한다.
도 10b를 참조하면, 제1 칩 선택 신호(CS1), 제2 칩 선택 신호(CS2) 및 제1 칩 식별 신호(CID1)는 입력 신호들(IN1~In3)로서 인에이블되고, 제2 칩 식별 신호(CID2) 및 어드레스 비트 신호(An)는 디스에이블될 수 있다.
제1 내지 제4 경우는 적층형 메모리 장치(24)가 액세스되는 경우에 해당하고, 제5 경우는 적층형 메모리 장치(24)가 액세스되지 않는 경우에 해당한다.
적층형 메모리 장치(24)가 액세스되는 경우, 제1 칩 선택 신호(CS1)및 제2 칩 선택 신호(CS2) 중 하나는 논리 로우 레벨(L)로 활성화된다. 제1 칩 선택 신호(CS1), 제2 칩 선택 신호(CS2) 및 제1 칩 식별 신호(CID1)의 논리 레벨들에 따라서, 제1 내지 제4 내부 칩 선택 신호들(ICS1~ICS4) 중 하나만이 논리 하이 레벨(H)로 활성화된다. 전술한 바와 같이, 이와 같이 선택적으로 활성화되는 제1 내지 제4 내부 칩 선택 신호들(ICS1~ICS4)에 응답하여, 적층형 메모리 장치(24)에 포함되는 제1 내지 제4 반도체 다이들(SD1~SD4) 중에서 하나만이 선택될 수 있다.
적층형 메모리 장치(24)가 액세스되지 않는 경우, 제1 칩 선택 신호(CS1) 및 제2 칩 선택 신호(CS2)는 모두 논리 하이 레벨(H)로 비활성화된다. 제1 내지 제4 내부 칩 선택 신호들(ICS1~ICS4)은 제1 칩 식별 신호(CID1)의 논리 레벨에 관계없이(DC) 논리 로우 레벨로 비활성화된다.
도 11a는 도 8의 어드레스 리매핑 회로를 이용하여 제3 인터페이스 모드에서 동작하는 메모리 시스템을 나타내는 블록도이고, 도 11b는 도 11a의 메모리 시스템의 제3 인터페이스 모드를 설명하기 위한 진리표를 나타내는 도면이다.
도 11a를 참조하면, 메모리 시스템(105)은 메모리 콘트롤러(15) 및 적층형 메모리 장치(25)를 포함한다. 적층형 메모리 장치(25)는 어드레스 리매핑 회로(30b) 및 복수의 반도체 다이들(SD11~SD4)(45)을 포함한다.
어드레스 리매핑 회로(30b)는, 제1 칩 선택 신호(CS1), 제2 칩 선택 신호(CS2), 제1 칩 식별 신호(CID1), 제2 칩 식별 신호(CID2) 및 어드레스 비트 신호(An)를 수신하기 위한 5개의 입력 단자들을 포함한다. 어드레스 리매핑 회로(30b)는 5개의 입력 단자들 중에서 3개의 유효 입력 단자들을 통하여 제1 칩 선택 신호(CS1), 제2 칩 선택 신호(CS2) 및 어드레스 비트 신호(An)를 입력 신호들(IN1~IN3)로서 수신할 수 있다.
어드레스 리매핑 회로(30b)는, 수신된 제1 칩 선택 신호(CS1), 제2 칩 선택 신호(CS2) 및 어드레스 비트 신호(An)와 리매핑 제어 신호(RMC)에 기초하여 제1 내부 칩 선택 신호(ICS1), 제2 내부 칩 선택 신호(ICS2), 제3 내부 칩 선택 신호(ICS3) 및 제4 내부 칩 선택 신호(ICS4)를 발생한다.
복수의 반도체 다이들(45)은, 제1 내부 칩 선택 신호(ICS1)가 활성화될 때 액세스 되는 제1 반도체 다이(SD1), 제2 내부 칩 선택 신호(ICS2)가 활성화될 때 액세스 되는 제2 반도체 다이(SD2), 제3 내부 칩 선택 신호(ICS3)가 활성화될 때 액세스 되는 제3 반도체 다이(SD3) 및 제4 내부 칩 선택 신호(ICS4)가 활성화될 때 액세스 되는 제4 반도체 다이(SD4)를 포함한다.
도 11b를 참조하면, 제1 칩 선택 신호(CS1), 제2 칩 선택 신호(CS2) 및 어드레스 비트 신호(An)는 입력 신호들(IN1~IN3)로서 인에이블되고, 제1 칩 식별 신호(CID1) 및 제2 칩 식별 신호(CID2)는 디스에이블될 수 있다.
제1 내지 제4 경우는 적층형 메모리 장치(25)가 액세스되는 경우에 해당하고, 제5 경우는 적층형 메모리 장치(25)가 액세스되지 않는 경우에 해당한다.
적층형 메모리 장치(25)가 액세스되는 경우, 제1 칩 선택 신호(CS1)및 제2 칩 선택 신호(CS2) 중 하나는 논리 로우 레벨(L)로 활성화된다. 제1 칩 선택 신호(CS1), 제2 칩 선택 신호(CS2) 및 어드레스 비트 신호(An)의 논리 레벨들에 따라서, 제1 내지 제4 내부 칩 선택 신호들(ICS1~ICS4) 중 하나만이 논리 하이 레벨(H)로 활성화된다. 전술한 바와 같이, 이와 같이 선택적으로 활성화되는 제1 내지 제4 내부 칩 선택 신호들(ICS1~ICS4)에 응답하여, 적층형 메모리 장치(25)에 포함되는 제1 내지 제4 반도체 다이들(SD1~SD4) 중에서 하나만이 선택될 수 있다.
적층형 메모리 장치(25)가 액세스되지 않는 경우, 제1 칩 선택 신호(CS1) 및 제2 칩 선택 신호(CS2)는 모두 논리 하이 레벨(H)로 비활성화된다. 제1 내지 제4 내부 칩 선택 신호들(ICS1~ICS4)은 어드레스 비트 신호(An)의 논리 레벨에 관계없이(DC) 논리 로우 레벨로 비활성화된다.
도 12a는 도 8의 어드레스 리매핑 회로를 이용하여 제4 인터페이스 모드에서 동작하는 메모리 시스템을 나타내는 블록도이고, 도 12b는 도 12a의 메모리 시스템의 제4 인터페이스 모드를 설명하기 위한 진리표를 나타내는 도면이다.
도 12a를 참조하면, 메모리 시스템(106)은 메모리 콘트롤러(16) 및 적층형 메모리 장치(26)를 포함한다. 적층형 메모리 장치(26)는 어드레스 리매핑 회로(30b) 및 복수의 반도체 다이들(SD11~SD4)(46)을 포함한다.
어드레스 리매핑 회로(30b)는, 제1 칩 선택 신호(CS1), 제2 칩 선택 신호(CS2), 제1 칩 식별 신호(CID1), 제2 칩 식별 신호(CID2) 및 어드레스 비트 신호(An)를 수신하기 위한 5개의 입력 단자들을 포함한다. 어드레스 리매핑 회로(30b)는 5개의 입력 단자들 중에서 3개의 유효 입력 단자들을 통하여 제1 칩 선택 신호(CS1), 제1 칩 식별 신호(CID1) 및 어드레스 비트 신호(An)를 입력 신호들(IN1~IN3)로서 수신할 수 있다.
어드레스 리매핑 회로(30b)는, 수신된 제1 칩 선택 신호(CS1), 제1 칩 식별 신호(CID1) 및 제2 칩 식별 신호(CID2)와 리매핑 제어 신호(RMC)에 기초하여 제1 내부 칩 선택 신호(ICS1), 제2 내부 칩 선택 신호(ICS2), 제3 내부 칩 선택 신호(ICS3) 및 제4 내부 칩 선택 신호(ICS4)를 발생한다.
복수의 반도체 다이들(46)은, 제1 내부 칩 선택 신호(ICS1)가 활성화될 때 액세스 되는 제1 반도체 다이(SD1), 제2 내부 칩 선택 신호(ICS2)가 활성화될 때 액세스 되는 제2 반도체 다이(SD2), 제3 내부 칩 선택 신호(ICS3)가 활성화될 때 액세스 되는 제3 반도체 다이(SD3) 및 제4 내부 칩 선택 신호(ICS4)가 활성화될 때 액세스 되는 제4 반도체 다이(SD4)를 포함한다.
도 12b를 참조하면, 제1 칩 선택 신호(CS1), 제1 칩 식별 신호(CID1) 및 어드레스 비트 신호(An)는 입력 신호들(IN1~IN3)로서 인에이블되고, 제2 칩 선택 신호(CS2) 및 제2 칩 식별 신호(CID2)는 디스에이블될 수 있다.
제1 내지 제4 경우는 적층형 메모리 장치(26)가 액세스되는 경우에 해당하고, 제5 경우는 적층형 메모리 장치(26)가 액세스되지 않는 경우에 해당한다.
적층형 메모리 장치(26)가 액세스되는 경우, 제1 칩 선택 신호(CS1)는 논리 로우 레벨(L)로 활성화된다. 제1 칩 선택 신호(CS1), 제1 칩 식별 신호(CID1) 및 어드레스 비트 신호(An)의 논리 레벨들에 따라서, 제1 내지 제4 내부 칩 선택 신호들(ICS1~ICS4) 중 하나만이 논리 하이 레벨(H)로 활성화된다. 전술한 바와 같이, 이와 같이 선택적으로 활성화되는 제1 내지 제4 내부 칩 선택 신호들(ICS1~ICS4)에 응답하여, 적층형 메모리 장치(26)에 포함되는 제1 내지 제4 반도체 다이들(SD1~SD4) 중에서 하나만이 선택될 수 있다.
적층형 메모리 장치(26)가 액세스되지 않는 경우, 제1 칩 선택 신호(CS1)는 논리 하이 레벨(H)로 비활성화된다. 제1 내지 제4 내부 칩 선택 신호들(ICS1~ICS4)은 제1 칩 식별 신호(CID1) 및 어드레스 비트 신호(An)의 논리 레벨에 관계없이(DC) 논리 로우 레벨로 비활성화된다.
도 13은 본 발명의 일 실시예에 따른 어드레스 리매핑 회로를 나타내는 회로도이다.
도 13을 참조하면, 어드레스 리매핑 회로(30c)는, 제1 칩 선택 신호(CS1), 제2 칩 선택 신호(CS2), 칩 식별 신호(CID) 및 어드레스 비트 신호(An)를 수신하기 위한 4개의 입력 단자들을 포함할 수 있다. 어드레스 리매핑 회로(30c)는, 리매핑 제어 신호(RMC)에 기초하여 제1 내부 칩 선택 신호(ICS1) 및 제2 내부 칩 선택 신호(ICS2)를 발생할 수 있다. 전술한 바와 같이, 제1 칩 선택 신호(CS1), 제2 칩 선택 신호(CS2), 칩 식별 신호(CID) 및 어드레스 비트 신호(An)의 일부가 입력 신호들로서 어드레스 리매핑 회로(30c)에 제공될 수 있고, 리매핑 제어 신호(RMC)는, 상기 입력 신호들의 서로 다른 조합들에 따라서 변화하는 제어 값을 가질 수 있다.
어드레스 리매핑 회로(30c)는 제1 및 제2 인버터들(381, 382), 칩 선택 멀티플렉서(383), 제1 및 제2 멀티플렉서들(384, 385) 및 제1 및 제2 논리곱 게이트들(386, 387)을 포함할 수 있다.
제1 인버터(381)는 제1 칩 선택 신호(CS1)를 반전하여 출력하고, 제2 인버터(382)는 제2 칩 선택 신호(CS2)를 반전하여 출력한다. 칩 선택 멀티플렉서(383)는 리매핑 제어 신호(RMC)의 제1 비트 신호(RCM1)에 응답하여 제1 인버터(381)의 출력 및 제2 인버터(382)의 출력 중 하나를 선택하여 출력한다.
제1 멀티플렉서(384)는 리매핑 제어 신호(RMC)의 제1 비트 신호(RMC1) 및 제2 비트 신호(RMC2)에 응답하여 전원 전압(VDD)(즉 논리 하이 레벨(H)), 칩 식별 신호(CID) 및 어드레스 비트 신호(An) 중 하나를 선택하여 출력한다. 제2 멀티플렉서(385)는 리매핑 제어 신호(RMC)의 제1 비트 신호(RMC1) 및 제2 비트 신호(RMC2)에 응답하여 전원 전압(VDD), 칩 식별 신호(CID)의 반전 신호 및 어드레스 비트 신호(An)의 반전 신호 중 하나를 선택하여 출력한다.
제1 논리곱 게이트(386)는 칩 선택 멀티플렉서(383)의 출력 및 제1 멀티플렉서(384)의 출력을 논리곱 연산하여 제2 내부 칩 선택 신호(ICS2)를 발생한다. 제2 논리곱 게이트(387)는 제1 칩 선택 신호(CS1)의 반전 신호 및 제2 멀티플렉서(385)의 출력을 논리곱 연산하여 제1 내부 칩 선택 신호(ICS1)를 발생한다.
도 13의 어드레스 리매핑 회로(30c)에 제공되는 리매핑 제어 신호(RMC)는 제1 비트 신호(RMC1) 및 제2 비트 신호(RMC2)를 포함할 수 있다. 이하 제1 비트 신호(RMC1)의 논리 값이 x이고 제2 비트 신호(RMC2)의 논리 값이 y일 때, 리매핑 제어 신호(RMC)의 논리 값 또는 제어 값을 'yx'로 표현한다. 리매핑 제어 신호(RMC)가 제1 제어 값(예를 들어, '00')을 가질 때 칩 선택 멀티플렉서(383)의 'b' 단자 및 제1 및 제2 멀티플렉서들(384, 385)의 'c' 단자의 신호가 선택될 수 있다. 리매핑 제어 신호(RMC)가 제2 제어 값(예를 들어, '01')을 가질 때 칩 선택 멀티플렉서(383)의 'a' 단자 및 제1 및 제2 멀티플렉서들(384, 385)의 'e' 단자의 신호가 선택될 수 있다. 리매핑 제어 신호(RMC)가 제3 제어 값(예를 들어, '10')을 가질 때 칩 선택 멀티플렉서(353)의 'a' 단자 및 제1 및 제2 멀티플렉서들(384, 385)의 'd' 단자의 신호가 선택될 수 있다.
결과적으로, 리매핑 제어 신호(RMC)가 제1 제어 값(예를 들어, '00')을 가질 때 제1 칩 선택 신호(CS1) 및 제2 칩 선택 신호(CS2)가 2개의 입력 신호들(IN1~IN2)로서 수신될 수 있고, 리매핑 제어 신호(RMC)가 제2 제어 값(예를 들어, '01')을 가질 때 제1 칩 선택 신호(CS1) 및 칩 식별 신호(CID)가 2개의 입력 신호들(IN1~IN2)로서 수신될 수 있고, 리매핑 제어 신호(RMC)가 제3 제어 값(예를 들어, '10')을 가질 때 제1 칩 선택 신호(CS1) 및 어드레스 비트 신호(An)가 2개의 입력 신호들(IN1~IN3)로서 수신될 수 있다.
이하, 리매핑 제어 신호(RMC)가 제1 제어 값(예를 들어, '00')을 가지는 경우, 즉 제1 칩 선택 신호(CS1) 및 제2 칩 선택 신호(CS2)가 2개의 입력 신호들(IN1~IN2)로서 수신되는 경우를 제1 인터페이스 모드라 할 수 있고, 리매핑 제어 신호(RMC)가 제2 제어 값(예를 들어, '01')을 가지는 경우, 즉 제1 칩 선택 신호(CS1) 및 칩 식별 신호(CID)가 2개의 입력 신호들(IN1~IN2)로서 수신되는 경우를 제2 인터페이스 모드라 할 수 있고, 리매핑 제어 신호(RMC)가 제3 제어 값(예를 들어, '10')을 가지는 경우, 즉 제1 칩 선택 신호(CS1) 및 어드레스 비트 신호(An)가 2개의 입력 신호들(IN1~IN2)로서 수신되는 경우를 제3 인터페이스 모드라 할 수 있다.
이와 같이, 리매핑 제어 신호(RMC)는, 4개의 입력 단자들 중에서 2개의 유효 입력 단자들을 통하여 수신되는 입력 신호들(IN1~IN2)의 서로 다른 조합들에 따라서 변화하는 제어 값(즉 '00','01', 또는 '10')을 가질 수 있다.
도 14a는 도 13의 어드레스 리매핑 회로를 이용하여 제1 인터페이스 모드에서 동작하는 메모리 시스템을 나타내는 블록도이고, 도 14b는 도 14a의 메모리 시스템의 제1 인터페이스 모드를 설명하기 위한 진리표를 나타내는 도면이다.
도 14a를 참조하면, 메모리 시스템(107)은 메모리 콘트롤러(17) 및 적층형 메모리 장치(27)를 포함한다. 적층형 메모리 장치(27)는 어드레스 리매핑 회로(30c) 및 복수의 반도체 다이들(SD11, SD2)(47)을 포함한다.
어드레스 리매핑 회로(30c)는, 제1 칩 선택 신호(CS1), 제2 칩 선택 신호(CS2), 칩 식별 신호(CID) 및 어드레스 비트 신호(An)를 수신하기 위한 4개의 입력 단자들을 포함한다. 어드레스 리매핑 회로(30c)는 4개의 입력 단자들 중에서 2개의 유효 입력 단자들을 통하여 제1 칩 선택 신호(CS1) 및 제2 칩 선택 신호(CS2)를 입력 신호들(IN1, IN2)로서 수신할 수 있다.
어드레스 리매핑 회로(30c)는, 수신된 제1 칩 선택 신호(CS1) 및 제2 칩 선택 신호(CS2)와 리매핑 제어 신호(RMC)에 기초하여 제1 내부 칩 선택 신호(ICS1) 및 제2 내부 칩 선택 신호(ICS2)를 발생한다.
복수의 반도체 다이들(47)은, 제1 내부 칩 선택 신호(ICS1)가 활성화될 때 액세스 되는 제1 반도체 다이(SD1) 및 제2 내부 칩 선택 신호(ICS2)가 활성화될 때 액세스 되는 제2 반도체 다이(SD2)를 포함한다.
도 14b를 참조하면, 제1 칩 선택 신호(CS1) 및 제2 칩 선택 신호(CS2)는 입력 신호들(IN1, IN2)로서 인에이블되고, 칩 식별 신호(CID) 및 어드레스 비트 신호(An)는 디스에이블될 수 있다.
제1 및 제2 경우는 적층형 메모리 장치(27)가 액세스되는 경우에 해당하고, 제3 경우는 적층형 메모리 장치(27)가 액세스되지 않는 경우에 해당한다.
적층형 메모리 장치(27)가 액세스되는 경우, 제1 칩 선택 신호(CS1)및 제2 칩 선택 신호(CS2) 중 하나는 논리 로우 레벨(L)로 활성화된다. 제1 칩 선택 신호(CS1) 및 제2 칩 선택 신호(CS2)의 논리 레벨들에 따라서, 제1 및 제2 내부 칩 선택 신호들(ICS1, ICS2) 중 하나만이 논리 하이 레벨(H)로 활성화된다. 전술한 바와 같이, 이와 같이 선택적으로 활성화되는 제1 및 제2 내부 칩 선택 신호들(ICS1, ICS2)에 응답하여, 적층형 메모리 장치(27)에 포함되는 제1 및 제2 반도체 다이들(SD1, SD2) 중에서 하나만이 선택될 수 있다.
적층형 메모리 장치(27)가 액세스되지 않는 경우, 제1 칩 선택 신호(CS1) 및 제2 칩 선택 신호(CS2)는 모두 논리 하이 레벨(H)로 비활성화된다. 제1 및 제2 내부 칩 선택 신호들(ICS1, ICS)은 논리 로우 레벨로 비활성화된다.
도 15a는 도 13의 어드레스 리매핑 회로를 이용하여 제2 인터페이스 모드에서 동작하는 메모리 시스템을 나타내는 블록도이고, 도 15b는 도 15a의 메모리 시스템의 제2 인터페이스 모드를 설명하기 위한 진리표를 나타내는 도면이다.
도 15a를 참조하면, 메모리 시스템(108)은 메모리 콘트롤러(18) 및 적층형 메모리 장치(28)를 포함한다. 적층형 메모리 장치(28)는 어드레스 리매핑 회로(30c) 및 복수의 반도체 다이들(SD11, SD2)(48)을 포함한다.
어드레스 리매핑 회로(30c)는, 제1 칩 선택 신호(CS1), 제2 칩 선택 신호(CS2), 칩 식별 신호(CID) 및 어드레스 비트 신호(An)를 수신하기 위한 4개의 입력 단자들을 포함한다. 어드레스 리매핑 회로(30c)는 4개의 입력 단자들 중에서 2개의 유효 입력 단자들을 통하여 제1 칩 선택 신호(CS1) 및 칩 식별 신호(CID)를 입력 신호들(IN1, IN2)로서 수신할 수 있다.
어드레스 리매핑 회로(30c)는, 수신된 제1 칩 선택 신호(CS1) 및 칩 식별 신호(CID)와 리매핑 제어 신호(RMC)에 기초하여 제1 내부 칩 선택 신호(ICS1) 및 제2 내부 칩 선택 신호(ICS2)를 발생한다.
복수의 반도체 다이들(48)은, 제1 내부 칩 선택 신호(ICS1)가 활성화될 때 액세스 되는 제1 반도체 다이(SD1) 및 제2 내부 칩 선택 신호(ICS2)가 활성화될 때 액세스 되는 제2 반도체 다이(SD2)를 포함한다.
도 15b를 참조하면, 제1 칩 선택 신호(CS1) 및 칩 식별 신호(CID)는 입력 신호들(IN1, IN2)로서 인에이블되고, 제2 칩 선택 신호(CS2) 및 어드레스 비트 신호(An)는 디스에이블될 수 있다.
제1 및 제2 경우는 적층형 메모리 장치(28)가 액세스되는 경우에 해당하고, 제3 경우는 적층형 메모리 장치(28)가 액세스되지 않는 경우에 해당한다.
적층형 메모리 장치(28)가 액세스되는 경우, 제1 칩 선택 신호(CS1)는 논리 로우 레벨(L)로 활성화된다. 제1 칩 선택 신호(CS1) 및 칩 식별 신호(CID)의 논리 레벨들에 따라서, 제1 및 제2 내부 칩 선택 신호들(ICS1, ICS2) 중 하나만이 논리 하이 레벨(H)로 활성화된다. 전술한 바와 같이, 이와 같이 선택적으로 활성화되는 제1 및 제2 내부 칩 선택 신호들(ICS1, ICS2)에 응답하여, 적층형 메모리 장치(28)에 포함되는 제1 및 제2 반도체 다이들(SD1, SD2) 중에서 하나만이 선택될 수 있다.
적층형 메모리 장치(28)가 액세스되지 않는 경우, 제1 칩 선택 신호(CS1)는 논리 하이 레벨(H)로 비활성화된다. 제1 및 제2 내부 칩 선택 신호들(ICS1, ICS)은 칩 식별 신호(CID)의 논리 레벨에 관계없이(DC) 논리 로우 레벨로 비활성화된다.
도 16a는 도 13의 어드레스 리매핑 회로를 이용하여 제3 인터페이스 모드에서 동작하는 메모리 시스템을 나타내는 블록도이고, 도 16b는 도 16a의 메모리 시스템의 제3 인터페이스 모드를 설명하기 위한 진리표를 나타내는 도면이다.
도 16a를 참조하면, 메모리 시스템(109)은 메모리 콘트롤러(19) 및 적층형 메모리 장치(29)를 포함한다. 적층형 메모리 장치(29)는 어드레스 리매핑 회로(30c) 및 복수의 반도체 다이들(SD11, SD2)(49)을 포함한다.
어드레스 리매핑 회로(30c)는, 제1 칩 선택 신호(CS1), 제2 칩 선택 신호(CS2), 칩 식별 신호(CID) 및 어드레스 비트 신호(An)를 수신하기 위한 4개의 입력 단자들을 포함한다. 어드레스 리매핑 회로(30c)는 4개의 입력 단자들 중에서 2개의 유효 입력 단자들을 통하여 제1 칩 선택 신호(CS1) 및 어드레스 비트 신호(An)를 입력 신호들(IN1, IN2)로서 수신할 수 있다.
어드레스 리매핑 회로(30c)는, 수신된 제1 칩 선택 신호(CS1) 및 칩 식별 신호(CID)와 리매핑 제어 신호(RMC)에 기초하여 제1 내부 칩 선택 신호(ICS1) 및 제2 내부 칩 선택 신호(ICS2)를 발생한다.
복수의 반도체 다이들(49)은, 제1 내부 칩 선택 신호(ICS1)가 활성화될 때 액세스 되는 제1 반도체 다이(SD1) 및 제2 내부 칩 선택 신호(ICS2)가 활성화될 때 액세스 되는 제2 반도체 다이(SD2)를 포함한다.
도 16b를 참조하면, 제1 칩 선택 신호(CS1) 및 어드레스 비트 신호(An)는 입력 신호들(IN1, IN2)로서 인에이블되고, 제2 칩 선택 신호(CS2) 및 칩 식별 신호(CID)는 디스에이블될 수 있다.
제1 및 제2 경우는 적층형 메모리 장치(29)가 액세스되는 경우에 해당하고, 제3 경우는 적층형 메모리 장치(29)가 액세스되지 않는 경우에 해당한다.
적층형 메모리 장치(29)가 액세스되는 경우, 제1 칩 선택 신호(CS1)는 논리 로우 레벨(L)로 활성화된다. 제1 칩 선택 신호(CS1) 및 어드레스 비트 신호(An)의 논리 레벨들에 따라서, 제1 및 제2 내부 칩 선택 신호들(ICS1, ICS2) 중 하나만이 논리 하이 레벨(H)로 활성화된다. 전술한 바와 같이, 이와 같이 선택적으로 활성화되는 제1 및 제2 내부 칩 선택 신호들(ICS1, ICS2)에 응답하여, 적층형 메모리 장치(29)에 포함되는 제1 및 제2 반도체 다이들(SD1, SD2) 중에서 하나만이 선택될 수 있다.
적층형 메모리 장치(29)가 액세스되지 않는 경우, 제1 칩 선택 신호(CS1)는 논리 하이 레벨(H)로 비활성화된다. 제1 및 제2 내부 칩 선택 신호들(ICS1, ICS)은 어드레스 비트 신호(An)의 논리 레벨에 관계없이(DC) 논리 로우 레벨로 비활성화된다.
도 17은 본 발명의 일 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 17을 참조하면, 메모리 시스템(110)은 메모리 콘트롤러(111) 및 적층형 메모리 장치(112)를 포함한다. 적층형 메모리 장치(112)는 어드레스 리매핑 회로(113) 및 복수의 반도체 다이들(SD11~SD8)(114)을 포함한다.
어드레스 리매핑 회로(113)는, 제1, 제2, 제3 및 제4 칩 선택 신호들(CS1, CS2, CS3, CS4), 제1, 제2 및 제3 칩 식별 신호들(CID1, CID2, CID3) 및 제1, 제2 및 제3 어드레스 비트 신호들(An, An+1, An+2)을 수신하기 위한 10개의 입력 단자들을 포함한다. 도 18a 내지 18i를 참조하여 후술하는 바와 같이, 어드레스 리매핑 회로(113)는 10개의 입력 단자들 중에서 4개 또는 5개의 유효 입력 단자들을 통하여 4개의 입력 신호들(IN1~IN4) 또는 5개의 입력 신호들(IN1~IN5)을 수신할 수 있다. 도 17에는 8개의 내부 칩 선택 신호들(ICS1~ICS8)을 발생하기 위하여 10개의 입력 단자들(115)을 도시하고 있으나, 입력 단자들의 종류 및 개수는 다양하게 변형될 수 있다. 일 실시예에서, 입력 단자들(115)은 2개의 칩 선택 신호들만 수신할 수 있도록 구현될 수 있다. 이 경우, 입력 단자들(115)의 개수는 8개일 수 있다. 다른 실시예에서, 입력 단자들(115)은 어드레스 비트 신호들은 제외하고 칩 선택 신호들 및 칩 식별 신호들만 수신할 수 있도록 구현될 수 있다. 이 경우 입력 단자들의 개수는 7개일 수 있다.
어드레스 리매핑 회로(113)는, 수신된 입력 신호들(IN1~INk)과 리매핑 제어 신호(RMC)에 기초하여 제1 내지 제8 내부 칩 선택 신호들(ICS1~ICS8)을 발생한다.
복수의 반도체 다이들(114)은, 제1 내지 제8 내부 칩 선택 신호들(ICS1~ICS8)이 각각 활성화될 때 액세스 되는 제1 내지 제8 반도체 다이들(SD1~SD8)을 포함한다. 제1 내지 제8 반도체 다이들(SD1~SD8)은 메모리 장치들(MEM1~MEM8)을 각각 포함한다.
도 18a 내지 18i는 도 17의 메모리 시스템의 인터페이스 모드들을 설명하기 위한 진리표들을 나타내는 도면들이다.
메모리 시스템(110)은 입력 신호들(IN1~INk)의 서로 다른 조합들에 각각 상응하는 복수의 인터페이스 모드들 중 하나를 선택적으로 수행할 수 있다. 도 18a 내지 18i에는 메모리 시스템(110)에 의해 선택적으로 수행될 수 있는 제1 내지 제9 인터페이스 모드들이 순차적으로 도시되어 있다.
도 18a에는 제1 칩 선택 신호(CS1), 제2 칩 선택 신호(CS2), 제3 칩 선택 신호(CS3), 제4 칩 선택 신호(CS4) 및 제1 칩 식별 신호(CID1)를 5개의 입력 신호들(IN1~IN5)로서 수신하는 제1 인터페이스 모드가 도시되어 있고, 도 18b에는 제1 칩 선택 신호(CS1), 제2 칩 선택 신호(CS2), 제1 칩 식별 신호(CID1) 및 제2 칩 식별 신호(CID2)를 4개의 입력 신호들(IN1~IN4)로서 수신하는 제2 인터페이스 모드가 도시되어 있고, 도 18c에는 제1 칩 선택 신호(CS1), 제1 칩 식별 신호(CID1), 제2 칩 식별 신호(CID2) 및 제3 칩 식별 신호(CID4)를 4개의 입력 신호들(IN1~IN4)로서 수신하는 제3 인터페이스 모드가 도시되어 있다.
어드레스 리매핑 회로(113)가 제1 칩 선택 신호(CS1), 제2 칩 선택 신호(CS2), 제3 칩 선택 신호(CS3), 제4 칩 선택 신호(CS4), 제1 칩 식별 신호(CID1), 제2 칩 식별 신호(CID2) 및 제3 칩 식별 신호(CID3)를 수신하기 위한 7개의 상기 입력 단자들을 포함하는 경우에, 도 18a, 18b 및 18c에 도시된 제1, 제2 및 제3 인터페이스 모드들이 선택적으로 수행될 수 있다.
도 18d에는 제1 칩 선택 신호(CS1), 제2 칩 선택 신호(CS2), 제3 칩 선택 신호(CS3), 제4 칩 선택 신호(CS4) 및 제1 어드레스 비트 신호(An)를 5개의 입력 신호들(IN1~IN5)로서 수신하는 제4 인터페이스 모드가 도시되어 있고, 도 18e에는 제1 칩 선택 신호(CS1), 제2 칩 선택 신호(CS2), 제1 어드레스 비트 신호(An) 및 제2 어드레스 비트 신호(An+1)를 4개의 입력 신호들(IN1~IN4)로서 수신하는 제5 인터페이스 모드가 도시되어 있고, 도 18f에는 제1 칩 선택 신호(CS1), 제1 어드레스 비트 신호(An), 제2 어드레스 비트 신호(An+1) 및 제3 어드레스 비트 신호(An+2)를 4개의 입력 신호들(IN1~IN4)로서 수신하는 제6 인터페이스 모드가 도시되어 있다.
어드레스 리매핑 회로(113)가 제1 칩 선택 신호(CS1), 제2 칩 선택 신호(CS2), 제3 칩 선택 신호(CS3), 제4 칩 선택 신호(CS4), 제1 어드레스 비트 신호(An), 제2 어드레스 비트 신호(An+1) 및 제3 어드레스 비트 신호(An+2)를 수신하기 위한 7개의 상기 입력 단자들을 포함하는 경우에, 도 18a, 18b 및 18c에 도시된 제1, 제2 및 제3 인터페이스 모드들이 선택적으로 수행될 수 있다.
도 18g에는 제1 칩 선택 신호(CS1), 제2 칩 선택 신호(CS2), 제1 칩 식별 신호(CID1), 제1 어드레스 비트 신호(An)를 4개의 입력 신호들(IN1~IN4)로서 수신하는 제7 인터페이스 모드가 도시되어 있고, 도 18h에는 제1 칩 선택 신호(CS1), 제1 칩 식별 신호(CID1), 제2 칩 식별 신호(CID2) 및 제1 어드레스 비트 신호(An)를 4개의 입력 신호들(IN1~IN4)로서 수신하는 제8 인터페이스 모드가 도시되어 있고, 도 18i에는 제1 칩 선택 신호(CS1), 제1 칩 식별 신호(CID1), 제1 어드레스 비트 신호(An) 및 제2 어드레스 비트 신호(An+1)를 4개의 입력 신호들(IN1~IN4)로서 수신하는 제9 인터페이스 모드가 도시되어 있다.
어드레스 리매핑 회로(113)가 제1 칩 선택 신호(CS1), 제2 칩 선택 신호(CS2), 제1 칩 식별 신호(CID1), 제2 칩 식별 신호(CID2), 제3 칩 식별 신호(CID3)제1 어드레스 비트 신호(An), 제2 어드레스 비트 신호(An+1) 및 제3 어드레스 비트 신호(An+2)를 수신하기 위한 8개의 상기 입력 단자들을 포함하는 경우에, 도 18g, 18h 및 18i에 도시된 제7, 제8 및 제9 인터페이스 모드들이 선택적으로 수행될 수 있다.
도 18a 내지 18i에 도시된 제1 내지 제9 인터페이스모드들 모두에 대하여, 제1 내지 제8 경우는 도 17의 적층형 메모리 장치(112)가 액세스되는 경우에 해당하고, 제9 경우는 적층형 메모리 장치(112)가 액세스되지 않는 경우에 해당한다.
적층형 메모리 장치(112)가 액세스되는 경우, 입력 신호들(IN1~INk)에 포함되는 칩 선택 신호들 중 하나가 논리 로우 레벨(L)로 활성화된다. 입력 신호들(IN1~INk)의 논리 레벨들에 따라서, 제1 내지 제8 내부 칩 선택 신호들(ICS1~ICS8) 중 하나만이 논리 하이 레벨(H)로 활성화된다. 전술한 바와 같이, 이와 같이 선택적으로 활성화되는 제1 내지 제8 내부 칩 선택 신호들(ICS1~ICS8)에 응답하여, 적층형 메모리 장치(112)에 포함되는 제1 내지 제8 반도체 다이들(SD1~SD8) 중에서 하나만이 선택될 수 있다.
적층형 메모리 장치(112)가 액세스되지 않는 경우, 입력 신호들(IN1~INk)에 포함되는 칩 선택 신호들이 모두 논리 하이 레벨(H)로 비활성화된다. 제1 내지 제8 내부 칩 선택 신호들(ICS1~ICS8)은 입력 신호들(IN1~INk)에 포함되는 칩 식별 신호들 및/또는 어드레스 비트 신호들의 논리 레벨에 관계없이(DC) 논리 로우 레벨로 비활성화된다.
도 5 내지 18i를 참조하여, 적층형 메모리 장치가 2개, 4개 또는 8개의 반도체 다이들을 포함하는 경우에 대하여 본 발명의 실시예들에 따른 적응적 어드레스 리매핑을 설명하였다. 당업자들은 본 발명의 기술적 사상에 따른 적응적 어드레스 리매핑은 도 3, 8, 13 및 17에 예시된 어드레스 리매핑 회로들의 구성에 한정되지 않으며, 2개, 4개 및 8개 이외의 다양한 개수의 반도체 다이들이 적층된 경우에도 적용될 수 있음을 이해할 수 있을 것이다.
이와 같이, 본 발명의 실시예들에 따른 적층형 메모리 장치 어드레스 리매핑 방법은, 다양한 구성을 갖는 장치 및 시스템에 적응적으로 채용될 수 있고, 제공된 주소 관리 방법에 따라서 최적화된 어드레스 리매핑 기능을 수행함으로써 본 발명의 실시예들이 적용된 장치 및 시스템의 성능을 향상시킬 수 있다.
어드레스 리매핑 회로(113)가 제1 칩 선택 신호(CS1), 제2 칩 선택 신호(CS2), 제3 칩 선택 신호(CS3), 제4 칩 선택 신호(CS4), 제1 칩 식별 신호(CID1), 제2 칩 식별 신호(CID2), 제3 칩 식별 신호(CID3)제1 어드레스 비트 신호(An), 제2 어드레스 비트 신호(An+1) 및 제3 어드레스 비트 신호(An+2)를 수신하기 위한 10개의 상기 입력 단자들을 포함하는 경우에, 도 18a 내지 18i에 도시된 제1 내지 제9 인터페이스 모드들이 선택적으로 수행될 수 있다.
반도체 메모리 장치의 고속화, 고집적화 및 저전력화 요구를 만족시키기 위해서는, 단일 패키지(package) 공간 내에 모든 회로를 형성할 필요가 있으며, 반도체 메모리 장치는 선폭을 줄이는(scaling down) 방식으로 집적도를 증가시켜 왔다. 최근에는 이와 같은 방식에도 기술적 한계가 있어서, 3차원 적층형 패키지 기술의 개발이 활발하게 진행되고 있다. 적층 방식은 크게 다음과 같이 구별될 수 있다.
첫째, 도 19를 참조하여 후술하는 바와 같이, 마스터 반도체 다이와 슬레이브 반도체 다이를 각각 구분하여 제조하고 이를 적층하여 패키징할 수 있다. 통상적으로 마스터 반도체 다이에는 슬레이브 반도체 다이를 제어하는 제어로직(multi rank control logic)이 구비되어 있고, 슬레이브 반도체 다이에는 메모리 블록에 관련된 회로가 구비되어 있다. 이와 같은 방식은 불필요하게 중복된 회로를 제거할 수 있어 면적과 파워 소모 측면에서 이득이 있다.
둘째, 도 20을 참조하여 후술하는 바와 같이, 동일한 복수의 반도체 다이들을 제조하고 이를 적층하여 패키징할 수 있다. 복수의 반도체 다이들 중 어느 하나는 마스터 모드(MASTER MODE)로 동작하도록 하고, 나머지 반도체 다이들은 슬레이브 모드(SLAVE MODE)로 동작하도록 할 수 있다. 각 반도체 칩은 메모리 블록 및 메모리 블록을 제어하는 제어로직을 구비하며, 동일한 구조로 설계되어 있으므로 테스트 측면에서 효율적이다.
셋째, 도 21 및 22를 참조하여 후술하는 바와 같이, 인터페이스 반도체 다이 또는 마스터 반도체 다이는 제어로직을 구비하고, 다른 메모리 반도체 다이들 또는 슬레이브 반도체 다이들은 메모리 블록만을 구비하도록 제조하고 이를 적층하여 패키징할 수 있다. 이 경우 인터페이스 반도체 다이와 마스터 반도체 다이와 슬레이브 반도체 다이는 동일한 공정을 사용하여 제조되므로 테스트 측면에서 유리하다.
이하, 도 19 내지 22를 참조하여, 다양한 적층 방식에 대하여 본 발명의 실시예들에 따른 적응적 어드레스 리매핑을 설명한다.
도 19는 본 발명의 일 실시예에 따른 이종의 반도체 다이들로 구현되는 적층형 메모리 장치를 나타내는 블록도이다.
도 19를 참조하면, 적층형 메모리 장치(401)는 어드레스 리매핑 회로(ARC) 및 복수의 반도체 다이들(SD1~SDr)을 포함한다. 도 19에는 본 발명의 실시예들의 설명에 필요한 입력 신호들(IN1~INk)만이 도시되어 있으며 다른 코맨드 신호(CMD), 어드레스 신호(ADD) 및 데이터 신호(DQ)는 도시를 생략하였다.
도 19에 도시된 바와 같이, 반도체 다이들(SD1~SDr) 중 하나의 반도체 다이는 외부로부터 수신한 코맨드-어드레스 신호들을 버퍼링하는 마스터 반도체 다이(SD1)에 해당하고 다른 반도체 다이들은 마스터 반도체 다이(SD1)로부터 버퍼링된 코맨드-어드레스 신호들을 수신하는 슬레이브 반도체 다이들(SD2~SDr)에 해당할 수 있다. 어드레스 리매핑 회로(ARC)는 마스터 반도체 다이(SD1)에 포함될 수 있다.
어드레스 리매핑 회로(ARC)는 전술한 바와 같이 입력 단자들의 일부에 해당하는 유효 입력 단자들을 통하여 칩 선택 신호들(CS1~CSp), 칩 식별 신호들(CID1~CIDq) 및 어드레스 비트 신호들(An~Am)의 일부에 해당하는 입력 신호들(IN1~INk)을 수신할 수 있다. 어드레스 리매핑 회로(ARC)는 입력 신호들(IN1~INk) 및 리매핑 제어 신호(RMC)에 기초하여 복수의 내부 칩 선택 신호들(ICS1~ICSr)을 발생한다. 적층형 메모리 장치(401)가 액세스되는 경우, 반도체 다이들(SD1~SDr) 중에서 하나만이 선택되도록 내부 칩 선택 신호들(ICS1~ICSr) 중에서 하나만이 활성화될 수 있다. 적층형 메모리 장치(401)가 액세스되지 않는 경우에는, 내부 칩 선택 신호(ICS1~ICSr)가 모두 비활성화되고, 반도체 다이들(SD1~SDr)이 모두 선택되지 않을 수 있다. 반도체 다이들(SD1~SDr)은 상하로 적층되고 메모리 장치들(MEM1~MEMr)을 각각 포함한다. 메모리 장치들(MEM1~MEMr)은 내부 칩 선택 신호들(ICS1~ICSr)을 각각 수신한다.
도 19에 도시된 바와 같이, 마스터 반도체 다이(SD1)와 슬레이브 반도체 다이들(SD2~SDr)은 서로 다른 구성을 가질 수 있으며, 내부 칩 신호들(ICS1~ICSr)의 각각은 반도체 다이들(SD1~SDr) 중에서 상응한 하나의 반도체 다이에만 전달될 수 있다. 즉 제1 내부 칩 신호(ICS1)는 제1 반도체 다이(SD1)에 포함된 제1 메모리 장치(MEM1)에 전달되고, 제2 내부 칩 신호(ICS2)는 제2 반도체 다이(SD2)에 포함된 제2 메모리 장치(MEM2)에 전달되고, 이와 같이 제r 내부 칩 신호(ICSr)는 제r 반도체 다이(SDr)에 포함된 제r 메모리 장치(MEMr)에 전달될 수 있다. 내부 칩 신호들(ICS1~ICSr)은 도 28을 참조하여 후술하는 바와 같이 본딩 와이어, 관통 비아(TSV), 또는 이들의 조합을 이용하여 반도체 다이들(SD1~SDr)에 각각 전달될 수 있다.
도 20은 본 발명의 일 실시예에 따른 동종의 반도체 다이들로 구현되는 적층형 메모리 장치를 나타내는 블록도이다.
도 20을 참조하면, 적층형 메모리 장치(402)는 어드레스 리매핑 회로(ARC) 및 복수의 반도체 다이들(SD1~SDr)을 포함한다. 도 20에는 본 발명의 실시예들의 설명에 필요한 입력 신호들(IN1~INk)만이 도시되어 있으며 다른 코맨드 신호(CMD), 어드레스 신호(ADD) 및 데이터 신호(DQ)는 도시를 생략하였다.
도 20에 도시된 바와 같이, 반도체 다이들(SD1~SDr) 중 하나의 반도체 다이는 외부로부터 수신한 코맨드-어드레스 신호들을 버퍼링하는 마스터 반도체 다이(SD1)에 해당하고 다른 반도체 다이들은 마스터 반도체 다이(SD1)로부터 버퍼링된 코맨드-어드레스 신호들을 수신하는 슬레이브 반도체 다이들(SD2~SDr)에 해당할 수 있다. 어드레스 리매핑 회로(ARC)는 마스터 반도체 다이(SD1)에 포함될 수 있다.
어드레스 리매핑 회로(ARC)는 전술한 바와 같이 입력 단자들의 일부에 해당하는 유효 입력 단자들을 통하여 칩 선택 신호들(CS1~CSp), 칩 식별 신호들(CID1~CIDq) 및 어드레스 비트 신호들(An~Am)의 일부에 해당하는 입력 신호들(IN1~INk)을 수신할 수 있다. 어드레스 리매핑 회로(ARC)는 입력 신호들(IN1~INk) 및 리매핑 제어 신호(RMC)에 기초하여 복수의 내부 칩 선택 신호들(ICS1~ICSr)을 발생한다. 적층형 메모리 장치(402)가 액세스되는 경우, 반도체 다이들(SD1~SDr) 중에서 하나만이 선택되도록 내부 칩 선택 신호들(ICS1~ICSr) 중에서 하나만이 활성화될 수 있다. 적층형 메모리 장치(402)가 액세스되지 않는 경우에는, 내부 칩 선택 신호(ICS1~ICSr)가 모두 비활성화되고, 반도체 다이들(SD1~SDr)이 모두 선택되지 않을 수 있다. 반도체 다이들(SD1~SDr)은 상하로 적층되고 메모리 장치들(MEM1~MEMr)을 각각 포함한다. 메모리 장치들(MEM1~MEMr)은 내부 칩 선택 신호들(ICS1~ICSr)을 각각 수신한다.
도 20에 도시된 바와 같이, 마스터 반도체 다이(SD1)와 슬레이브 반도체 다이들(SD2~SDr)은 어드레스 리매핑 회로들(ARC1~ARCr)을 각각 포함하는 동일한 구성을 가질 수 있으며, 내부 칩 신호들(ICS1~ICSr)은 반도체 다이들(SD1~SDr)에 공통으로 전달될 수 있다. 마스터 반도체 다이(SD1)에 포함되는 어드레스 리매핑 회로(ARC1)만이 인에이블되어 입력 신호들(IN1~INk)을 수신하고, 슬레이브 반도체 다이들(SD2~SDr)에 포함되는 어드레스 리매핑 회로들(ARC2~ARCr)은 디스에이블될 수 있다. 내부 칩 신호들(ICS1~ICSr)은 관통 비아(TSV)를 이용하여 반도체 다이들(SD1~SDr)에 공통으로 전달될 수 있다.
내부 칩 신호들(ICS1~ICSr)가 반도체 다이들(SD1~SDr)에 공통으로 전달되는 경우, 반도체 다이들(SD1~SDr)은 선택 회로들(SEL1~SELr)을 각각 포함할 수 있다. 선택 회로들(SEL1~SELr)은 공통으로 전달되는 내부 칩 신호들(ICS1~ICSr) 중에서 반도체 다이들(SD1~SDr)의 각각에 상응하는 하나의 내부 칩 선택 신호를 선택하고 상기 선택된 하나의 내부 칩 선택 신호를 반도체 다이들(SD1~SDr)에 포함된 메모리 장치들(MEM1~MEMr)에 각각 전달할 수 있다. 선택 회로들(SEL1~SELr)을 제어하기 위한 선택 제어 신호들(SLC1~SLCr)은 상응하는 하나의 내부 칩 선택 신호를 각각 선택할 수 있도록 적층형 메모리 장치(402) 내에서의 각 반도체 다이의 위치에 따라서 서로 다른 제어 값을 가질 수 있다. 선택 제어 신호들(SLC1~SLCr)은 반도체 다이들(SD1~SDr)의 내부 로직 회로들에서 발생되는 신호들일 수도 있고, 적층형 메모리 장치(402)의 패키징 과정에서의 퓨즈 커팅 등을 통하여 발생되는 신호들일 수도 있다.
도 21은 본 발명의 일 실시예에 따른 인터페이스 반도체 다이를 포함하는 적층형 메모리 장치를 나타내는 블록도이다.
도 21을 참조하면, 적층형 메모리 장치(403)는 어드레스 리매핑 회로(ARC), 복수의 반도체 다이들(SD1~SDr) 및 인터페이스 반도체 다이(SD0)를 포함한다. 도 21에는 본 발명의 실시예들의 설명에 필요한 입력 신호들(IN1~INk)만이 도시되어 있으며 다른 코맨드 신호(CMD), 어드레스 신호(ADD) 및 데이터 신호(DQ)는 도시를 생략하였다.
도 21에 도시된 바와 같이, 어드레스 리매핑 회로(ARC)는 인터페이스 반도체 다이(SD0)에 포함될 수 있고, 이 경우, 메모리 장치(MEM1~MEMr)가 각각 형성된 반도체 다이들(SD1~SDr)은 실질적으로 동일한 구성을 가질 수 있다.
어드레스 리매핑 회로(ARC)는 전술한 바와 같이 입력 단자들의 일부에 해당하는 유효 입력 단자들을 통하여 칩 선택 신호들(CS1~CSp), 칩 식별 신호들(CID1~CIDq) 및 어드레스 비트 신호들(An~Am)의 일부에 해당하는 입력 신호들(IN1~INk)을 수신할 수 있다. 어드레스 리매핑 회로(ARC)는 입력 신호들(IN1~INk) 및 리매핑 제어 신호(RMC)에 기초하여 복수의 내부 칩 선택 신호들(ICS1~ICSr)을 발생한다. 적층형 메모리 장치(403)가 액세스되는 경우, 반도체 다이들(SD1~SDr) 중에서 하나만이 선택되도록 내부 칩 선택 신호들(ICS1~ICSr) 중에서 하나만이 활성화될 수 있다. 적층형 메모리 장치(403)가 액세스되지 않는 경우에는, 내부 칩 선택 신호(ICS1~ICSr)가 모두 비활성화되고, 반도체 다이들(SD1~SDr)이 모두 선택되지 않을 수 있다. 반도체 다이들(SD1~SDr) 및 인터페이스 반도체 다이(SD0)는 상하로 적층되고, 반도체 다이들(SD1~SDr)은 메모리 장치들(MEM1~MEMr)을 각각 포함한다. 메모리 장치들(MEM1~MEMr)은 내부 칩 선택 신호들(ICS1~ICSr)을 각각 수신한다.
도 21에 도시된 바와 같이, 내부 칩 신호들(ICS1~ICSr)의 각각은 반도체 다이들(SD1~SDr) 중에서 상응한 하나의 반도체 다이에만 전달될 수 있다. 즉 제1 내부 칩 신호(ICS1)는 제1 반도체 다이(SD1)에 포함된 제1 메모리 장치(MEM1)에 전달되고, 제2 내부 칩 신호(ICS2)는 제2 반도체 다이(SD2)에 포함된 제2 메모리 장치(MEM2)에 전달되고, 이와 같이 제r 내부 칩 신호(ICSr)는 제r 반도체 다이(SDr)에 포함된 제r 메모리 장치(MEMr)에 전달될 수 있다. 내부 칩 신호들(ICS1~ICSr)은 도 28을 참조하여 후술하는 바와 같이 본딩 와이어, 관통 비아(TSV), 또는 이들의 조합을 이용하여 반도체 다이들(SD1~SDr)에 각각 전달될 수 있다.
도 22는 본 발명의 다른 실시예에 따른 인터페이스 반도체 다이를 포함하는 적층형 메모리 장치를 나타내는 블록도이다.
도 22를 참조하면, 적층형 메모리 장치(404)는 어드레스 리매핑 회로(ARC), 복수의 반도체 다이들(SD1~SDr) 및 인터페이스 반도체 다이(SD0)를 포함한다. 도 22에는 본 발명의 실시예들의 설명에 필요한 입력 신호들(IN1~INk)만이 도시되어 있으며 다른 코맨드 신호(CMD), 어드레스 신호(ADD) 및 데이터 신호(DQ)는 도시를 생략하였다.
도 22에 도시된 바와 같이, 어드레스 리매핑 회로(ARC)는 인터페이스 반도체 다이(SD0)에 포함될 수 있고, 이 경우, 메모리 장치(MEM1~MEMr)가 각각 형성된 반도체 다이들(SD1~SDr)은 실질적으로 동일한 구성을 가질 수 있다.
어드레스 리매핑 회로(ARC)는 전술한 바와 같이 입력 단자들의 일부에 해당하는 유효 입력 단자들을 통하여 칩 선택 신호들(CS1~CSp), 칩 식별 신호들(CID1~CIDq) 및 어드레스 비트 신호들(An~Am)의 일부에 해당하는 입력 신호들(IN1~INk)을 수신할 수 있다. 어드레스 리매핑 회로(ARC)는 입력 신호들(IN1~INk) 및 리매핑 제어 신호(RMC)에 기초하여 복수의 내부 칩 선택 신호들(ICS1~ICSr)을 발생한다. 적층형 메모리 장치(404)가 액세스되는 경우, 반도체 다이들(SD1~SDr) 중에서 하나만이 선택되도록 내부 칩 선택 신호들(ICS1~ICSr) 중에서 하나만이 활성화될 수 있다. 적층형 메모리 장치(404)가 액세스되지 않는 경우에는, 내부 칩 선택 신호(ICS1~ICSr)가 모두 비활성화되고, 반도체 다이들(SD1~SDr)이 모두 선택되지 않을 수 있다. 반도체 다이들(SD1~SDr) 및 인터페이스 반도체 다이(SD0)는 상하로 적층되고, 반도체 다이들(SD1~SDr)은 메모리 장치들(MEM1~MEMr)을 각각 포함한다. 메모리 장치들(MEM1~MEMr)은 내부 칩 선택 신호들(ICS1~ICSr)을 각각 수신한다.
도 22에 도시된 바와 같이, 다이들(SD1~SDr)은 어드레스 리매핑 회로들(ARC1~ARCr)을 각각 포함하는 동일한 구성을 가질 수 있으며, 내부 칩 신호들(ICS1~ICSr)은 반도체 다이들(SD1~SDr)에 공통으로 전달될 수 있다. 내부 칩 신호들(ICS1~ICSr)은 관통 비아(TSV)를 이용하여 반도체 다이들(SD1~SDr)에 공통으로 전달될 수 있다.
내부 칩 신호들(ICS1~ICSr)가 반도체 다이들(SD1~SDr)에 공통으로 전달되는 경우, 반도체 다이들(SD1~SDr)은 선택 회로들(SEL1~SELr)을 각각 포함할 수 있다. 선택 회로들(SEL1~SELr)은 공통으로 전달되는 내부 칩 신호들(ICS1~ICSr) 중에서 반도체 다이들(SD1~SDr)의 각각에 상응하는 하나의 내부 칩 선택 신호를 선택하고 상기 선택된 하나의 내부 칩 선택 신호를 반도체 다이들(SD1~SDr)에 포함된 메모리 장치들(MEM1~MEMr)에 각각 전달할 수 있다. 선택 회로들(SEL1~SELr)을 제어하기 위한 선택 제어 신호들(SLC1~SLCr)은 상응하는 하나의 내부 칩 선택 신호를 각각 선택할 수 있도록 적층형 메모리 장치(404) 내에서의 각 반도체 다이의 위치에 따라서 서로 다른 제어 값을 가질 수 있다. 선택 제어 신호들(SLC1~SLCr)은 반도체 다이들(SD1~SDr)의 내부 로직 회로들에서 발생되는 신호들일 수도 있고, 적층형 메모리 장치(404)의 패키징 과정에서의 퓨즈 커팅 등을 통하여 발생되는 신호들일 수도 있다.
도 23은 본 발명의 일 실시예에 따른 메모리 모듈을 나타내는 블록도이다.
도 23을 참조하면, 메모리 모듈(501)은 모듈 기판(510), 복수의 메모리 칩들(SMC) 및 어드레스 리매핑 회로(ARC)를 포함할 수 있다.
메모리 칩들(SMC)은 모듈 기판(510)에 장착되고 상하로 적층된 복수의 반도체 다이들을 각각 포함한다. 메모리 칩들(SMC)은 데이터 버스(515)를 통하여 기입 모드에서 메모리 콘트롤러와 같은 외부 장치로부터 데이터(DQ)를 수신하거나 독출 모드에서 데이터(DQ)를 외부 장치로 전송할 수 있다.
버퍼 칩(BC)은 모듈 기판(510)에 장착되고 외부로부터 수신한 코맨드-어드레스 신호들(CMD, ADD)을 버퍼링하여 제어 버스(513, 514)를 통하여 메모리 칩들(SMC)로 전달할 수 있다. 버퍼 칩(BC)은 메모리 모듈(501)의 제어 정보를 저장하는 레지스터(REG)를 포함할 수 있다.
어드레스 리매핑 회로(ARC)는, 전술한 바와 같이 복수의 칩 선택 신호들 및 복수의 칩 식별 신호들을 수신하기 위한 복수의 입력 단자들을 포함한다. 어드레스 리매핑 회로(ARC)는 상기 입력 단자들의 일부에 해당하는 유효 입력 단자들을 통하여 상기 칩 선택 신호들 및 상기 칩 식별 신호들의 일부에 해당하는 입력 신호들(IN1~INk)을 수신하고, 입력 신호들(IN1~INk) 및 전술한 리매핑 제어 신호(RMC)에 기초하여 복수의 내부 칩 선택 신호들(ICS1~ICSr)을 발생한다. 메모리 칩들(SMC)에 각각 포함되는 상기 반도체 다이들의 각각은 내부 칩 선택 신호들(ICS1~ICSr)을 각각 수신하는 메모리 장치들을 포함한다.
도 23에 도시된 바와 같이, 어드레스 리매핑 회로(ARC)는 버퍼 칩(BC)에 포함될 수 있다. 이 경우 메모리 칩들(SMC)의 각각은 제어 버스(513, 514)를 통하여 버퍼 칩(BC)에 포함된 어드레스 리매핑 회로(ARC)로부터 내부 칩 선택 신호들(ICS1~ICSr)을 수신할 수 있다.
이와 같이, 본 발명의 실시예들에 따른 어드레스 리매핑 회로(ARC)를 이용한 메모리 모듈(501)은 다양한 구성을 갖는 장치 및 시스템에 적응적으로 채용될 수 있고, 제공된 주소 관리 방법에 따라서 최적화된 어드레스 리매핑 기능을 수행함으로써 본 발명의 실시예들이 적용된 장치 및 시스템의 성능을 향상시킬 수 있다.
도 24는 본 발명의 다른 실시예에 따른 메모리 모듈을 나타내는 블록도이다.
도 24를 참조하면, 메모리 모듈(502)은 모듈 기판(520), 복수의 메모리 칩들(SMC) 및 어드레스 리매핑 회로들(ARC)을 포함할 수 있다.
메모리 칩들(SMC)은 모듈 기판(520)에 장착되고 상하로 적층된 복수의 반도체 다이들을 각각 포함한다. 메모리 칩들(SMC)은 데이터 버스(525)를 통하여 기입 모드에서 메모리 콘트롤러와 같은 외부 장치로부터 데이터(DQ)를 수신하거나 독출 모드에서 데이터(DQ)를 외부 장치로 전송할 수 있다.
버퍼 칩(BC)은 모듈 기판(520)에 장착되고 외부로부터 수신한 코맨드-어드레스 신호들(CMD, ADD)을 버퍼링하여 제어 버스(523, 524)를 통하여 메모리 칩들(SMC)로 전달할 수 있다. 버퍼 칩(BC)은 메모리 모듈(502)의 제어 정보를 저장하는 레지스터(REG)를 포함할 수 있다.
각각의 어드레스 리매핑 회로(ARC)는, 전술한 바와 같이 복수의 칩 선택 신호들 및 복수의 칩 식별 신호들을 수신하기 위한 복수의 입력 단자들을 포함한다. 어드레스 리매핑 회로(ARC)는 상기 입력 단자들의 일부에 해당하는 유효 입력 단자들을 통하여 상기 칩 선택 신호들 및 상기 칩 식별 신호들의 일부에 해당하는 입력 신호들(IN1~INk)을 수신하고, 입력 신호들(IN1~INk) 및 전술한 리매핑 제어 신호(RMC)에 기초하여 복수의 내부 칩 선택 신호들(ICS1~ICSr)을 발생한다. 메모리 칩들(SMC)에 각각 포함되는 상기 반도체 다이들의 각각은 내부 칩 선택 신호들(ICS1~ICSr)을 각각 수신하는 메모리 장치들을 포함한다.
도 24에 도시된 바와 같이, 어드레스 리매핑 회로들(ARC)은 메모리 칩들(SMC)의 각각에 포함될 수 있다. 이 경우 메모리 칩들(SMC)의 각각은 제어 버스(523, 524)를 통하여 버퍼 칩(BC)으로부터 입력 신호들(IN1~INk)을 수신할 수 있다. 메모리 칩들(SMC)에 포함된 어드레스 리매핑 회로들(ARC)은 내부 칩 선택 신호들(ICS1~ICSr)을 각각 발생하고 자신의 반도체 다이들로 제공할 수 있다.
이와 같이, 본 발명의 실시예들에 따른 어드레스 리매핑 회로(ARC)를 이용한 메모리 모듈(502)은 다양한 구성을 갖는 장치 및 시스템에 적응적으로 채용될 수 있고, 제공된 주소 관리 방법에 따라서 최적화된 어드레스 리매핑 기능을 수행함으로써 본 발명의 실시예들이 적용된 장치 및 시스템의 성능을 향상시킬 수 있다.
도 25는 본 발명의 일 실시예에 따른 적층형 메모리 장치의 구조를 나타내는 도면이다.
도 25에 도시된 바와 같이, 반도체 메모리 장치(601)는 다수의 반도체 다이들 또는 반도체 레이어들(LA1 내지 LAk, k는 3이상의 자연수)을 구비할 수 있다. 가장 아래에 위치하는 반도체 레이어(LA1)는 마스터 레이어이고 나머지 반도체 레이어들(LA2 내지 LAk)은 슬레이브 레이어일 수 있다.
반도체 레이어들(LA1 내지 LAk)은 관통 실리콘 비아(TSV)를 통해 신호를 서로 송수신하며, 마스터 레이어(LA1)는 외면에 형성된 도전 수단(미도시)을 통해 외부의 메모리 컨트롤러(미도시)와 통신할 수 있다. 마스터 레이어로서 제1 반도체 레이어(610)와 슬레이브 레이어로서 제k 반도체 레이어(620)를 중심으로 하여 반도체 메모리 장치(601)의 구성 및 동작을 설명하면 다음과 같다.
제1 반도체 레이어(610)와 제k 반도체 레이어(620)는 메모리 영역(Memory region, 621)을 구동하기 위한 각종 주변 회로들(622)을 구비한다. 예컨데, 주변 회로들(622)은 각 메모리 영역의 워드 라인을 구동하기 위한 로우 드라이버(X-Driver)와, 각 메모리 영역의 비트 라인을 구동하기 위한 칼럼 드라이버(Y-Driver)와, 데이터의 입출력을 제어하기 위한 데이터 입출력부, 외부로부터 커맨드(CMD)를 입력받아 버퍼링하는 커맨드 버퍼와, 외부로부터 어드레스를 입력받아 버퍼링하는 어드레스 버퍼 등을 구비할 수 있다.
제1 반도체 레이어(610)는 제어 로직을 더 포함할 수 있다. 제어 로직은 메모리 컨트롤러(미도시)로부터 제공되는 커맨드 및 어드레스 신호에 기초하여 메모리 영역(621)에 대한 액세스를 제어하고, 메모리 영역(621)을 액세스하기 위한 제어 신호들을 생성할 수 있다.
제1 반도체 레이어(610)는 본 발명의 실시예들에 따른 어드레스 리매핑 회로(ARC)(30)를 포함할 수 있다. 전술한 바와 같이, 어드레스 리매핑 회로(30)는 복수의 칩 선택 신호들 및 복수의 칩 식별 신호들을 수신하기 위한 복수의 입력 단자들을 포함한다. 어드레스 리매핑 회로(30)는 상기 입력 단자들의 일부에 해당하는 유효 입력 단자들을 통하여 상기 칩 선택 신호들 및 상기 칩 식별 신호들의 일부에 해당하는 입력 신호들을 수신하고, 상기 입력 신호들 및 리매핑 제어 신호에 기초하여 복수의 내부 칩 선택 신호들을 발생한다. 어드레스 리매핑 회로(30)에서 발생된 상기 내부 칩 선택 신호들은 관통 비아(TSV)를 통하여 반도체 레이어들(LA1 내지 LAk)에 각각 전달될 수 있다.
도 26은 본 발명의 다른 실시예에 따른 적층형 메모리 장치의 구조를 나타내는 도면이다.
도 26에 도시된 바와 같이, 반도체 메모리 장치(602)는 다수의 반도체 다이들 또는 반도체 레이어들(LA1 내지 LAk, k는 3이상의 자연수)을 구비할 수 있다. 가장 아래에 위치하는 반도체 레이어(LA1)는 인터페이스 레이어이고 나머지 반도체 레이어들(LA2 내지 LAk)은 메모리 레이어일 수 있다.
반도체 레이어들(LA1 내지 LAk)은 관통 실리콘 비아(TSV)를 통해 신호를 서로 송수신하며, 인터페이스 레이어(LA1)는 외면에 형성된 도전 수단(미도시)을 통해 외부의 메모리 컨트롤러(미도시)와 통신할 수 있다. 인터페이스 레이어로서 제1 반도체 레이어(610)와 메모리 레이어로서 제k 반도체 레이어(620)를 중심으로 하여 반도체 메모리 장치(602)의 구성 및 동작을 설명하면 다음과 같다.
제1 반도체 레이어(610)는 메모리 레이어에 구비되는 메모리 영역(Memory region, 621)을 구동하기 위한 각종 주변 회로들을 구비한다. 예컨데, 제1 반도체 레이어(610)는 메모리의 워드 라인을 구동하기 위한 로우 드라이버(X-Driver, 6101)와, 메모리의 비트 라인을 구동하기 위한 칼럼 드라이버(Y-Driver, 6102)와, 데이터의 입출력을 제어하기 위한 데이터 입출력부(6103), 외부로부터 커맨드(CMD)를 입력받아 버퍼링하는 커맨드 버퍼(6104)와, 외부로부터 어드레스를 입력받아 버퍼링하는 어드레스 버퍼(6105) 등을 구비할 수 있다.
또한 제1 반도체 레이어(610)는 제어 로직(6107)을 더 포함할 수 있다. 제어 로직(6107)은 메모리 컨트롤러(미도시)로부터 제공되는 커맨드 및 어드레스 신호에 기초하여 메모리 영역(621)에 대한 액세스를 제어하고, 메모리 영역(621)을 액세스하기 위한 제어 신호들을 생성할 수 있다.
제1 반도체 레이어(610)는 본 발명의 실시예들에 따른 어드레스 리매핑 회로(ARC)(30)를 포함할 수 있다. 전술한 바와 같이, 어드레스 리매핑 회로(30)는 복수의 칩 선택 신호들 및 복수의 칩 식별 신호들을 수신하기 위한 복수의 입력 단자들을 포함한다. 어드레스 리매핑 회로(30)는 상기 입력 단자들의 일부에 해당하는 유효 입력 단자들을 통하여 상기 칩 선택 신호들 및 상기 칩 식별 신호들의 일부에 해당하는 입력 신호들을 수신하고, 상기 입력 신호들 및 리매핑 제어 신호에 기초하여 복수의 내부 칩 선택 신호들을 발생한다. 어드레스 리매핑 회로(30)에서 발생된 상기 내부 칩 선택 신호들은 관통 비아(TSV)를 통하여 반도체 레이어들(LA1 내지 LAk)에 각각 전달될 수 있다.
도 27은 본 발명의 실시예들에 따른 적층형 메모리 장치가 적용된 메모리 시스템을 나타내는 블록도이다.
도 27을 참조하면, 메모리 시스템(700)은 메모리 모듈(710) 및 메모리 컨트롤러(720)를 포함할 수 있다. 메모리 모듈(710)은 모듈 보드(Module Board) 상에 장착되는 적어도 하나의 반도체 메모리 칩(DRAM, 730)을 포함할 수 있다. 예컨대, 반도체 메모리 칩(730)은 DRAM 칩으로 구현될 수 있다. 또한, 각각의 반도체 메모리 칩(730)은 상하로 적층된 복수의 반도체 다이들을 포함할 수 있다. 일 실시예에서, 도 25를 참조하여 설명한 바와 같이, 상기 반도체 다이들은 적어도 하나의 마스터 다이(731)와 적어도 하나의 슬레이브 다이(732)를 포함할 수 있다. 다른 실시예에서, 도 26을 참조하여 설명한 바와 같이, 상기 반도체 다이들은 하나의 인터페이스 다이(731)와 적어도 하나의 메모리 다이 또는 슬레이브 다이(732)를 포함할 수 있다. 서로 적층된 반도체 다이들 사이의 신호의 전달은 관통 실리콘 비아(TSV)를 통하여 수행될 수 있다.
메모리 모듈(710)은 시스템 버스를 통해 메모리 컨트롤러(720)와 통신할 수 있다. 시스템 버스를 통하며 전술한 입력 신호들(IN1~INk), 데이터 신호(DQ), 커맨드/어드레스(CMD/ADD) 및 클록 신호(CLK) 등이 메모리 모듈(710)과 메모리 컨트롤러(720) 사이에서 송수신될 수 있다.
도 25 및 26을 참조하여 전술한 바와 같이, 메모리 모듈(710)은 적어도 하나의 어드레스 리매핑 회로(ARC)(미도시)를 포함할 수 있다. 각각의 어드레스 리매핑 회로(ARC)는, 전술한 바와 같이, 복수의 칩 선택 신호들 및 복수의 칩 식별 신호들을 수신하기 위한 복수의 입력 단자들을 포함한다. 어드레스 리매핑 회로(ARC)는 상기 입력 단자들의 일부에 해당하는 유효 입력 단자들을 통하여 상기 칩 선택 신호들 및 상기 칩 식별 신호들의 일부에 해당하는 입력 신호들(IN1~INk)을 수신하고, 입력 신호들(IN1~INk) 및 전술한 리매핑 제어 신호(RMC)에 기초하여 복수의 내부 칩 선택 신호들(ICS1~ICSr)을 발생한다. 메모리 칩들(SMC)에 각각 포함되는 상기 반도체 다이들의 각각은 내부 칩 선택 신호들(ICS1~ICSr)을 각각 수신하는 메모리 장치들을 포함한다.
도 28은 본 발명의 실시예들에 따른 메모리 칩의 패키징 구조를 설명하기 위한 도면이다.
도 28을 참조하면, 메모리 칩(800)은 베이스 기판 (810) 및 상기 베이스 기판(810) 위에 적층되는 복수의 반도체 다이들(SD1~SD1)을 포함한다.
베이스 기판(810)은 인쇄 회로 기판(PCB: printed circuit board)일 수 있다. 베이스 기판(810)의 하면에는 외부 연결 부재(820), 예컨대 도전성 범프가 형성될 수 있고, 베이스 기판(810)의 상면에는 내부 연결 부재(830), 예컨대 도전성 범프가 형성될 수 있다. 일 실시예에서, 반도체 다이들(SD1~SDr)은 관통 비아(TSV)(840)를 이용하여 서로 전기적으로 연결될 수 있다. 다른 실시예에서, 반도체 다이들(SD1~SDr)은 본딩 와이어(850)를 이용하여 서로 전기적으로 연결될 수 있다. 또 다른 실시예에서, 반도체 다이들(SD1~SDr)은 관통 비아(TSV)(840) 및 본딩 와이어(850)의 적절한 조합을 이용하여 서로 전기적으로 연결될 수 있다. 이와 같이 적층된 반도체 다이들(SD1~SDr)은 밀봉 부재(860)를 이용하여 패키징될 수 있다.
일 실시예에서, 도 28의 적층 구조에서 가장 하부에 위치하고 베이스 기판(810) 위에 적층된 제1 반도체 다이(SD1)는 도 19 및 20을 참조하여 설명한 바와 같은 마스터 반도체 다이이고, 상기 마스터 반도체 다이 위에 적층된 제2 내지 제r 반도체 다이들(SD2~SDr)은 슬레이브 반도체 다이들일 수 있다.
다른 실시예에서, 도 28의 적층 구조에서 가장 하부에 위치하고 베이스 기판(810) 위에 적층된 제1 반도체 다이(SD1)는 도 21 및 22를 참조하여 설명한 바와 같은 인터페이스 반도체 다이이고, 상기 인터페이스 반도체 다이 위에 적층된 제2 내지 제r 반도체 다이들(SD2~SDr)은 메모리 반도체 다이들 또는 슬레이브 반도체 다이들일 수 있다.
마스터 반도체 다이 또는 인터페이스 반도체 다이에 해당하는 제1 반도체 다이(SD1) 본 발명의 실시예들에 따른 어드레스 리매핑 회로(ARC)(미도시)를 포함할 수 있다. 어드레스 리매핑 회로(ARC)는, 전술한 바와 같이, 복수의 칩 선택 신호들 및 복수의 칩 식별 신호들을 수신하기 위한 복수의 입력 단자들을 포함한다. 어드레스 리매핑 회로(ARC)는 상기 입력 단자들의 일부에 해당하는 유효 입력 단자들을 통하여 상기 칩 선택 신호들 및 상기 칩 식별 신호들의 일부에 해당하는 입력 신호들(IN1~INk)을 수신하고, 입력 신호들(IN1~INk) 및 전술한 리매핑 제어 신호(RMC)에 기초하여 복수의 내부 칩 선택 신호들(ICS1~ICSr)을 발생한다. 반도체 다이들(SD1~SDr)의 각각은 내부 칩 선택 신호들(ICS1~ICSr)을 각각 수신하는 메모리 장치들을 포함한다.
도 29는 본 발명의 실시예들에 따른 메모리 장치를 모바일 시스템에 응용한 예를 나타내는 블록도이다.
도 29를 참조하면, 모바일 시스템(1200)은 어플리케이션 프로세서(1210), 통신(Connectivity)부(1220), 메모리 장치(1230), 비휘발성 메모리 장치(1240), 사용자 인터페이스(1250) 및 파워 서플라이(1260)를 포함한다. 실시예에 따라, 모바일 시스템(1200)은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(Personal Digital Assistant; PDA), 휴대형 멀티미디어 플레이어(Portable Multimedia Player; PMP), 디지털 카메라(Digital Camera), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템 등과 같은 임의의 모바일 시스템일 수 있다.
어플리케이션 프로세서(1210)는 인터넷 브라우저, 게임, 동영상 등을 제공하는 어플리케이션들을 실행할 수 있다. 실시예에 따라, 어플리케이션 프로세서(1210)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 어플리케이션 프로세서(1210)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 또한, 실시예에 따라, 어플리케이션 프로세서(1210)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.
통신부(1220)는 외부 장치와 무선 통신 또는 유선 통신을 수행할 수 있다. 예를 들어, 통신부(1220)는 이더넷(Ethernet) 통신, 근거리 자기장 통신(Near Field Communication; NFC), 무선 식별(Radio Frequency Identification; RFID) 통신, 이동 통신(Mobile Telecommunication), 메모리 카드 통신, 범용 직렬 버스(Universal Serial Bus; USB) 통신 등을 수행할 수 있다. 예를 들어, 통신부(1220)는 베이스밴드 칩 셋(Baseband Chipset)을 포함할 수 있고, GSM, GPRS, WCDMA, HSxPA 등의 통신을 지원할 수 있다.
메모리 장치(1230)는 어플리케이션 프로세서(1210)에 의해 처리되는 데이터를 저장하거나, 동작 메모리(Working Memory)로서 작동할 수 있다. 예를 들어, 메모리 장치(1230)는 DDR SDRAM, LPDDR SDRAM, GDDR SDRAM, RDRAM 등과 같은 동적 랜덤 액세스 메모리일 수 있다. 메모리 장치(1230)는 본 발명의 실시예들에 따른 어드레스 리매핑 회로(ARC)(30)를 포함한다. 어드레스 리매핑 회로(30)는 전술한 바와 같은 적응적 어드레스 리매핑을 수행한다. 어드레스 리매핑 회로(30)는 다양한 구성을 갖는 모바일 시스템(1200)에 적응적으로 채용될 수 있고, 모바일 시스템(1200)에 제공된 주소 관리 방법에 따라서 최적화된 어드레스 리매핑 기능을 수행함으로써 모바일 시스템(1200)의 성능을 향상시킬 수 있다.
비휘발성 메모리 장치(1240)는 모바일 시스템(1200)을 부팅하기 위한 부트 이미지를 저장할 수 있다. 예를 들어, 비휘발성 메모리 장치(1240)는 EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(Flash Memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM(Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 또는 이와 유사한 메모리로 구현될 수 있다.
사용자 인터페이스(1250)는 키패드, 터치 스크린과 같은 하나 이상의 입력 장치, 및/또는 스피커, 디스플레이 장치와 같은 하나 이상의 출력 장치를 포함할 수 있다. 파워 서플라이(1260)는 모바일 시스템(1200)의 동작 전압을 공급할 수 있다. 또한, 실시예에 따라, 모바일 시스템(1200)은 카메라 이미지 프로세서(Camera Image Processor; CIS)를 더 포함할 수 있고, 메모리 카드(Memory Card), 솔리드 스테이트 드라이브(Solid State Drive; SSD), 하드 디스크 드라이브(Hard Disk Drive; HDD), 씨디롬(CD-ROM) 등과 같은 저장 장치를 더 포함할 수 있다.
모바일 시스템(1200) 또는 모바일 시스템(1200)의 구성요소들은 다양한 형태들의 패키지를 이용하여 실장될 수 있는데, 예를 들어, PoP(Package on Package), BGAs(Ball grid arrays), CSPs(Chip scale packages), PLCC(Plastic Leaded Chip Carrier), PDIP(Plastic Dual In-Line Package), Die in Waffle Pack, Die in Wafer Form, COB(Chip On Board), CERDIP(Ceramic Dual In-Line Package), MQFP(Plastic Metric Quad Flat Pack), TQFP(Thin Quad Flat-Pack), SOIC(Small Outline Integrated Circuit), SSOP(Shrink Small Outline Package), TSOP(Thin Small Outline Package), TQFP(Thin Quad Flat-Pack), SIP(System In Package), MCP(Multi Chip Package), WFP(Wafer-level Fabricated Package), WSP(Wafer-Level Processed Stack Package) 등과 같은 패키지들을 이용하여 실장될 수 있다.
도 30은 본 발명의 실시예들에 따른 메모리 장치를 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.
도 30을 참조하면, 컴퓨팅 시스템(1300)은 프로세서(1310), 입출력 허브(1320), 입출력 컨트롤러 허브(1330), 적어도 하나의 메모리 모듈(1340) 및 그래픽 카드(1350)를 포함한다. 실시예에 따라, 컴퓨팅 시스템(1300)은 개인용 컴퓨터(Personal Computer; PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(portable game console), 네비게이션(Navigation) 시스템 등과 같은 임의의 컴퓨팅 시스템일 수 있다.
프로세서(1310)는 특정 계산들 또는 태스크들과 같은 다양한 컴퓨팅 기능들을 실행할 수 있다. 예를 들어, 프로세서(1310)는 마이크로프로세서 또는 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 실시예에 따라, 프로세서(1310)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 프로세서(1310)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 또한, 도 30에는 하나의 프로세서(1310)를 포함하는 컴퓨팅 시스템(1300)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(1300)은 복수의 프로세서들을 포함할 수 있다. 또한, 실시예에 따라, 프로세서(1310)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.
프로세서(1310)는 메모리 모듈(1340)의 동작을 제어하는 메모리 컨트롤러(1311)를 포함할 수 있다. 프로세서(1310)에 포함된 메모리 컨트롤러(1311)는 집적 메모리 컨트롤러(Integrated Memory Controller; IMC)라 불릴 수 있다. 메모리 컨트롤러(1311)와 메모리 모듈(1340) 사이의 메모리 인터페이스는 복수의 신호선들을 포함하는 하나의 채널로 구현되거나, 복수의 채널들로 구현될 수 있다. 또한, 각 채널에는 하나 이상의 메모리 모듈(1340)이 연결될 수 있다. 실시예에 따라, 메모리 컨트롤러(1311)는 입출력 허브(1320) 내에 위치할 수 있다. 메모리 컨트롤러(1311)를 포함하는 입출력 허브(1520)는 메모리 컨트롤러 허브(Memory Controller Hub; MCH)라 불릴 수 있다.
메모리 모듈(1340)은 메모리 컨트롤러(1311)로부터 제공된 데이터를 저장하는 복수의 메모리 장치들 및 본 발명의 실시예들에 따른 어드레스 리매핑 회로(ARC)(30)를 포함한다. 어드레스 리매핑 회로(30)는 전술한 바와 같은 적응적 어드레스 리매핑을 수행한다. 어드레스 리매핑 회로(30)는 다양한 구성을 갖는 컴퓨팅 시스템(1300)에 적응적으로 채용될 수 있고, 컴퓨팅 시스템(1300)에 제공된 주소 관리 방법에 따라서 최적화된 어드레스 리매핑 기능을 수행함으로써 컴퓨팅 시스템(1300)의 성능을 향상시킬 수 있다.
입출력 허브(1320)는 그래픽 카드(1350)와 같은 장치들과 프로세서(1310) 사이의 데이터 전송을 관리할 수 있다. 입출력 허브(1320)는 다양한 방식의 인터페이스를 통하여 프로세서(1510)에 연결될 수 있다. 예를 들어, 입출력 허브(1320)와 프로세서(1310)는, 프론트 사이드 버스(Front Side Bus; FSB), 시스템 버스(System Bus), 하이퍼트랜스포트(HyperTransport), 라이트닝 데이터 트랜스포트(Lightning Data Transport; LDT), 퀵패스 인터커넥트(QuickPath Interconnect; QPI), 공통 시스템 인터페이스(Common System Interface; CSI) 등의 다양한 표준의 인터페이스로 연결될 수 있다. 도 22에는 하나의 입출력 허브(1320)를 포함하는 컴퓨팅 시스템(1300)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(1300)은 복수의 입출력 허브들을 포함할 수 있다.
입출력 허브(1320)는 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 허브(1320)는 가속 그래픽 포트(Accelerated Graphics Port; AGP) 인터페이스, 주변 구성요소 인터페이스-익스프레스(Peripheral Component Interface-Express; PCIe), 통신 스트리밍 구조(Communications Streaming Architecture; CSA) 인터페이스 등을 제공할 수 있다.
그래픽 카드(1350)는 AGP 또는 PCIe를 통하여 입출력 허브(1320)와 연결될 수 있다. 그래픽 카드(1350)는 영상을 표시하기 위한 디스플레이 장치(미도시)를 제어할 수 있다. 그래픽 카드(1350)는 이미지 데이터 처리를 위한 내부 프로세서 및 내부 반도체 메모리 장치를 포함할 수 있다. 실시예에 따라, 입출력 허브(1320)는, 입출력 허브(1320)의 외부에 위치한 그래픽 카드(1350)와 함께, 또는 그래픽 카드(1350) 대신에 입출력 허브(1320)의 내부에 그래픽 장치를 포함할 수 있다. 입출력 허브(1520)에 포함된 그래픽 장치는 집적 그래픽(Integrated Graphics)이라 불릴 수 있다. 또한, 메모리 컨트롤러 및 그래픽 장치를 포함하는 입출력 허브(1320)는 그래픽 및 메모리 컨트롤러 허브(Graphics and Memory Controller Hub; GMCH)라 불릴 수 있다.
입출력 컨트롤러 허브(1330)는 다양한 시스템 인터페이스들이 효율적으로 동작하도록 데이터 버퍼링 및 인터페이스 중재를 수행할 수 있다. 입출력 컨트롤러 허브(1330)는 내부 버스를 통하여 입출력 허브(1320)와 연결될 수 있다. 예를 들어, 입출력 허브(1320)와 입출력 컨트롤러 허브(1330)는 다이렉트 미디어 인터페이스(Direct Media Interface; DMI), 허브 인터페이스, 엔터프라이즈 사우스브릿지 인터페이스(Enterprise Southbridge Interface; ESI), PCIe 등을 통하여 연결될 수 있다.
입출력 컨트롤러 허브(1330)는 주변 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 컨트롤러 허브(1330)는 범용 직렬 버스(Universal Serial Bus; USB) 포트, 직렬 ATA(Serial Advanced Technology Attachment; SATA) 포트, 범용 입출력(General Purpose Input/Output; GPIO), 로우 핀 카운트(Low Pin Count; LPC) 버스, 직렬 주변 인터페이스(Serial Peripheral Interface; SPI), PCI, PCIe 등을 제공할 수 있다.
실시예에 따라, 프로세서(1310), 입출력 허브(1320) 및 입출력 컨트롤러 허브(1330)는 각각 분리된 칩셋들 또는 집적 회로들로 구현되거나, 프로세서(1310), 입출력 허브(1320) 또는 입출력 컨트롤러 허브(1330) 중 2 이상의 구성요소들이 하나의 칩셋으로 구현될 수 있다.
이와 같이 본 발명의 실시예들에 따른 적층형 메모리 장치, 메모리 칩, 메모리 모듈, 메모리 시스템 및 어드레스 리매핑 방법은, 다양한 구성을 갖는 장치 및 시스템에 적응적으로 채용될 수 있고, 제공된 주소 관리 방법에 따라서 최적화된 어드레스 리매핑 기능을 수행함으로써 본 발명의 실시예들이 적용된 장치 및 시스템의 성능을 향상시킬 수 있다.
본 발명의 실시예들은 고용량 및/또는 고속의 메모리 장치가 요구되는 장치 및 시스템에 유용하게 이용될 수 있다. 특히 본 발명의 실시예들은 메모리 카드, 솔리드 스테이트 드라이브(Solid State Drive; SSD), 컴퓨터(computer), 노트북(laptop), 핸드폰(cellular), 스마트폰(smart phone), MP3 플레이어, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console) 등과 같은 전자 기기에 더욱 유용하게 적용될 수 있다.
상기에서는 본 발명이 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.
20: 적층형 메모리 장치
30, ARC: 어드레스 리매핑 회로
SD1~SDr: 반도체 다이(semiconductor die)들
CS1~CSp: 칩 선택 신호들
CID1~CIDq: 칩 식별 신호들
ICS1~ICSr: 내부 칩 선택 신호들
An~Am: 어드레스 비트 신호들
RMC: 리매핑 제어 신호

Claims (20)

  1. 복수의 칩 선택 신호들 및 복수의 칩 식별 신호들을 수신하기 위한 복수의 입력 단자들을 포함하고, 상기 입력 단자들의 일부에 해당하는 유효 입력 단자들을 통하여 상기 칩 선택 신호들 및 상기 칩 식별 신호들의 일부에 해당하는 입력 신호들을 수신하고, 상기 입력 신호들 및 리매핑 제어 신호에 기초하여 복수의 내부 칩 선택 신호들을 발생하는 어드레스 리매핑 회로; 및
    상기 내부 칩 선택 신호들을 각각 수신하는 메모리 장치들의 각각을 포함하고 상하로 적층된 복수의 반도체 다이(semiconductor die)들을 포함하고,
    메모리 콘트롤러는 적층형 메모리 장치의 제품 정보를 수신하고, 상기 제품 정보에 기초하여 상기 입력 신호들을 결정하고, 상기 입력 신호들의 조합을 나타내는 인터페이스 모드 정보를 상기 적층형 메모리 장치로 제공하고,
    상기 적층형 메모리 장치는 상기 인터페이스 모드 정보에 기초하여 상기 리매핑 제어 신호를 발생하는 적층형 메모리 장치.
  2. 제1 항에 있어서,
    상기 리매핑 제어 신호는, 상기 유효 입력 단자들을 통하여 수신되는 상기 입력 신호들의 서로 다른 조합들에 따라서 변화하는 제어 값을 갖는 것을 특징으로 하는 적층형 메모리 장치.
  3. 제1 항에 있어서,
    상기 유효 입력 단자들을 통하여 수신되는 상기 입력 신호들의 조합을 나타내는 상기 인터페이스 모드 정보를 저장하는 레지스터를 더 포함하고,
    상기 리매핑 제어 신호는 상기 레지스터에 저장된 상기 인터페이스 모드 정보에 기초하여 발생되는 것을 특징으로 하는 적층형 메모리 장치.
  4. 제1 항에 있어서,
    상기 적층형 메모리 장치가 액세스되는 경우, 상기 반도체 다이들 중에서 하나만이 선택되도록 상기 내부 칩 선택 신호들 중에서 하나만이 활성화되는 것을 특징으로 하는 적층형 메모리 장치.
  5. 제1 항에 있어서,
    상기 내부 칩 선택 신호들의 각각은 상기 반도체 다이들 중에서 상응하는 하나의 반도체 다이에만 전달되는 것을 특징으로 하는 것을 특징으로 하는 적층형 메모리 장치.
  6. 제1 항에 있어서,
    상기 내부 칩 선택 신호들은 상기 반도체 다이들에 공통으로 전달되고,
    상기 반도체 다이들의 각각은, 상기 공통으로 전달되는 상기 내부 칩 선택 신호들 중에서 상기 반도체 다이들의 각각에 상응하는 하나의 내부 칩 선택 신호를 선택하고 상기 선택된 하나의 내부 칩 선택 신호를 상기 반도체 다이들의 각각에 포함된 상기 메모리 장치에 전달하는 선택 회로를 포함하는 것을 특징으로 하는 적층형 메모리 장치.
  7. 제1 항에 있어서,
    상기 반도체 다이들 중 하나의 반도체 다이는 외부로부터 수신한 코맨드-어드레스 신호들을 버퍼링하는 마스터 반도체 다이에 해당하고 다른 반도체 다이들은 상기 마스터 반도체 다이로부터 버퍼링된 코맨드-어드레스 신호들을 수신하는 슬레이브 반도체 다이들에 해당하는 것을 특징으로 하는 적층형 메모리 장치.
  8. 제7 항에 있어서,
    상기 어드레스 리매핑 회로는 상기 마스터 반도체 다이에 포함되는 것을 특징으로 하는 적층형 메모리 장치.
  9. 제7 항에 있어서,
    상기 마스터 반도체 다이와 상기 슬레이브 반도체 다이들은 상기 어드레스 리매핑 회로를 각각 포함하는 동일한 구성을 갖고,
    상기 마스터 반도체 다이에 포함되는 상기 어드레스 리매핑 회로만이 인에이블되어 상기 입력 신호들을 수신하고, 상기 슬레이브 반도체 다이들에 포함되는 상기 어드레스 리매핑 회로들은 디스에이블되는 것을 특징으로 하는 적층형 메모리 장치.
  10. 제1 항에 있어서,
    상기 반도체 다이들과 함께 상하로 적층되고, 외부로부터 수신한 코맨드-어드레스 신호들을 버퍼링하여 상기 반도체 다이들에 전달하는 인터페이스 반도체 다이를 더 포함하는 것을 특징으로 하는 적층형 메모리 장치.
  11. 제10 항에 있어서,
    상기 어드레스 리매핑 회로는 상기 인터페이스 반도체 다이에 포함되는 것을 특징으로 하는 적층형 메모리 장치.
  12. 제1 항에 있어서,
    상기 입력 신호들의 서로 다른 조합들에 각각 상응하는 복수의 인터페이스 모드들 중 하나를 선택적으로 수행하는 것을 특징으로 하는 적층형 메모리 장치.
  13. 제1 항에 있어서,
    상기 어드레스 리매핑 회로는, 제1 내부 칩 선택 신호, 제2 내부 칩 선택 신호, 제3 내부 칩 선택 신호 및 제4 내부 칩 선택 신호를 발생하고,
    상기 복수의 반도체 다이들은, 상기 제1 내부 칩 선택 신호가 활성화될 때 액세스 되는 제1 반도체 다이, 상기 제2 내부 칩 선택 신호가 활성화될 때 액세스 되는 제2 반도체 다이, 상기 제3 내부 칩 선택 신호가 활성화될 때 액세스 되는 제3 반도체 다이 및 상기 제4 내부 칩 선택 신호가 활성화될 때 액세스 되는 제4 반도체 다이를 포함하는 것을 특징으로 하는 적층형 메모리 장치.
  14. 제1 항에 있어서,
    상기 어드레스 리매핑 회로는, 제1 내부 칩 선택 신호 및 제2 내부 칩 선택 신호를 발생하고,
    상기 복수의 반도체 다이들은, 상기 제1 내부 칩 선택 신호가 활성화될 때 액세스 되는 제1 반도체 다이 및 상기 제2 내부 칩 선택 신호가 활성화될 때 액세스 되는 제2 반도체 다이를 포함하는 것을 특징으로 하는 적층형 메모리 장치.
  15. 제1 항에 있어서,
    상기 어드레스 리매핑 회로는, 제1 내부 칩 선택 내지 제8 내부 칩 선택 신호를 발생하고,
    상기 복수의 반도체 다이들은, 상기 제1 내부 칩 선택 신호 내지 상기 제8 내부 칩 선택 신호의 각각이 활성화될 때 액세스 되는 제1 반도체 다이 내지 제8 반도체 다이를 포함하는 것을 특징으로 하는 적층형 메모리 장치.
  16. 베이스 기판;
    상기 베이스 기판 위에 적층된 마스터 반도체 다이; 및
    상기 마스터 반도체 다이 위에 적층된 적어도 하나의 슬레이브 반도체 다이를 포함하고,
    상기 마스터 반도체 다이는, 복수의 칩 선택 신호들 및 복수의 칩 식별 신호들을 수신하기 위한 복수의 입력 단자들을 포함하고, 상기 입력 단자들의 일부에 해당하는 유효 입력 단자들을 통하여 상기 칩 선택 신호들 및 상기 칩 식별 신호들의 일부에 해당하는 입력 신호들을 수신하고, 상기 입력 신호들 및 리매핑 제어 신호에 기초하여 복수의 내부 칩 선택 신호들을 발생하는 어드레스 리매핑 회로를 포함하고,
    상기 마스터 반도체 다이 및 상기 슬레이브 반도체 다이는 상기 내부 칩 선택 신호들을 각각 수신하는 메모리 장치들의 각각을 포함하고,
    메모리 콘트롤러는 메모리 칩의 제품 정보를 수신하고, 상기 제품 정보에 기초하여 상기 입력 신호들을 결정하고, 상기 입력 신호들의 조합을 나타내는 인터페이스 모드 정보를 상기 메모리 칩으로 제공하고,
    상기 메모리 칩은 상기 인터페이스 모드 정보에 기초하여 상기 리매핑 제어 신호를 발생하는 메모리 칩.
  17. 베이스 기판;
    상기 베이스 기판 위에 적층되고 외부로부터 수신한 코맨드-어드레스 신호들을 버퍼링하는 인터페이스 반도체 다이; 및
    상기 인터페이스 반도체 다이 위에 적층되고 상기 인터페이스 반도체 다이로부터 상기 버퍼링된 코맨드-어드레스 신호들을 수신하는 복수의 반도체 다이들을 포함하고,
    상기 인터페이스 반도체 다이는, 복수의 칩 선택 신호들 및 복수의 칩 식별 신호들을 수신하기 위한 복수의 입력 단자들을 포함하고, 상기 입력 단자들의 일부에 해당하는 유효 입력 단자들을 통하여 상기 칩 선택 신호들 및 상기 칩 식별 신호들의 일부에 해당하는 입력 신호들을 수신하고, 상기 입력 신호들 및 리매핑 제어 신호에 기초하여 복수의 내부 칩 선택 신호들을 발생하는 어드레스 리매핑 회로를 포함하고,
    상기 반도체 다이들은 상기 내부 칩 선택 신호들을 각각 수신하는 메모리 장치들의 각각을 포함하고,
    메모리 콘트롤러는 메모리 칩의 제품 정보를 수신하고, 상기 제품 정보에 기초하여 상기 입력 신호들을 결정하고, 상기 입력 신호들의 조합을 나타내는 인터페이스 모드 정보를 상기 메모리 칩으로 제공하고,
    상기 메모리 칩은 상기 인터페이스 모드 정보에 기초하여 상기 리매핑 제어 신호를 발생하는 메모리 칩.
  18. 모듈 기판;
    상기 모듈 기판에 장착되고 상하로 적층된 복수의 반도체 다이들을 각각 포함하는 복수의 메모리 칩들;
    상기 모듈 기판에 장착되고 외부로부터 수신한 코맨드-어드레스 신호들을 버퍼링하여 상기 메모리 칩들로 전달하는 버퍼 칩; 및
    복수의 칩 선택 신호들 및 복수의 칩 식별 신호들을 수신하기 위한 복수의 입력 단자들을 포함하고, 상기 입력 단자들의 일부에 해당하는 유효 입력 단자들을 통하여 상기 칩 선택 신호들 및 상기 칩 식별 신호들의 일부에 해당하는 입력 신호들을 수신하고, 상기 입력 신호들 및 리매핑 제어 신호에 기초하여 복수의 내부 칩 선택 신호들을 발생하는 적어도 하나의 어드레스 리매핑 회로를 포함하고,
    상기 반도체 다이들의 각각은 상기 내부 칩 선택 신호들을 각각 수신하는 메모리 장치들을 포함하고,
    상기 적어도 하나의 어드레스 리매핑 회로는, 상기 메모리 칩들의 각각에 포함되거나, 상기 버퍼 칩에 포함되고,
    메모리 콘트롤러는 메모리 모듈의 제품 정보를 수신하고, 상기 제품 정보에 기초하여 상기 입력 신호들을 결정하고, 상기 입력 신호들의 조합을 나타내는 인터페이스 모드 정보를 상기 메모리 모듈로 제공하고,
    상기 메모리 모듈은 상기 인터페이스 모드 정보에 기초하여 상기 리매핑 제어 신호를 발생하는 메모리 모듈.
  19. 메모리 콘트롤러; 및
    상기 메모리 콘트롤러에 의해 제어되는 적어도 하나의 적층형 메모리 장치를 포함하고,
    상기 적층형 메모리 장치는,
    복수의 칩 선택 신호들 및 복수의 칩 식별 신호들을 수신하기 위한 복수의 입력 단자들을 포함하고, 상기 입력 단자들의 일부에 해당하는 유효 입력 단자들을 통하여 상기 칩 선택 신호들 및 상기 칩 식별 신호들의 일부에 해당하는 입력 신호들을 수신하고, 상기 입력 신호들 및 리매핑 제어 신호에 기초하여 복수의 내부 칩 선택 신호들을 발생하는 어드레스 리매핑 회로; 및
    상기 내부 칩 선택 신호들을 각각 수신하는 메모리 장치들의 각각을 포함하고 상하로 적층된 복수의 반도체 다이(semiconductor die)들을 포함하고,
    상기 메모리 콘트롤러는 상기 적층형 메모리 장치의 제품 정보를 수신하고, 상기 제품 정보에 기초하여 상기 입력 신호들을 결정하고, 상기 입력 신호들의 조합을 나타내는 인터페이스 모드 정보를 상기 적층형 메모리 장치로 제공하고,
    상기 적층형 메모리 장치는 상기 인터페이스 모드 정보에 기초하여 상기 리매핑 제어 신호를 발생하는 메모리 시스템.
  20. 메모리 장치들의 각각을 포함하고 상하로 적층된 복수의 반도체 다이(semiconductor die)들을 포함하는 적층형 메모리 장치의 어드레스 리매핑 방법으로서,
    상기 적층형 메모리 장치를 메모리 콘트롤러에 연결하는 단계;
    상기 적층형 메모리 장치의 제품 정보를 메모리 콘트롤러로 제공하는 단계;
    상기 제품 정보에 기초하여 복수의 칩 선택 신호들 및 복수의 칩 식별 신호들의 일부를 상기 메모리 콘트롤러와 상기 적층형 메모리 장치 사이의 인터페이스를 위한 입력 신호들로서 결정하는 단계;
    상기 입력 신호들의 조합을 나타내는 인터페이스 모드 정보를 상기 적층형 메모리 장치로 제공하는 단계;
    상기 인터페이스 모드 정보에 기초하여 리매핑 제어 신호를 발생하는 단계; 및
    상기 리매핑 제어 신호 및 상기 입력 신호들에 기초하여 상기 반도체 다이들을 선택적으로 액세스하기 위한 복수의 내부 칩 선택 신호들을 발생하는 단계를 포함하는 적층형 메모리 장치의 어드레스 리매핑 방법.
KR1020140173816A 2014-12-05 2014-12-05 어드레스 리매핑을 위한 적층형 메모리 장치, 이를 포함하는 메모리 시스템 및 어드레스 리매핑 방법 KR102190125B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020140173816A KR102190125B1 (ko) 2014-12-05 2014-12-05 어드레스 리매핑을 위한 적층형 메모리 장치, 이를 포함하는 메모리 시스템 및 어드레스 리매핑 방법
US14/953,642 US9891856B2 (en) 2014-12-05 2015-11-30 Memory address remapping system, device and method of performing address remapping operation

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140173816A KR102190125B1 (ko) 2014-12-05 2014-12-05 어드레스 리매핑을 위한 적층형 메모리 장치, 이를 포함하는 메모리 시스템 및 어드레스 리매핑 방법

Publications (2)

Publication Number Publication Date
KR20160068305A KR20160068305A (ko) 2016-06-15
KR102190125B1 true KR102190125B1 (ko) 2020-12-11

Family

ID=56094373

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140173816A KR102190125B1 (ko) 2014-12-05 2014-12-05 어드레스 리매핑을 위한 적층형 메모리 장치, 이를 포함하는 메모리 시스템 및 어드레스 리매핑 방법

Country Status (2)

Country Link
US (1) US9891856B2 (ko)
KR (1) KR102190125B1 (ko)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9940260B1 (en) * 2017-01-06 2018-04-10 Cadence Design Systems, Inc. System and method for controlling optimized access to memory device having three-dimensional stacked structure
KR102540964B1 (ko) 2018-02-12 2023-06-07 삼성전자주식회사 입출력 장치의 활용도 및 성능을 조절하는 메모리 컨트롤러, 애플리케이션 프로세서 및 메모리 컨트롤러의 동작
KR102583448B1 (ko) * 2018-04-10 2023-09-27 에스케이하이닉스 주식회사 온도 관리를 위해 주소를 제어하는 반도체 메모리 장치
US11151006B2 (en) * 2018-07-02 2021-10-19 Samsung Electronics Co., Ltd. HBM RAS cache architecture
KR102549622B1 (ko) * 2018-07-03 2023-06-28 삼성전자주식회사 반도체 패키지
KR20210029615A (ko) * 2019-09-06 2021-03-16 에스케이하이닉스 주식회사 반도체장치
CN110942793B (zh) * 2019-10-23 2021-11-23 北京新忆科技有限公司 存储器
US20220188243A1 (en) * 2020-12-11 2022-06-16 SK Hynix Inc. Semiconductor memory apparatus, memory module, and memory system including memory module
KR102583301B1 (ko) 2021-08-25 2023-09-26 (주) 제이엠반도체 디램 디바이스 및 그 랭크 매핑 방법과 이를 위한 컴퓨터 프로그램
CN113962183B (zh) * 2021-12-22 2022-03-29 杭州万高科技股份有限公司 一种电能计量芯片接口电路设计方法及其接口电路

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140325315A1 (en) * 2012-01-31 2014-10-30 Hewlett-Packard Development Company, L.P. Memory module buffer data storage

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7289386B2 (en) 2004-03-05 2007-10-30 Netlist, Inc. Memory module decoder
KR100762206B1 (ko) 2006-06-08 2007-10-01 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 칩 선택 신호 발생방법
US7379361B2 (en) * 2006-07-24 2008-05-27 Kingston Technology Corp. Fully-buffered memory-module with redundant memory buffer in serializing advanced-memory buffer (AMB) for repairing DRAM
KR20090014823A (ko) 2007-08-07 2009-02-11 삼성전자주식회사 배드 블록을 리맵핑하는 플래시 메모리 장치 및 그것의배드 블록의 리맵핑 방법
US7835207B2 (en) 2008-10-07 2010-11-16 Micron Technology, Inc. Stacked device remapping and repair
JP2012003795A (ja) 2010-06-15 2012-01-05 Elpida Memory Inc 半導体記憶装置及びメモリコントローラ、並びにこれらを含むデータ処理システム
JP2012033627A (ja) 2010-07-29 2012-02-16 Sony Corp 半導体装置および積層半導体装置
KR101157032B1 (ko) 2010-11-17 2012-06-21 에스케이하이닉스 주식회사 반도체 장치
KR101223540B1 (ko) 2011-01-14 2013-01-21 에스케이하이닉스 주식회사 반도체 장치, 그의 칩 아이디 부여 방법 및 그의 설정 방법
JP5647014B2 (ja) * 2011-01-17 2014-12-24 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置
KR20130000241A (ko) 2011-06-22 2013-01-02 에스케이하이닉스 주식회사 칩 선택 회로 및 이를 포함하는 반도체 장치
KR20130011138A (ko) * 2011-07-20 2013-01-30 삼성전자주식회사 모노 랭크와 멀티 랭크로 호환 가능한 메모리 장치
US9230609B2 (en) * 2012-06-05 2016-01-05 Rambus Inc. Memory bandwidth aggregation using simultaneous access of stacked semiconductor memory die

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140325315A1 (en) * 2012-01-31 2014-10-30 Hewlett-Packard Development Company, L.P. Memory module buffer data storage

Also Published As

Publication number Publication date
US20160162217A1 (en) 2016-06-09
US9891856B2 (en) 2018-02-13
KR20160068305A (ko) 2016-06-15

Similar Documents

Publication Publication Date Title
KR102190125B1 (ko) 어드레스 리매핑을 위한 적층형 메모리 장치, 이를 포함하는 메모리 시스템 및 어드레스 리매핑 방법
US11715507B2 (en) Dynamic random access memory (DRAM) device and memory controller therefor
US9818707B2 (en) Stacked memory chip having reduced input-output load, memory module and memory system including the same
US8817549B2 (en) Integrated circuit memory device
US9589674B2 (en) Method of operating memory device and methods of writing and reading data in memory device
KR102344834B1 (ko) 솔리드 스테이트 드라이브 및 이를 포함하는 컴퓨팅 시스템
CN107068176B (zh) 半导体存储器设备及包括半导体存储器设备的存储器系统
US9064603B1 (en) Semiconductor memory device and memory system including the same
US9892773B2 (en) Unit array of a memory device, memory device, and memory system including the same
US10318469B2 (en) Semiconductor memory device, memory system, and method using bus-invert encoding
KR20160060956A (ko) 어드레스 리매핑된 메모리 칩, 이를 포함하는 메모리 모듈 및 메모리 시스템
US9601172B2 (en) Address aligner and memory device including the same
KR20150135004A (ko) 어드레스 미러링 기능을 갖는 메모리 모듈
US9281033B2 (en) Semiconductor devices and semiconductor systems including the same
US20140331006A1 (en) Semiconductor memory devices

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant