KR20130000241A - 칩 선택 회로 및 이를 포함하는 반도체 장치 - Google Patents

칩 선택 회로 및 이를 포함하는 반도체 장치 Download PDF

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Abstract

칩 선택 회로는 칩 선택 식별부, 칩 선택 제어부 및 데이터 입력부를 포함한다. 상기 칩 선택 식별부는 칩 선택 인에이블 신호 및 어드레스 신호에 응답하여 칩 선택 식별신호를 생성한다. 상기 칩 선택 제어부는 테스트 모드 신호에 응답하여 상기 칩 선택 식별신호를 칩 선택신호로 제공하거나 소정의 레벨로 고정된 신호를 상기 칩 선택신호로 제공한다. 상기 데이터 입력부는 상기 칩 선택신호에 응답하여 데이터를 수신한다.

Description

칩 선택 회로 및 이를 포함하는 반도체 장치 {CHIP SELECT CIRCUIT AND SEMICONDUCTOR APPARATUS INCLUDNG THE SAME}
본 발명은 반도체 장치에 관한 것으로, 더 상세하게는 반도체 장치를 구성하는 복수개의 칩 중 원하는 칩을 선택하기 위한 칩 선택 회로에 관한 것이다.
처리 용량 및 호환성을 증가시키기 위해 복수개의 칩을 적층하여 단일 반도체 장치로 패키징하는 적층형 반도체 장치의 제조가 증가하고 있다. 특히, DRAM 및 FLASH 메모리와 같은 반도체 메모리 장치는 저장 용량을 증가시키기 위해 복수개의 칩을 적층하여 단일 반도체 장치를 형성한다.
단일 칩으로 구성된 반도체 장치와 다르게, 상기 적층형 반도체 장치는 복수개의 칩 중에서 원하는 칩을 선택하여 동작시켜야 하므로, 동작되어야 하는 칩을 선택할 수 있는 칩 선택 회로를 구비한다.
도 1a 및 1b는 복수개의 칩이 단일 반도체 장치를 구성하는 경우 칩 선택 방법을 도시한다. 도 1a 및 1b에서, 4개의 칩(Chip1~Chip4)이 적층되어 단일 반도체 장치를 구성할 때, 상기 4개의 칩(Chip1~Chip4)을 각각 선택하는 방법을 도시한다. 먼저, 도 1a에서, 4개의 칩(Chip1~Chip4)을 개별적으로 선택하기 위해서는 최소 2개의 칩 선택 인에이블 신호(CE1, CE2)가 필요하다. 상기 4개의 칩(Chip1~Chip4)은 상기 2개의 칩 선택 인에이블 신호(CE1, CE2)를 공통 수신하고, 상기 2개의 칩 선택 인에이블 신호(CE1, CE2)의 레벨에 따라 선택되는 칩이 결정될 수 있다. 예를 들어, 제 1 칩 선택 인에이블 신호(CE1)가 로우 레벨이고 제 2 칩 선택 인에이블 신호(CE2)가 로우 레벨이면 제 1 칩이 선택신호가 생성되어 상기 제 1 칩(Chip1)이 선택될 수 있다. 상기 제 1 칩 선택 인에이블 신호(CE1)가 하이 레벨이고 제 2 칩 선택 인에이블 신호(CE2)가 로우 레벨이면 제 3 칩 선택신호가 생성되어 상기 제 3 칩(Chip3)이 선택될 수 있다.
위와 같이, 4개의 칩을 개별적으로 선택하기 위해서는 2개의 칩 선택 인에이블 신호가 필요하다. 반도체 장치는 외부 시스템과 통신을 위해 다수의 핀을 구비하고, 상기 칩 선택 인에이블 신호는 칩 선택 핀을 통해 수신되는 것이 일반적이다. 상기 핀은 반도체 장치 또는 패키지의 면적에 큰 부분을 차지하며, 그 개수가 감소할수록 반도체 장치의 소형화 및 집적화에 유리하다. 도 1에서, 4개의 칩이 적층되는 경우를 예시하였으나, 8개 이상의 복수개의 칩이 적층되는 경우 3개 이상의 칩 선택 인에이블 신호가 필요하고 상기 칩 선택신호 수신을 위해 칩 선택 핀의 개수 증가가 불가피하므로, 반도체 장치의 소형화 및 집적화에 상당히 불리하다.
위와 같은 점을 개선하기 위해, 칩 선택 인에이블 신호와 특정 동작에서 사용되지 않는 어드레스 신호를 이용하여 복수개의 칩 중 원하는 칩을 선택하는 방식이 제안되었다. 도 1b에 도시된 바와 같이, 제 1 내지 제 4 칩(Chip1~Chip4)이 1개의 칩 선택 인에이블 신호(CE1) 및 1개의 어드레스 신호(ADD)를 공통 수신하고, 상기 칩 선택 인에이블 신호(CE1)와 어드레스 신호(ADD)의 레벨에 따라 원하는 칩이 선택될 수 있다.
그러나, 도 1a 및 1b에 도시된 두 가지 칩 선택 방법은 반도체 장치의 테스트에서 불리한 효과를 발생시킨다. 즉, 상기 두 가지 칩 선택 방법은 반도체 장치를 구성하는 모든 칩에 대해 동시에 테스트를 수행할 수 없다. 즉, 상기 칩 선택신호 또는 어드레스 신호에 따라 선택된 특정 칩만이 활성화되므로 모든 칩에 대한 테스트를 동시에 수행하는 것이 불가능하다. 이에 따라, 적층되는 칩의 개수에 비례하여 테스트 시간도 증가할 수밖에 없다.
본 발명은 상기와 같은 문제점을 해결하기 위해서 테스트 동작에서 모든 칩을 동시에 선택할 수 있는 반도체 장치의 칩 선택회로를 제공하는데 그 목적이 있다.
본 발명의 실시예에 따른 칩 선택 회로는 칩 선택 인에이블 신호 및 어드레스 신호에 응답하여 칩 선택 식별신호를 생성하는 칩 선택 식별부; 테스트 모드 신호에 응답하여 상기 칩 선택 식별신호를 칩 선택신호로 제공하거나 소정의 레벨로 고정된 신호를 상기 칩 선택신호로 제공하는 칩 선택 제어부; 및 상기 칩 선택신호에 응답하여 데이터를 수신하는 데이터 입력부를 포함한다.
본 발명의 실시예에 따른 반도체 장치는 제 1 칩에 배치되고, 칩 선택 인에이블 신호 및 어드레스 신호에 응답하여 제 1 칩 선택신호를 생성하는 제 1 칩 선택부; 상기 제 1 칩과 적층되는 제 2 칩에 배치되고, 상기 칩 선택 인에이블 신호 및 상기 어드레스 신호에 응답하여 제 2 칩 선택신호를 생성하는 제 2 칩 선택부를 포함하고, 상기 제 1 및 제 2 칩 선택부는 테스트 동작에서 상기 어드레스 신호에 무관하게 각각 상기 제 1 및 제 2 칩 선택신호를 인에이블시킨다.
또한, 본 발명의 다른 실시예에 따른 반도체 장치는 커맨드 채널, 어드레스 채널을 포함하여 컨트롤러와 통신하는 제 1 및 제 2 칩을 포함하는 반도체 장치로서, 상기 제 1 칩에 배치되고, 상기 커맨드 채널을 통해 입력되는 신호 및 상기 어드레스 채널을 통해 입력되는 신호에 응답하여 제 1 칩 선택신호를 생성하는 제 1 칩 선택부; 및 상기 제 2 칩에 배치되고, 상기 커맨드 채널을 통해 입력되는 신호 및 상기 어드레스 채널을 통해 입력되는 신호에 응답하여 제 2 칩 선택신호를 생성하는 제 2 칩 선택부를 포함하고, 상기 제 1 및 제 2 칩 선택부는 상기 커맨드 채널을 통해 테스트 동작을 지시하는 신호가 입력된 경우 상기 어드레스 채널을 통해 수신되는 신호에 무관하게 상기 제 1 및 제 2 칩 선택신호를 각각 인에이블 시킨다.
본 발명에 의하면, 테스트 동작에서 어드레스 신호와 무관하게 모든 칩이 활성화될 수 있어, 모든 칩에 대한 테스트 동작이 동시에 수행될 수 있다. 따라서, 테스트 시간을 감소시키고, 나아가 반도체 장치의 제조 비용 절감을 얻을 수 있다.
도 1a는 2개의 칩 선택 인에이블 신호를 이용하여 4개의 칩을 각각 선택하는 방법을 보여주는 표,
도 1b는 1개의 칩 선택 인에이블 신호 및 1개의 어드레스 신호를 이용하여 4개의 칩을 각각 선택하는 방법을 보여주는 표,
도 2는 본 발명의 실시예에 따른 반도체 장치의 구성을 개략적으로 보여주는 도면,
도 3은 도 2의 제 1 칩 선택부와 제 1 칩 선택신호에 의해 상기 제 1 칩을 활성화시키는 데이터 입력부의 구성을 보여주는 도면이다.
도 2는 본 발명의 실시예에 따른 반도체 장치의 구성을 개략적으로 보여주는 도면이다. 도 2에서, 상기 반도체 장치는 제 1 및 제 2 칩(Chip1, Chip2)을 포함한다. 상기 제 1 및 제 2 칩(Chip1, Chip2)은 적층되어 하나로 패키징됨으로써 단일 반도체 장치를 구성한다. 도 1에서, 적층되는 칩의 개수를 2개로 예시하였으나, 이에 한정하려는 것은 아니고, 더 많은 수의 칩이 적층되는 경우에도 본 발명의 사상에 적용될 수 있다.
도 2에서, 상기 제 1 칩(Chip1)은 제 1 칩 선택부(100)를 포함하고, 상기 제 2 칩(Chip2)은 제 2 칩 선택부(200)를 포함한다. 상기 제 1 칩 선택부(100)는 상기 칩 선택 인에이블 신호(CE) 및 상기 어드레스 신호(ADD)에 응답하여 제 1 칩 선택신호(CS1)를 생성한다. 상기 제 2 칩 선택부(200)는 상기 칩 선택 인에이블 신호(CE) 및 상기 어드레스 신호(ADD)에 응답하여 제 2 칩 선택신호(CS2)를 생성한다.
상기 제 1 칩 선택부(100)는 상기 칩 선택 인에이블 신호(CE)가 제 1 레벨이고, 상기 어드레스 신호(ADD)가 상기 제 1 레벨일 때 상기 제 1 칩 선택신호(CS1)를 인에이블 시키고, 그 외의 경우에는 상기 제 1 칩 선택신호(CS1)를 디스에이블 시킨다. 상기 제 2 칩 선택부(200)는 상기 칩 선택 인에이블 신호(CE)가 제 1 레벨이고, 상기 어드레스 신호(ADD)가 제 2 레벨일 때 상기 제 2 칩 선택신호(CS2)를 인에이블 시키고, 그 외의 경우에는 상기 제 2 칩 선택신호(CS2)를 디스에이블 시킨다. 본 발명의 실시예에서, 상기 제 1 레벨을 논리 하이 레벨로 예시될 수 있고, 상기 제 2 레벨은 논리 로우 레벨로 예시될 수 있다.
상기 제 1 및 제 2 칩 선택부(100, 200)는 반도체 장치의 테스트 동작이 수행될 때, 상기 어드레스 신호(ADD)의 레벨에 무관하게 상기 제 1 및 제 2 칩 선택신호(CS1, CS2)를 인에이블 시킨다. 상기 제 1 및 제 2 칩 선택부(100, 200)는 상기 테스트 동작을 지시하는 상기 테스트 모드 신호(TM)에 응답하여 상기 제 1 및 제 2 칩 선택신호(CS1, CS2)를 인에이블 시킨다. 따라서, 상기 제 1 및 제 2 칩 선택부(100, 200)는 각각 반도체 장치가 상기 테스트 동작을 수행할 때는 어드레스 신호(ADD)의 레벨에 무관하게 상기 제 1 및 제 2 칩 선택신호(CS1, CS2)를 인에이블 시키고, 상기 제 1 및 제 2 칩(Chip1, Chip2)이 모두 활성화되어 동작할 수 있도록 한다. 반면, 상기 반도체 장치가 상기 테스트 동작이 아닌 노멀 동작을 수행할 때는 상기 어드레스 신호(ADD)의 레벨에 따라 상기 제 1 및 제 2 칩 선택신호(CS1, CS2) 중 하나를 인에이블 시키고, 상기 제 1 및 제 2 칩(Chip1, Chip2) 중 하나를 선택적으로 활성화시킬 수 있다.
한편, 상기 반도체 장치는 커맨드 버퍼(10) 및 어드레스 버퍼(20)를 더 포함할 수 있다. 상기 커맨드 버퍼(10)는 커맨드 채널(11)을 통해 외부 컨트롤러(미도시)로부터 복수개의 커맨드 신호(CMD)를 수신한다. 상기 커맨드 버퍼(10)는 상기 복수개의 커맨드 신호(CMD)가 소정 조합을 이룰 때 상기 테스트 모드 신호(TM)를 인에이블 시킨다. 상기 칩 선택 인에이블 신호(CE)는 또한 상기 커맨드 채널(11)을 통해 수신된다. 따라서, 상기 테스트 모드 신호(TM) 및 상기 칩 선택 인에이블 신호(CE)는 커맨드 채널(11)을 통해 입력되는 신호로 분류될 수 있다.
상기 어드레스 버퍼(20)는 어드레스 채널(21)을 통해 상기 외부 컨트롤러로부터 복수개의 어드레스 신호(ADD<0:12>)를 수신한다. 상기 어드레스 버퍼(20)는 상기 복수개의 어드레스 신호(ADD<0:12>) 중 테스트 동작에서는 어드레스 신호로서 기능하지 않는 하나의 신호를 상기 어드레스 신호(ADD)로 제공할 수 있다. 예를 들어, 상기 복수개의 어드레스 신호(ADD<0:12>) 중 최상위 비트의 신호(ADD<12>)가 상기 어드레스 신호(ADD)로 제공될 수 있다.
상기 커맨드 버퍼(10) 및 상기 어드레스 버퍼(20)는 상기 제 1 및 제 2 칩(Chip1, Chip2) 중 하나 또는 그 이상의 칩에 배치될 수 있고, 또는, 상기 제 1 및 제 2 칩(Chip1, Chip2)을 제외한 다른 칩(한정하는 것은 아니지만 예를 들어, 마스터 칩(미도시))에 배치될 수도 있다. 상기 테스트 모드 신호(TM), 상기 어드레스 신호(ADD) 및 상기 칩 선택 인에이블 신호(CE)는 와이어 및 관통 비아 등, 적층형 반도체 장치에 사용되는 어떠한 신호 전송 수단(30)을 통해서라도 상기 제 1 및 제 2 칩(Chip1, Chip2)으로 각각 전송될 수 있다.
도 3은 도 2의 제 1 칩 선택부(100)와 제 1 칩 선택신호(CS1)에 의해 상기 제 1 칩(Chip1)을 활성화시키는 데이터 입력부(500)의 구성을 도시한다. 제 2 칩(Chip2)의 제 2 칩 선택부(200) 및 데이터 입력부도 도 3과 같은 구성을 가질 수 있다.
도 3에서, 상기 제 1 칩 선택부(100)는 칩 선택 식별부(110) 및 칩 선택 제어부(120)를 포함한다. 상기 칩 선택 식별부(110)는 칩 선택 인에이블 신호(CE) 및 어드레스 신호(ADD)를 수신하여 칩 선택 식별신호(CS_M)를 생성한다. 상기 칩 선택 식별부(110)는 상기 칩 선택 인에이블 신호(CE)가 제 1 레벨이고, 상기 어드레스 신호(ADD)가 상기 제 1 레벨일 때 상기 칩 선택 식별신호(CS_M)를 인에이블 시킨다. 상기 칩 선택 식별부(110)는 상기 칩 선택 인에이블 신호(CE)가 제 1 레벨이고, 상기 어드레스 신호(ADD)가 상기 제 2 레벨일 때 또는 상기 칩 선택 인에이블 신호가 제 2 레벨일 때 상기 칩 선택 식별신호(CS_M)를 디스에이블 시킨다.
상기 칩 선택 제어부(120)는 상기 칩 선택 식별신호(CS_M)를 수신하고 상기 테스트 모드 신호(TM)에 응답하여 상기 칩 선택 식별신호(CS_M)를 상기 제 1 칩 선택신호(CS1)로 제공하거나 소정 전압 레벨로 고정된 신호를 상기 제 1 칩 선택신호(CS1)로 제공한다. 상기 소정 전압 레벨은 상기 제 1 칩 선택신호(CS1)가 인에이블되었을 때의 전압 레벨을 갖는다. 따라서, 상기 소정 전압 레벨로 고정된 신호가 제공되는 경우 상기 제 1 칩 선택신호(CS1)는 인에이블 된다. 상기 칩 선택 제어부(120)는 상기 테스트 모드 신호(TM)가 인에이블 되었을 때, 상기 소정 레벨로 고정된 신호를 상기 제 1 칩 선택신호(CS1)로 제공하여 상기 제 1 칩 선택신호(CS1)를 인에이블시킨다. 상기 칩 선택 제어부(120)는 상기 테스트 모드 신호(TM)가 디스에이블 되었을 때, 상기 칩 선택 식별신호(CS_M)를 상기 제 1 칩 선택신호(CS1)로 제공한다. 따라서, 상기 칩 선택 제어부(120)는 상기 테스트 모드 신호(TM)가 디스에이블 되었을 때는 상기 칩 선택 식별신호(CS_M)에 기초하여 상기 제 1 칩 선택신호(CS1)를 인에이블 시키거나 디스에이블 시킨다.
상기 데이터 입력부(300)는 상기 제 1 칩 선택신호(CS1)에 응답하여 입력 데이터(DATA_IN)를 상기 제 1 칩 내부회로로 전송한다. 상기 데이터 입력부(300)는 상기 제 1 칩 선택신호(CS1)가 인에이블되어 상기 제 1 칩(Chip1)이 활성화되면 상기 입력 데이터(DATA_IN)를 상기 내부회로로 전송하고, 상기 제 1 칩 선택신호(CS1)가 디스에이블되어 상기 제 1 칩(Chip1)이 비활성화되면 상기 입력 데이터(DATA_IN)가 상기 내부회로로 전송되지 않도록 한다. 상기 입력 데이터(DATA_IN)는 외부 컨트롤러로부터 입력되는 데이터를 수신하는 데이터 리시버(미도시)로부터 출력된 신호일 수 있다.
도 2 및 도 3을 참조하여 본 발명의 실시예에 따른 칩 선택 방법을 설명하면 다음과 같다. 먼저, 테스트 동작이 아닌 노멀 동작에서는 상기 테스트 모드 신호(TM)가 디스에이블된다. 상기 커맨드 채널(11)을 통해 입력되는 상기 칩 선택 인에이블 신호(CE)가 인에이블되면 노멀 동작을 수행하는 칩은 상기 제 1 칩 및 제 2 칩(Chip1, Chip2) 중 하나가 된다. 이 때, 상기 어드레스 채널(21)을 통해 입력되는 상기 어드레스 신호(ADD)가 제 1 레벨이면 상기 제 1 칩(Chip1)이 선택되어 상기 제 1 칩(Chip1)이 노멀 동작을 수행하게 된다. 반대로, 상기 어드레스 신호(ADD)가 제 2 레벨이면 상기 제 2 칩(Chip2)이 선택되어 상기 제 2 칩(Chip2)이 노멀 동작을 수행하게 된다.
반도체 장치의 테스트 동작에서, 상기 커맨드 채널(11)을 통해 입력되는 복수개의 커맨드 신호(CMD)에 응답하여 상기 테스트 모드 신호(TM)가 인에이블 된다. 상기 칩 선택 인에이블 신호(CE)가 인에이블 되면 상기 제 1 및 제 2 칩(Chip1, Chip2)이 테스트 동작을 수행할 수 있다. 이 때, 어드레스 신호(ADD)의 레벨에 따라 상기 제 1 및 제 2 칩(Chip1, Chip2) 중 하나가 선택될 수밖에 없지만, 본 발명의 실시예는 상기 칩 선택 제어부(120)를 구비하여 상기 어드레스 신호(ADD)의 레벨에 무관하게 상기 제 1 및 제 2 칩 선택 신호(Chip1, Chip2)를 모두 인에이블 시킬 수 있다. 따라서, 테스트 동작에서 개별적으로 칩 선택을 위해 입력되는 어드레스 신호의 레벨에 무관하게 모든 칩을 활성화시킬 수 있다. 따라서, 모든 칩에 대해 동시에 테스트가 진행될 수 있어 반도체 장치의 테스트 시간을 감소시킬 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
10: 커맨드 버퍼 11: 커맨드 채널
20: 어드레스 버퍼 21: 어드레스 채널
30: 신호 전송 라인 100: 제 1 칩 선택부
110: 칩 선택 식별부 120: 칩 선택 제어부
200: 제 2 칩 선택부 300: 데이터 입력부

Claims (11)

  1. 칩 선택 인에이블 신호 및 어드레스 신호에 응답하여 칩 선택 식별신호를 생성하는 칩 선택 식별부;
    테스트 모드 신호에 응답하여 상기 칩 선택 식별신호를 칩 선택신호로 제공하거나 소정의 레벨로 고정된 신호를 상기 칩 선택신호로 제공하는 칩 선택 제어부; 및
    상기 칩 선택신호에 응답하여 데이터를 수신하는 데이터 입력부를 포함하는 칩 선택 회로.
  2. 제 1 항에 있어서,
    상기 칩 선택 식별부는 상기 칩 선택 인에이블 신호 및 상기 어드레스 신호가 소정 레벨로 조합될 때 상기 칩 선택 식별신호를 인에이블시키는 칩 선택 회로.
  3. 제 1 항에 있어서,
    상기 칩 선택 제어부는 상기 테스트 모드 신호가 디스에이블 되었을 때 상기 칩 선택 식별신호를 상기 칩 선택신호로 제공하고, 상기 테스트 모드 신호가 인에이블 되었을 때 상기 소정 레벨로 고정된 신호를 상기 칩 선택 신호로 제공하는 반도체 장치의 칩 선택 회로.
  4. 제 1 항에 있어서,
    상기 소정 레벨로 고정된 신호는 상기 칩 선택신호를 인에이블시키는 반도체 장치의 칩 선택 회로.
  5. 제 1 항에 있어서,
    상기 데이터 입력부는 상기 칩 선택신호가 인에이블 되었을 때 상기 데이터를 수신하는 칩 선택 회로.
  6. 제 1 항에 있어서,
    컨트롤러로부터 커맨드 채널을 통해 전송되는 복수의 커맨드 신호를 조합하여 상기 테스트 모드 신호를 생성하는 커맨드 버퍼를 더 포함하는 반도체 장치의 칩 선택 회로.
  7. 제 1 항에 있어서,
    상기 어드레스 신호는 어드레스 채널을 통해 컨트롤러부터 수신된 복수개의 어드레스 신호 중 테스트 동작에서 어드레스로서 기능하지 않는 신호를 사용하는 칩 선택 회로.
  8. 제 1 칩에 배치되고, 칩 선택 인에이블 신호 및 어드레스 신호에 응답하여 제 1 칩 선택신호를 생성하는 제 1 칩 선택부;
    상기 제 1 칩과 적층되는 제 2 칩에 배치되고, 상기 칩 선택 인에이블 신호 및 상기 어드레스 신호에 응답하여 제 2 칩 선택신호를 생성하는 제 2 칩 선택부를 포함하고,
    상기 제 1 및 제 2 칩 선택부는 테스트 동작에서 상기 어드레스 신호에 무관하게 각각 상기 제 1 및 제 2 칩 선택신호를 인에이블시키는 반도체 장치.
  9. 제 8 항에 있어서,
    상기 제 1 칩 선택부는 상기 칩 선택신호가 제 1 레벨이고, 상기 어드레스 신호가 제 1 레벨일 때 상기 제 1 칩 선택신호를 인에이블시키고,
    상기 제 2 칩 선택부는 상기 칩 선택신호가 상기 제 1 레벨이고, 상기 어드레스 신호가 제 2 레벨일 때 상기 제 2 칩 선택신호를 인에이블시키는 반도체 장치.
  10. 제 9 항에 있어서,
    상기 제 1 및 제 2 칩 선택부는 상기 테스트 동작에서 상기 어드레스 신호의 레벨에 무관하게 상기 제 1 및 제 2 칩 선택신호를 각각 인에이블시키는 반도체 장치.
  11. 커맨드 채널, 어드레스 채널을 포함하여 컨트롤러와 통신하는 제 1 및 제 2 칩을 포함하는 반도체 장치로서,
    상기 제 1 칩에 배치되고, 상기 커맨드 채널을 통해 입력되는 신호 및 상기 어드레스 채널을 통해 입력되는 신호에 응답하여 제 1 칩 선택신호를 생성하는 제 1 칩 선택부; 및
    상기 제 2 칩에 배치되고, 상기 커맨드 채널을 통해 입력되는 신호 및 상기 어드레스 채널을 통해 입력되는 신호에 응답하여 제 2 칩 선택신호를 생성하는 제 2 칩 선택부를 포함하고,
    상기 제 1 및 제 2 칩 선택부는 상기 커맨드 채널을 통해 테스트 동작을 지시하는 신호가 입력된 경우 상기 어드레스 채널을 통해 수신되는 신호에 무관하게 상기 제 1 및 제 2 칩 선택신호를 각각 인에이블 시키는 반도체 장치.
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