KR20150077756A - 채널을 초기화시키는 3차원 반도체 장치 - Google Patents

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Abstract

3D 반도체 장치는 베이스 다이 및 복수의 적층 다이를 포함한다. 상기 베이스 다이 및 적층 다이에는 기설정된 개수의 채널이 형성되고, 상기 베이스 다이는 상기 적층 다이와 전기적으로 연결되지 않는 채널을 초기화시킬 수 있다.

Description

채널을 초기화시키는 3차원 반도체 장치 {3D SEMICONDUCTOR APPARATUS FOR INITIALIZING CHANNELS}
본 발명은 반도체 장치에 관한 것으로서, 더 상세하게는 복수의 다이가 적층되는 3D (3-dimesional) 반도체 장치에 관한 것이다.
반도체 장치의 집적도를 높이기 위해, 단일 패키지 내에 복수의 칩을 적층하고 패키징하여 집적도를 높이는 방식의 3D (three Dimensional) 반도체 장치가 개발되었다. 최근에는 적층된 복수의 칩을 실리콘 비아(Via)로 관통시켜 모든 칩을 전기적으로 연결하는 실리콘 관통 비아 (Through Silicon Via) 방식이 사용되어오고 있다.
상기 3D 반도체 장치는 복수의 적층 다이를 포함하고, 외부 장치와 상기 적층 다이 사이의 통신을 중계하는 베이스 다이를 포함한다. 도 1은 종래기술에 따른 3D 반도체 장치(10)의 구성을 보여주는 도면이다. 도 1에서, 상기 반도체 장치는 베이스 다이(11) 및 복수의 적층 다이(12)를 포함한다. 상기 베이스 다이(11) 및 복수의 적층 다이(12)는 채널(13, 14)로 연결되고, 상기 베이스 다이(11)는 각각의 적층 다이(12)를 제어할 수 있고, 각각의 적층 다이(12)는 개별적으로 동작할 수 있다.
상기 베이스 다이(11)는 입력 버퍼를 통해 외부 장치로부터 수신된 입력신호(IN<1:4>)를 각각의 채널(13)로 전송할 수 있고, 채널(13)을 통해 전송된 상기 입력신호(IN<1:4>)는 각각의 적층 다이(12)의 입력 회로로 입력될 수 있다. 출력 회로를 통해 각각의 적층 다이(12)에서 출력된 신호는 상기 채널(14)을 통해 상기 베이스 다이(11)로 전송될 수 있고, 상기 베이스 다이(11)는 출력 버퍼를 통해 상기 외부 장치로 출력신호(OUT<1:4>)를 출력할 수 있다.
반도체 제조과정에서 동일한 구조를 갖는 칩을 생산하는 것이 비용적으로 유리하다. 따라서, 상기 적층 다이는 서로 동일한 구조를 갖도록 제조된다. 또한, 도 1에 도시된 것과 같이, 하나의 베이스 다이와 4개의 적층 다이가 적층되는 제품을 타겟으로 제조된 베이스 다이는 상기 4개의 적층 다이와 연결되기 위한 채널 및 회로 구성을 갖고, 적층 다이 또한 4개의 채널이 형성되어 제조될 수 있다. 즉, 상기 베이스 다이 및 적층 다이는 적용되는 반도체 장치의 종류에 따라 채널 및 내부 회로의 구성이 고정되어 생산될 수 밖에 없다.
본 발명의 실시예는 서로 적층되는 적층 다이의 개수와 무관하게 구비된 모든 채널을 초기화할 수 있는 3D 반도체 장치를 제공한다.
본 발명의 실시예에 따른 3D 반도체 장치는 베이스 다이; 기설정된 개수의 채널이 형성된 복수의 적층 다이; 및 상기 베이스 다이는 상기 적층 다이와 전기적으로 연결되지 않는 채널을 초기화시킨다.
본 발명의 실시예에 따른 3D 반도체 장치는 서로 적층되고, 복수의 출력 채널이 형성된 베이스 다이 및 적어도 하나의 적층 다이를 포함하고, 상기 적어도 하나의 적층 다이는 자신과 전기적으로 연결된 출력 채널을 초기화하고, 상기 베이스 다이는 상기 적어도 하나의 적층 다이와 전기적으로 연결되지 않는 출력 채널을 초기화시킨다.
본 발명의 실시예에 따른 3D 반도체 장치는 서로 적층되고, 제 1 내지 제 n (n은 3이상의 정수) 입력 채널 및 제 1 내지 제 n 출력 채널이 형성된 베이스 다이 및 제 1 내지 제 m (m은 n 보다 작은 정수) 적층 다이를 포함하고, 상기 제 1 내지 제 m 적층 다이는 각각 제 1 내지 제 m 입력 채널 및 제 1 내지 제 1 m 출력 채널과 연결되며, 상기 제 1 내지 제 m 적층 다이는 상기 제 1 내지 제 m 출력 채널을 초기화시키고, 상기 베이스 다이는 상기 제 m+1 내지 제 n 출력 채널을 초기화시킨다.
본 발명의 실시예는 적층 다이의 개수와 무관하게 기설정된 개수로 구비된 채널을 모두 초기화시킬 수 있으므로, 채널이 플로팅 되는 것을 방지하고 불필요한 전류 소모를 감소시킬 수 있다.
도 1은 종래기술에 따른 반도체 장치의 구성을 보여주는 도면,
도 2는 본 발명의 실시예에 따른 반도체 장치의 구성을 보여주는 도면,
도 3은 본 발명의 실시예에 따른 반도체 장치의 구성을 보여주는 도면이다.
도 2에서, 본 발명의 실시예에 따른 3D 반도체 장치(1)는 베이스 다이(110) 및 제 1 내지 제 4 적층 다이(120-150)를 포함할 수 있다. 상기 베이스 다이(110)는 상기 제 1 내지 제 4 적층 다이(120-150)의 동작을 각각 제어할 수 있고, 외부 장치(도시하지 않음)와 상기 제 1 내지 제 4 적층 다이(120-150) 사이의 신호 송수신, 예를 들어, 데이터 통신을 중계할 수 있다. 상기 제 1 내지 제 4 적층 다이(120-150)는 서로 동일한 구조를 가질 수 있다. 상기 제 1 내지 제 4 적층 다이(120-150)는 상기 베이스 다이(110)에 의해 제어되어 상기 적층 다이의 고유의 기능을 수행할 수 있다. 본 발명의 실시예에서 상기 반도체 장치(1)는 1개의 베이스 다이(110)와 4개의 적층 다이(120-150)를 포함하는 것을 예시하였으나 이에 한정하는 것은 아니고, 베이스 다이 및 적층 다이의 개수는 반도체 장치 제품에 따라 변경 가능할 것이다.
상기 베이스 다이(110) 및 제 1 내지 제 4 적층 다이(120-150)는 서로 적층되고, 단일 패키지로 패키징되어 단일 반도체 장치를 구성할 수 있다. 또한, 상기 3D 반도체 장치(1)는 시스템 인 패키지(System In Package), 플립 칩 패키지(Flip Chip Package), 멀티 칩 패키지 (Multi Chip Package), 패키지 온 패키지 (Package On Package) 등의 형태로 구현될 수 있다.
상기 베이스 다이(110)는 예를 들어, 메모리 컨트롤러 또는 호스트 프로세서일 수 있다. 상기 베이스 다이(110)는 중앙 처리 장치(Central Processing Unit, CPU), 그래픽 처리 장치(Graphic Processing Unit, GPU), 디지털 신호 프로세서(Digital Signal Processor, DSP), 하나 또는 그 이상의 프로세서 코어, 싱글 코어 프로세서, 듀얼 코어 프로세서, 멀티플 코어 프로세서, 마이크로프로세서, 호스트 프로세서, 컨트롤러, 복수의 프로세서 또는 컨트롤러, 칩, 마이크로 칩, 로직 회로, 집적회로(IC) 또는 특수 용도의 집적회로(Application-Specific IC)등을 포함할 수 있다.
상기 적층 다이(120-150)는 예를 들어, 메모리일 수 있다. 상기 적층 다이는 DRAM(Dynamic Random Access Memory)과 같은 휘발성 랜덤 억세스 메모리 장치를 포함할 수 있고, 또한 PCRAM(Phase Change Random Access Memory), ReRAM(Resistive Random Access Memory), FeRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory) 및 STTRAM(Spin Torque Transfer Random Access Memory)과 같은 비휘발성 랜덤 억세스 메모리 또는 NAND FALSH 메모리를 포함할 수 있다.
상기 베이스 다이(110) 및 상기 제 1 내지 제 4 적층 다이(120-150)에는 복수의 채널이 형성될 수 있다. 도 2에서, 제 1 내지 제 4 채널(ICH1-ICH4, OCH1-OCH4)이 상기 베이스 다이(110) 및 상기 제 1 제 4 적층 다이(120-150)에 형성되는 것을 도시하였다. 상기 제 1 내지 제 4 채널(ICH1-ICH4, OCH1-OCH4)은 상기 베이스 다이(110)와 상기 제 1 내지 제 4 적층 다이(120-150)를 전기적으로 연결하는 신호 경로일 수 있고, 와이어 또는 관통 실리콘 비아를 이용할 수 있다. 특히, 본 발명의 실시예에서, 상기 제 1 내지 제 4 채널(ICH1-ICH4, OCH1-OCH4)은 각각 관통 실리콘 비아인 것이 바람직하다. 상기 베이스 다이(110)는 상기 제 1 내지 제 4 채널(ICH1-ICH4, OCH1-OCH4)과 공통 연결되고, 상기 제 1 내지 제 4 채널(ICH1-ICH4, OCH1-OCH4)은 상기 반도체 장치(1)와 통신하는 외부 장치와 연결될 수 있다.
상기 제 1 내지 제 4 적층 다이(120-150)는 서로 독립적으로 동작하고 기능을 수행할 수 있다. 상기 베이스 다이(110)는 상기 제 1 내지 제 4 채널(ICH1-ICH4, OCH1-OCH4)을 통해 상기 제 1 내지 제 4 적층 다이(120-150)를 개별적으로 제어할 수 있다. 상기 제 1 내지 제 4 적층 다이(120-150)는 상기 제 1 내지 제 4 채널(ICH1-ICH4, OCH1-OCH4)과 각각 전기적으로 연결될 수 있다. 상기 제 1 적층 다이(120)는 상기 제 1 채널(ICH1, OCH1)과 전기적으로 연결되고, 상기 제 2 적층 다이(130)는 상기 제 2 채널(ICH2, OCH2)과 전기적으로 연결되며, 상기 제 3 적층 다이(140)는 상기 제 3 채널(ICH3, OCH3)과 전기적으로 연결되고, 상기 제 4 적층 다이(150)는 상기 제 4 채널(ICH4, OCH4)과 연결될 수 있다. 상기 제 1 내지 제 4 채널(ICH1-ICH4, OCH1-OCH4)은 각각 제 1 내지 제 4 입력 채널(ICH1-ICH4), 제 1 내지 제 4 출력 채널(OCH1-OCH4)을 포함할 수 있다. 상기 제 1 내지 제 4 입력 채널(ICH1-ICH4)은 상기 외부 장치로부터 수신된 입력 신호(IN<1:4>)가 상기 베이스 다이(110)를 통해 상기 제 1 내지 제 4 적층 다이(120-150)로 전송되기 위한 신호 경로를 제공하고, 상기 제 1 내지 제 4 출력 채널(OCH1-OCH4)은 상기 제 1 내지 제 4 적층 다이(120-150)로부터 출력된 신호가 상기 베이스 다이(110)를 통해 출력신호(OUT<1:4>)로서 상기 외부 장치로 전송되기 위한 신호 경로를 제공한다.
상기 제 1 내지 제 4 적층 다이(120-150)는 각각 개별적인 랭크 또는 그룹으로 동작할 수 있다. 상기 제 1 내지 제 4 채널(ICH1-ICH4, OCH1-OCH4)과 각각 연결되어 상기 베이스 다이(110)로부터 서로 다른 신호를 수신할 수 있고, 서로 다른 동작을 수행할 수 있다. 예를 들어, 상기 제 2 적층 다이(130)가 동작을 해야 하는 경우 상기 베이스 다이(110)는 상기 제 2 입력 채널(ICH2)을 통해 상기 제 2 적층 다이(130)가 동작하는데 필요한 신호를 상기 제 2 적층 다이(130)로 전송할 수 있다. 또한, 상기 베이스 다이(110)는 상기 제 2 적층 다이(130)에서 출력된 신호를 상기 제 2 출력 채널(OCH2)을 통해 수신할 수 있다.
상기 제 1 내지 제 4 입력 채널(ICH1-ICH4) 및 상기 제 1 내지 제 4 출력 채널(OCH1-OCH4)은 메탈로 구성된 재분배 층(Redistribution Layer)을 통해 위치가 변경될 수 있다. 예를 들어, 상기 제 1 적층 다이(120)에서, 상기 제 1 입력 채널(ICH1)은 상기 제 1 적층 다이(110) 하부에 형성되는 재분배 층을 통해 가장 오른쪽으로 위치가 변경될 수 있고, 상기 제 2 내지 제 4 적층 다이(130-150)의 하부에 각각 형성되는 재분배 층을 통해 왼쪽으로 순차적으로 위치가 변경될 수 있다. 위와 같은 재분배 층 및 채널의 구조를 통해 상기 제 1 내지 제 4 적층 다이(120-150)는 모두 동일한 구조를 가질 수 있다.
상기 베이스 다이(110)는 입력 버퍼(111), 출력 버퍼(112), 입력 초기화부(113)를 포함할 수 있다. 상기 입력 버퍼(111)는 상기 제 1 내지 제 4 입력 채널(ICH1-ICH4)과 연결되고, 상기 외부 장치로부터 수신된 입력신호(IN<1:4>)를 버퍼링하여 현재 동작이 필요한 적층 다이와 연결된 채널로 버퍼링된 신호를 전송할 수 있다. 상기 출력 버퍼(112)는 상기 제 1 내지 제 4 출력 채널(OCH1-OCH4)과 연결되고, 현재 동작하고 있는 적층 다이로부터 출력된 신호를 수신하고 버퍼링하여, 상기 외부 장치로 출력신호(OUT<1:4>)를 출력할 수 있다.
상기 입력 초기화부(113)는 상기 제 1 내지 제 4 입력 채널(ICH1-ICH4)과 연결되고, 파워업 신호(PWR)에 응답하여 상기 제 1 내지 제 4 채널을 초기화시킬 수 있다. 상기 파워업 신호(PWR)는 상기 반도체 장치(1)로 전원이 인가되고, 전원의 전압 레벨이 안정화되면 상기 반도체 장치(1) 내부의 회로를 초기화시키기 위해 생성될 수 있는 신호이다. 상기 파워업 신호(PWR)는 외부 장치를 통해 상기 반도체 장치(1)로 입력될 수도 있고, 상기 반도체 장치(1) 내부적으로 생성될 수도 있다. 상기 입력 초기화부(113)는 상기 파워업 신호(PWR)에 응답하여 상기 제 1 내지 제 4 입력 채널(ICH1-ICH4)을 소정 레벨, 예를 들어 로직 로우 레벨로 구동하여 상기 제 1 내지 제 4 입력 채널(ICH1-ICH4)을 초기화시킬 수 있다.
상기 제 1 내지 제 4 적층 다이(120-150)는 각각 입력 회로(121, 131, 141, 151), 출력 회로(122, 132, 142, 152) 및 출력 초기화부(123, 133, 143, 153)를 포함할 수 있다. 상기 입력 회로(121, 131, 141, 151)는 각각 상기 제 1 내지 제 4 입력 채널(ICH1-ICH4)과 연결되고, 상기 제 1 내지 제 4 입력 채널(ICH1-ICH4)을 통해 전송되는 입력 신호(IN<1:4>)를 수신할 수 있다. 상기 입력 회로(121, 131, 141, 151)는 상기 제 1 내지 제 4 적층 다이(120-150)의 기능을 수행하기 위한 어떠한 내부 회로일 수 있다. 상기 출력 회로(122, 132, 142, 152)는 각각 상기 제 1 내지 제 4 출력 채널(OCH1-OCH4)과 연결되고, 상기 제 1 내지 제 4 출력 채널(OCH1-OCH4)을 통해 신호를 출력할 수 있다. 상기 출력 회로(122, 132, 142, 152)는 상기 제 1 내지 제 4 적층 다이(120-150)에서 상기 베이스 다이(110) 또는 외부 장치로 출력되기 위한 출력 신호(OUT<1:4>)를 생성할 수 있는 어떠한 내부 회로일 수 있다.
상기 출력 초기화부(123, 133, 143, 153)는 각각 상기 제 1 내지 제 4 적층 다이(120-150)에 배치되고, 상기 제 1 내지 제 4 출력 채널(OCH1-OCH4)과 각각 연결될 수 있다. 상기 출력 초기화부(123, 133, 143, 153)는 상기 파워업 신호(PWR)에 응답하여 상기 제 1 내지 제 4 출력 채널(OCH1-OCH4)을 초기화시킬 수 있다. 상기 출력 초기화부(123, 133, 143, 153)는 상기 파워업 신호(PWR)에 응답하여 상기 제 1 내지 제 4 출력 채널(OCH1-OCH4)을 소정 레벨, 예를 들어 로직 로우 레벨로 구동하여 상기 제 1 내지 제 4 출력 채널(OCH1-OCH4)을 초기화시킬 수 있다.
도 3은 본 발명의 실시예에 따른 3D 반도체 장치(2)의 구성을 보여주는 도면이다. 도 3에서, 상기 3D 반도체 장치(2)는 베이스 다이(210) 및 복수의 적층 다이(220-240)를 포함할 수 있다. 상기 베이스 다이(210) 및 상기 복수의 적층 다이(220-240)에는 기설정된 개수의 채널이 형성될 수 있다. 상기 3D 반도체 장치(2)는 상기 기설정된 채널의 개수보다 적은 수의 적층 다이가 적층될 수 있다. 도 3에서, 상기 베이스 다이(210) 및 제 1 내지 제 3 적층 다이(220-240)가 적층되어 반도체 장치(2)를 구성하고, 제 1 내지 제 4 채널(ICH1-ICH4, OCH1-OCH4)이 상기 베이스 다이(210) 및 상기 제 1 내지 제 3 적층 다이(220-240)에 형성될 수 있다. 기설정된 개수의 채널이 형성된 상기 베이스 다이(210) 및 상기 제 1 내지 제 3 적층 다이(220-240)는 4개의 적층 다이와 베이스 다이가 적층되는 반도체 장치 제품에 적용되기 위해 제조된 다이일 수 있다. 도 3에서, 4개의 적층 다이가 적층되는 반도체 장치 제품에 적용될 수 있는 구조를 갖는 적층 다이가 3개만 적층된 경우를 예시한다. 물론, 상기 적층 다이의 개수는 1개 또는 2개여도 무방하다.
상기 제 1 내지 제 4 채널(ICH1-ICH4, OCH1-OCH4)은 각각 제 1 내지 제 4 입력 채널(ICH1-ICH4) 및 제 1 내지 제 4 출력 채널(OCH1-OCH4)을 포함할 수 있다. 상기 반도체 장치(2)를 구성하는 적층 다이는 3개이므로, 상기 제 1 내지 제 3 적층 다이(220-240)는 상기 제 1 내지 제 3 입력 채널(ICH1-ICH3)과 상기 제 1 내지 제 3 출력 채널(OCH1-OCH3)과 각각 전기적으로 연결될 수 있고, 상기 제 4 입력 채널(ICH4) 및 상기 제 4 출력 채널(OCH4)은 상기 베이스 다이(210) 상부에서 어떠한 전기적 연결을 가지지 않을 수 있다.
상기 베이스 다이(210)는 상기 제 1 내지 제 4 입력 채널(ICH1-ICH4)을 초기화시킬 수 있다. 상기 제 1 내지 제 3 적층 다이(220-240)는 자신과 전기적으로 연결되는 상기 제 1 내지 제 3 출력 채널(OCH1-OCH3)을 초기화시킬 수 있다. 상기 베이스 다이(110)는 적층 다이와 전기적으로 연결되지 않는 채널(ICH4, OCH4)을 초기화시킬 수 있다. 따라서, 상기 베이스 다이(110)는 상기 베이스 다이(110)의 상부에서 아무런 전기적 연결을 갖는 않는 상기 제 4 출력 채널(OCH4)을 초기화시킬 수 있다.
도 3에서, 상기 베이스 다이(210)는 입력 버퍼(211), 출력 버퍼(212), 입력 초기화부(213)를 포함할 수 있다. 상기 입력 버퍼(211)는 상기 제 1 내지 제 4 입력 채널(ICH1-ICH4)과 연결되고, 상기 제 1 내지 제 4 입력 채널(ICH1-ICH4)을 통해 외부 장치로부터 수신된 입력 신호(IN<1:4>)를 상기 제 1 내지 제 3 적층 다이(220-240)로 전송할 수 있다. 상기 반도체 장치(2)는 상기 제 4 채널(ICH4, OCH4)과 연결된 적층 다이를 포함하지 않으므로, 상기 제 4 입력 채널(ICH4)로 신호를 전송하지 않을 것이다. 상기 입력 초기화부(213)는 상기 파워업 신호(PWR)에 응답하여 상기 제 1 내지 제 4 입력 채널(ICH1-ICH4)을 초기화시킬 수 있다. 상기 입력 초기화부(213)는 상기 파워업 신호(PWR)에 응답하여 상기 제 1 내지 제 4 입력 채널(ICH1-ICH4)을 특정 레벨, 예를 들어 로직 로우 레벨로 구동하여 상기 제 1 내지 제 4 입력 채널(ICH1-ICH4)을 초기화시킬 수 있다.
상기 제 1 내지 제 3 적층 다이(220-240)는 각각 입력 회로(221, 231, 241), 출력 회로(222, 232, 242) 및 출력 초기화부(223, 233, 243)를 포함할 수 있다. 상기 입력 회로(221, 231, 241)는 상기 제 1 내지 제 3 입력 채널(ICH1-ICH3)을 통해 전송된 입력 신호(IN<1:3>)를 수신하여 동작하는 내부 회로일 수 있다. 상기 출력 회로(222, 232, 242)는 상기 제 1 내지 제 3 출력 채널(OCH1-OCH3)을 통해 상기 베이스 다이(210) 또는 상기 외부 장치로 출력되기 위한 출력 신호(OUT<1:3>)를 생성하는 내부 회로일 수 있다. 상기 출력 초기화부(223, 233, 243)는 상기 파워업 신호(PWR)에 응답하여 각각 상기 제 1 내지 제 3 출력 채널(OCH1-OCH3)을 초기화시킬 수 있다.
상기 베이스 다이(210)는 적층 다이와 연결되지 않는 상기 제 4 출력 채널(OCH4)을 초기화시키기 위해, 상기 출력 초기화 제어부(214) 및 적층 정보 생성부(215)를 포함할 수 있다. 상기 출력 초기화 제어부(214)는 적층 다이와 전기적으로 연결되지 않는 채널을 초기화시킬 수 있고, 도 3에서, 상기 출력 초기화 제어부(214)는 상기 제 4 출력 채널(OCH4)을 초기화시킬 수 있다. 상기 출력 초기화 제어부(214)는 상기 파워업 신호(PWR) 및 적층 정보에 응답하여 적층 다이와 전기적으로 연결되지 않는 채널을 초기화할 수 있다. 상기 적층 정보는 상기 반도체 장치(2)를 구성하는 적층 다이의 개수에 관한 정보일 수 있다.
상기 적층 정보 생성부(215)는 상기 적층 정보를 생성할 수 있고, 상기 적층 정보는 복수의 슬라이스 신호(S1-S4)를 포함할 수 있다. 도 3에서, 상기 적층 정보 생성부(215)는 제 1 내지 제 4 슬라이스 신호(S1-S4)를 생성할 수 있다. 상기 적층 정보 생성부(215)는 상기 제 1 내지 제 3 적층 다이(220-240)가 적층되고 상기 제 1 내지 제 3 채널(ICH1-ICH3, OCH1-OCH3)과 연결되는 정보를 알리기 위해 상기 제 1 내지 제 3 슬라이스 신호(S1-S3)를 디스에이블시키고, 상기 제 4 슬라이스 신호(S4)를 인에이블시킬 수 있다. 만약, 상기 반도체 장치(2)가 2개의 적층 다이를 포함하는 경우, 상기 적층 정보 생성부(215)는 상기 제 1 및 제 2 슬라이스 신호(S1, S2)를 디스에이블시키고, 상기 제 3 및 제 4 슬라이스 신호(S3, S4)를 인에이블시킬 수 있을 것이다. 상기 적층 정보 생성부(215)는 적층된 적층 다이의 개수에 따라 또는 채널과 전기적으로 연결된 적층 다이의 개수에 따라 서로 다른 레벨을 출력할 수 있는 퓨즈 회로 또는 테스트 모드 신호 생성회로로 구현될 수 있다.
상기 출력 초기화 제어부(214)는 적층 다이와 전기적으로 연결되지 않는 상기 제 4 출력 채널(OCH4)을 초기화시킴으로써, 상기 제 4 출력 채널(OCH4)이 플로팅 상태가 되는 것을 방지할 수 있고, 초기화되지 않은 상기 제 4 출력 채널(OCH4)의 레벨에 의해 상기 베이스 다이(110)에 배치되는 내부 회로에서 발생될 수 있는 전류 소모를 감소시킬 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
1/2/10: 3D 반도체 장치 11/110/210: 베이스 다이
12/220/230/240/250/320/330/340: 적층 다이
211/311: 입력 버퍼 212/312: 출력 버퍼
213/313: 입력 초기화부 214: 출력 초기화 제어부
215: 적층 정보 생성부
121/131/141/151/221/231/241: 입력 회로
122/132/142/152/222/232/242: 출력 회로
123/133/143/153/223/233/243: 출력 초기화부

Claims (12)

  1. 베이스 다이;
    기설정된 개수의 채널이 형성된 복수의 적층 다이;
    상기 베이스 다이는 상기 적층 다이와 전기적으로 연결되지 않는 채널을 초기화시키도록 구성된 3D 반도체 장치.
  2. 제 1 항에 있어서,
    상기 베이스 다이는 상기 복수의 적층 다이와 각각 전기적으로 연결된 입력 채널을 초기화시키는 3D 반도체 장치.
  3. 제 1 항에 있어서,
    상기 복수의 적층 다이는 각각 자신과 전기적으로 연결된 출력 채널을 초기화시키는 3D 반도체 장치.
  4. 서로 적층되고, 복수의 출력 채널이 형성된 베이스 다이 및 적어도 하나의 적층 다이를 포함하고,
    상기 적어도 하나의 적층 다이는 자신과 전기적으로 연결된 출력 채널을 초기화하고, 상기 베이스 다이는 상기 적어도 하나의 적층 다이와 전기적으로 연결되지 않는 출력 채널을 초기화시키는 3D 반도체 장치.
  5. 제 4 항에 있어서,
    상기 적어도 하나의 적층 다이는 파워업 신호에 응답하여 자신과 전기적으로 연결된 출력 채널을 초기화하는 출력 초기화부를 포함하는 3D 반도체 장치.
  6. 제 4 항에 있어서,
    상기 베이스 다이는 파워업 신호 및 적층 정보에 기초하여 상기 적어도 하나의 적층 다이와 전기적으로 연결되지 않은 채널을 초기화시키는 출력 초기화 제어부를 포함하는 반도체 장치.
  7. 서로 적층되고, 제 1 내지 제 n (n은 3이상의 정수) 입력 채널 및 제 1 내지 제 n 출력 채널이 형성된 베이스 다이 및 제 1 내지 제 m (m은 n 보다 작은 정수) 적층 다이를 포함하고, 상기 제 1 내지 제 m 적층 다이는 각각 제 1 내지 제 m 입력 채널 및 제 1 내지 제 1 m 출력 채널과 연결되며,
    상기 제 1 내지 제 m 적층 다이는 상기 제 1 내지 제 m 출력 채널을 초기화시키고, 상기 베이스 다이는 상기 제 m+1 내지 제 n 출력 채널을 초기화시키는 3D 반도체 장치.
  8. 제 7 항에 있어서,
    상기 베이스 다이는 상기 제 1 내지 제 n 채널과 연결되고, 파워업 신호 및 적층 정보에 기초하여 상기 제 m+1 내지 제 n 채널을 초기화시키는 출력 초기화 제어부를 포함하는 3D 반도체 장치.
  9. 제 8 항에 있어서,
    적층된 적층 다이의 개수에 따라 상기 적층 정보를 제공하는 적층 정보 생성부를 더 포함하는 3D 반도체 장치.
  10. 제 9 항에 있어서,
    상기 적층 정보는 제 1 내지 제 n 슬라이스 신호를 포함하고, 상기 적층 정보 생성부는 인에이블된 상기 제 m+1 내지 제 n 슬라이스 신호를 상기 출력 초기화 제어부로 제공하는 3D 반도체 장치.
  11. 제 7 항에 있어서,
    상기 제 1 내지 제 m 적층 다이는 각각 파워업 신호에 응답하여 상기 제 1 내지 제 m 채널을 초기화시키는 출력 초기화부를 포함하는 3D 반도체 장치.
  12. 제 7 항에 있어서,
    상기 베이스 다이는 상기 제 1 내지 제 n 입력 채널과 연결되고, 파워업 신호에 응답하여 상기 제 1 내지 제 n 입력 채널을 초기화시키는 입력 초기화부를 더 포함하는 3D 반도체 장치.
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