CN104751882B - 用于初始化通道的3d半导体装置 - Google Patents

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Abstract

一种半导体装置包括形成有预定数目个通道的多个层叠裸片。所述半导体装置还包括被配置成将未与层叠裸片电耦接的通道初始化的基底裸片。

Description

用于初始化通道的3D半导体装置
相关申请的交叉引用
本申请要求2013年12月30日向韩国知识产权局提交的申请号为10-2013-0166562的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
各种实施例涉及一种半导体装置，并且更具体地涉及一种层叠有多个裸片的3D(三维)半导体装置。
背景技术
为了提高半导体装置的集成度，已经开发了多个芯片层被层叠且封装在单个封装体中的3D(三维)半导体装置以提高集成度。近来，现有技术中已经公开了TSV(穿通硅通孔)型半导体装置，其中形成有穿通硅通孔以穿通多个层叠的芯片，使得所有的芯片彼此电连接。
3D半导体装置包括多个层叠裸片和对外部器件和层叠裸片之间的通信中继的基底裸片。
在半导体制造过程中用于制造具有相同结构的芯片的成本方面，这是有利的。
发明内容
在一个实施例中，一种半导体装置包括形成有预定数目个通道的多个层叠裸片。所述半导体装置还包括被配置成将未与层叠裸片电连接的通道初始化的基底裸片。
在一个实施例中，一种半导体装置包括彼此层叠且形成有多个输出通道的基底裸片和至少一个层叠裸片。另外，至少一个层叠裸片将与至少一个层叠裸片电耦接的输出通道初始化，基底裸片将未与至少一个层叠裸片电耦接的输出通道初始化。
在一个实施例中，一种半导体装置包括彼此层叠且形成有第一输入通道至第n输入通道和第一输出通道至第n输出通道的基底裸片和第一层叠裸片至第m层叠裸片。半导体装置还包括与第一输入通道至第m输入通道中的至少一个以及第一输出通道至第m输出通道中的至少一个电耦接的第一层叠裸片至第m层叠裸片。另外，n是大于或等于3的整数，且m是小于n的整数。此外，第一层叠裸片至第m层叠裸片将第一输出通道至第m输出通道初始化，而基底裸片将第m+1输出通道至第n输出通道初始化。
附图说明
图1是示出根据本公开的一个实施例的半导体装置的配置的图；
图2是示出根据本公开的一个实施例的半导体装置的配置的图；以及
图3说明采用根据本发明的一个实施例的存储器控制器电路的系统的框图。
具体实施方式
在下文中，将参照附图通过各种实施例来描述根据本公开的用于将通道初始化的3D半导体装置。本文描述了可以将所有通道初始化而与彼此层叠的层叠裸片的数目无关的3D半导体装置。
在图1中，根据一个实施例的3D半导体装置1可以包括基底裸片110以及第一层叠裸片120至第四层叠裸片150。基底裸片110可以控制第一层叠裸片120至第四层叠裸片150的相应操作。基底裸片110还可以对信号的发送和接收进行中继。例如，信号的中继发送和中继接收可以包括外部器件(未示出)和第一层叠裸片120至第四层叠裸片150之间的数据通信。第一层叠裸片120至第四层叠裸片150可以具有相同的结构。第一层叠裸片120至第四层叠裸片150可以通过由基底裸片110控制来执行它们的内部功能。尽管在实施例中示出半导体装置1包括一个基底裸片110和四个层叠裸片120至150，但是本公开不限于此。此外，基底裸片和层叠裸片的数目可以根据半导体装置产品来改变。
基底裸片110和第一层叠裸片120至第四层叠裸片150可以彼此层叠。另外，基底裸片110和第一层叠裸片120至第四层叠裸片150可以被封装成单个封装体中，以构成单个半导体装置。3D半导体装置1可以被实现为系统级封装、倒装芯片封装、多芯片封装、层叠封装等的形式。
基底裸片110可以是存储器控制器或主机处理器。基底裸片110可以包括：中央处理单元(CPU)、图形处理单元(GPU)、数字信号处理器(DSP)、至少一个处理器内核、单核处理器、双核处理器、多核处理器、微处理器、主机处理器、控制器、多个处理器或控制器、芯片、微芯片、逻辑电路、集成电路(IC)或特定应用的IC。
层叠裸片120至150可以是存储器。层叠裸片120至150中的每个可以包括易失性随机存取存储器件，诸如DRAM(动态随机存取存储器)。此外，层叠裸片120至150中的每个可以包括非易失性随机存取存储器，诸如PCRAM(相变随机存取存储器)、ReRAM(阻变随机存取存储器)、FeRAM(铁电随机存取存储器)、MRAM(磁性随机存取存储器)以及STTRAM(自旋转移力矩随机存取存储器)或与非型(NAND)快闪存储器。
基底裸片110和第一层叠裸片120至第四层叠裸片150可以被形成有多个通道。参见图1，第一通道至第四通道ICH1至ICH4和OCH1至OCH4形成在基底裸片110和第一层叠裸片120至第四层叠裸片150中。第一通道至第四通道ICH1至ICH4和OCH1至OCH4可以是与基底裸片110和第一层叠裸片120至第四层叠裸片150电耦接的信号路径。第一通道至第四通道ICH1至ICH4和OCH1至OCH4可以利用导线或穿通硅通孔。具体地，在一个实施例中，第一通道至第四通道ICH1至ICH4和OCH1至OCH4可以是穿通硅通孔。基底裸片110可以与第一通道至第四通道ICH1至ICH4和OCH1至OCH4共同电耦接。另外，第一通道至第四通道ICH1至ICH4和OCH1至OCH4可以与外部器件电耦接，外部器件与半导体装置1电耦接。
第一层叠裸片120至第四层叠裸片150可以彼此独立地操作和执行功能。基底裸片110可以通过第一通道至第四通道ICH1至ICH4和OCH1至OCH4来单独地控制第一层叠裸片120至第四层叠裸片150。第一层叠裸片120至第四层叠裸片150可以与第一通道至第四通道ICH1至ICH4和OCH1至OCH4电耦接。第一层叠裸片120可以与第一通道ICH1和OCH1电耦接。第二层叠裸片130可以与第二通道ICH2和OCH2电耦接。第三层叠裸片140可以与第三通道ICH3和OCH3电耦接。另外，第四层叠裸片150可以与第四通道ICH4和OCH4电耦接。第一通道至第四通道ICH1至ICH4和OCH1至OCH4可以包括第一输入通道ICH1至第四输入通道ICH4和第一输出通道OCH1至第四输出通道OCH4。第一输入通道ICH1至第四输入通道ICH4提供信号路径，所述信号路径是从外部器件接收的输入信号IN<1:4>通过基底裸片110被传输至第一层叠裸片120至第四层叠裸片150。另外，第一输出通道OCH1至第四输出通道OCH4提供信号路径。所述信号路径是从第一层叠裸片120至第四层叠裸片150输出的信号通过基底裸片110作为输出信号OUT<1:4>被传输至外部器件。
第一层叠裸片120至第四层叠裸片150可以分别作为单独的队列或组来操作。由于第一层叠裸片120至第四层叠裸片150分别与第一通道至第四通道ICH1至ICH4和OCH1至OCH4电耦接，所以它们可以从基底裸片110接收不同的信号。第一层叠裸片120至第四层叠裸片150还可以执行不同的操作。更具体地，当需要第二层叠裸片130操作时，基底裸片110可以将第二层叠裸片130操作需要的信号通过第二输入通道ICH2传送至第二层叠裸片130。此外，基底裸片110可以通过第二输出通道OCH2接收从第二层叠裸片130输出的信号。
第一输入通道ICH1至第四输入通道ICH4和第一输出通道OCH1至第四输出通道OCH4可以通过由金属形成的重分布层来改变其位置。具体地，在第一层叠裸片120中，第一输入通道ICH1可以通过重分布层而被改变至最右边的位置。重分布层可以形成在第一层叠裸片120的底部上。另外，重分布层的位置可以通过分别形成在第二层叠裸片130至第四层叠裸片150的底部上的重分布层而顺序向左改变。通过重分布层和通道的这种结构，所有的第一层叠裸片120至第四层叠裸片150可以具有相同结构。
基底裸片110可以包括输入缓冲器111、输出缓冲器112和输入初始化单元113。输入缓冲器111可以与第一输入通道ICH1至第四输入通道ICH4电耦接。输入缓冲器111还可以缓冲从外部器件接收的输入信号IN<1:4>。另外，输入缓冲器111可以将缓冲的信号传送至与当前需要操作的层叠裸片电耦接的通道。输出缓冲器112可以与第一输出通道OCH1至第四输出通道OCH4电耦接。输出缓冲器112还可以接收和缓冲从当前操作的层叠裸片输出的信号。此外，输出缓冲器112可以将输出信号OUT<1:4>输出至外部设备。
输入初始化单元113可以与第一输入通道ICH1至第四输入通道ICH4电耦接。输入初始化单元113也可以响应于加电信号PWR而将第一输入通道ICH1至第四输入通道ICH4初始化。加电信号PWR是以下的信号：可以在电源被施加至半导体装置1且电源的电压电平稳定时被产生成将半导体装置1中的电路初始化的信号。加电信号PWR可以通过外部设备被输入至半导体装置1，且可以在半导体装置1的内部产生。输入初始化单元113可以将第一输入通道ICH1至第四输入通道ICH4驱动至预定的电平。更具体地，预定的电平可以是例如响应于加电信号PWR的逻辑低电平。结果，初始化单元113可以由此将第一输入通道ICH1至第四输入通道ICH4初始化。
第一层叠裸片120至第四层叠裸片150可以包括：输入电路121、131、141和151，输出电路122、132、142和152，以及输出初始化单元123、133、143和153。输入电路121、131、141和151可以分别与第一输入通道ICH1至第四输入通道ICH4电耦接。输入电路121、131、141和151也可以接收通过第一输入通道ICH1至第四输入通道ICH4传送的输入信号IN<1:4>。输入电路121、131、141和151可以是用于执行第一层叠裸片120至第四层叠裸片150的功能的某些内部电路。输出电路122、132、142和152可以分别与第一输出通道OCH1至第四输出通道OCH4电耦接。另外，输出电路122、132、142和152还可以通过第一输出通道OCH1至第四输出通道OCH4来输出信号。输出电路122、132、142和152可以是某些内部电路，其可以产生要从第一层叠裸片120至第四层叠裸片150输出至基底裸片110或外部器件的输出信号OUT<1:4>。
输出初始化单元123、133、143和153可以分别设置在第一层叠裸片120至第四层叠裸片150中。输出初始化单元123、133、143和153也可以与第一输出通道OCH1至第四输出通道OCH4电耦接。输出初始化单元123、133、143和153可以响应于加电信号PWR而将第一输出通道OCH1至第四输出通道OCH4初始化。输出初始化单元123、133、143和153可以响应于加电信号PWR而将第一输出通道OCH1至第四输出通道OCH4驱动至预定的电平。预定的电平可以是例如逻辑低电平。输出初始化单元123、133、143和153可以由此将第一输出通道OCH1至第四输出通道OCH4初始化。
参见图2，说明了示出根据一个实施例的3D半导体装置2的配置的图。在图2中，3D半导体装置2可以包括基底裸片210和多个层叠裸片220至240。基底裸片210和多个层叠裸片220至240可以形成有预定数目个通道。在3D半导体装置2中，可以层叠通道数目比预定的通道数目更少的层叠裸片。在图2中，可以层叠基底裸片210和第一层叠裸片220至第三层叠裸片240以构成半导体装置2。另外，第一通道至第四通道ICH1至ICH4和OCH1至OCH4可以形成在基底裸片210和第一层叠裸片220至第三层叠裸片240中。被形成有预定的通道数目的基底裸片210和第一层叠裸片220至第三层叠裸片240可以是被制造成应用于层叠有四个层叠裸片和一个基底裸片的半导体装置产品的裸片。图2说明了仅层叠有三个层叠裸片的情况，三个层叠裸片能够被应用于要层叠四个层叠裸片的半导体装置产品。层叠裸片的数目也可以是一个或两个。
第一通道至第四通道ICH1至ICH4和OCH1至OCH4可以包括第一输入通道ICH1至第四输入通道ICH4以及第一输出通道OCH1至第四输出通道OCH4。由于构成半导体装置2的层叠裸片的数目为三，所以第一层叠裸片220至第三层叠裸片240可以与第一输入通道ICH1至第三输入通道ICH3电耦接。此外，第一层叠裸片220至第三层叠裸片240还可以与第一输出通道OCH1至第三输出通道OCH3电耦接。第四输入通道ICH4和第四输出通道OCH4可以在基底裸片210上不具有电连接。
基底裸片210可以将第一输入通道ICH1至第四输入通道ICH4初始化。第一层叠裸片220至第三层叠裸片240可以将与第一层叠裸片220至第三层叠裸片240电耦接的第一输出通道OCH1至第三输出通道OCH3初始化。基底裸片210可以将不与层叠裸片电耦接的通道ICH4和OCH4初始化。因此，基底裸片210可以将在基底裸片210之上不具有任何电连接的第四输出通道OCH4初始化。
再次参见图2，基底裸片210可以包括输入缓冲器211、输出缓冲器212和输入初始化单元213。输入缓冲器211可以与第一输入通道ICH1至第四输入通道ICH4电耦接。输入缓冲器211还可以将通过第一输入通道ICH1至第四输入通道ICH4从外部器件接收的输入信号IN<1:4>传送至第一层叠裸片220至第三层叠裸片240。因为半导体装置2不包括与第四通道ICH4和OCH4电耦接的层叠裸片，所以信号不被传送至第四输入通道ICH4。输入初始化单元213可以响应于加电信号PWR而将第一输入通道ICH1至第四输入通道ICH4初始化。输入初始化单元213可以响应于加电信号而将第一输入通道ICH1至第四输入通道ICH4驱动至预定的电平。预定的电平可以例如是逻辑低电平。因而，输入初始化单元213可以由此将第一输入通道ICH1至第四输入通道ICH4初始化。
第一层叠裸片220至第三层叠裸片240可以包括输入电路221、231和241，输出电路222、232和242，以及输出初始化单元223、233和243。输入电路221、231和241可以是通过接收输入信号IN<1:3>来操作的内部电路。输入信号IN<1:3>可以通过第一输入通道ICH1至第三输入通道ICH3来传送。输出电路222、232和242可以是产生要输出至基底裸片210的输出信号OUT<1:3>的内部电路。输出信号OUT<1:3>也可以通过第一输出通道OCH1至第三输出通道OCH3输出至外部器件。输出初始化单元223、233和243可以响应于加电信号PWR而将第一输出通道OCH1至第三输出通道OCH3初始化。
为了将未与层叠裸片电耦接的第四输出通道OCH4初始化，基底裸片210可以包括输出初始化控制单元214和层叠信息发生单元215。输出初始化控制单元214可以将未与层叠裸片电耦接的通道初始化。在图2中，输出初始化控制单元214可以将第四输出通道OCH4初始化。输出初始化控制单元214可以响应于加电信号PWR和层叠信息而将未与层叠裸片电耦接的通道初始化。层叠信息可以是关于构成半导体装置2的层叠裸片的数目的信息。
层叠信息发生单元215可以产生层叠信息。层叠信息可以包括多个片段信号S1至S4。在图2中，层叠信息发生单元215可以产生第一片段信号S1至第四片段信号S4。此外，为了通知第一层叠裸片220至第三层叠裸片240被层叠且与第一通道至第三通道ICH1至ICH3和OCH1至OCH3电耦接的信息，层叠信息发生单元215可以将第一片段信号S1至第三片段信号S3禁止。此外，层叠信息发生单元215可以将第四片段信号S4使能。如果半导体装置2包括两个层叠裸片，则层叠信息发生单元215可以将第一片段信号S1和第二片段信号S2禁止。另外，层叠信息发生单元215可以将第三片段信号S3和第四片段信号S4使能。层叠信息发生单元215可以被实现为熔丝电路。层叠信息发生单元215也可以被实现为测试模式信号发生电路，其可以根据层叠的层叠裸片的数目或者与通道电耦接的层叠裸片的数目来输出不同的电平。
由于输出初始化控制单元214将未与层叠裸片电耦接的第四输出通道OCH4初始化，所以可以防止第四输出通道OCH4被浮置。另外，可以通过未被初始化的第四输出通道OCH4的电平来降低将设置在基底裸片210中的内部电路可能造成的电流消耗。
参见图3，系统1000可以包括一个或更多个处理器1100。处理器1100可以被单独地使用或可以与其他处理器组合使用。芯片组1150可以与处理器1100电耦接。芯片组1150是处理器1100与系统1000的其他部件之间的信号的通信路径。系统1000的其他部件可以包括存储器控制器1200、输入/输出(“I/O”)总线1250以及盘驱动控制器1300。根据系统1000的配置，可以通过芯片组1150传送多个不同信号中的任何一个。
存储器控制器1200可以与芯片组1150电耦接。存储器控制器1200可以经由芯片组1150来接收从处理器1100提供的请求。存储器控制器1200可以与一个或更多个存储器件1350电耦接。存储器件1350可以包括上述的半导体存储装置。
芯片组1150也可以与I/O总线1250电耦接。I/O总线1250可以用作从芯片组1150至I/O设备1410、1420和1430的信号的通信路径。I/O设备1410、1420和1430可以包括鼠标1410、视频显示器1420或键盘1430。I/O总线1250可以利用多种通信协议中的任何一种来与I/O设备1410、1420和1430通信。
盘驱动控制器1300也可以与芯片组1150电耦接。盘驱动控制器1300可以用作芯片组1150和一个或更多个内部盘驱动器1450之间的通信路径。盘驱动控制器1300和内部盘驱动器1450可以实质地使用任何类型的通信协议来彼此通信或与芯片组1150通信。
尽管以上已经描述了某些实施例，但对于本领域的技术人员将理解的是，描述的实施例仅仅是实例。因此，不应基于所描述的实施例来限定本文中所述的用于将通道初始化的3D半导体装置。确切地说，应当仅根据所附的权利要求并结合以上描述和附图来限定用于本文中所述的用于将通道初始化的3D半导体装置。
通过以上实施例可以看出，本申请提供了以下的技术方案。
技术方案1.一种半导体装置，包括：
多个层叠裸片，其被形成有预定数目个通道；以及
基底裸片，其被配置成将未与所述层叠裸片电耦接的通道初始化。
技术方案2.如技术方案1所述的半导体装置，其中，所述基底裸片将与所述多个层叠裸片分别电耦接的输入通道初始化。
技术方案3.如技术方案1所述的半导体装置，其中，所述多个层叠裸片将分别与所述多个层叠裸片电耦接的输出通道初始化。
技术方案4.一种半导体装置，包括：
基底裸片和至少一个层叠裸片，所述基底裸片和所述至少一个层叠裸片被彼此层叠并且被形成有多个输出通道，
其中，所述至少一个层叠裸片将与所述至少一个层叠裸片电耦接的输出通道初始化，而所述基底裸片将未与所述至少一个层叠裸片电耦接的输出通道初始化。
技术方案5.如技术方案4所述的半导体装置，其中，所述至少一个层叠裸片包括：
输出初始化单元，其响应于加电信号而将与所述至少一个层叠裸片电耦接的输出通道初始化。
技术方案6.如技术方案4所述的半导体装置，其中，所述基底裸片包括：
输出初始化单元，基于所述加电信号和层叠信息而将未与所述至少一个层叠裸片电耦接的输出通道初始化。
技术方案7.一种半导体装置，包括：
基底裸片和第一层叠裸片至第m层叠裸片，所述基底裸片和所述第一层叠裸片至所述第m层叠裸片彼此层叠且形成有第一输入通道至第n输入通道和第一输出通道至第n输出通道，所述第一层叠裸片至所述第m层叠裸片与所述第一输入通道至所述第m输入通道中的至少一个和所述第一输出通道至所述第m输出通道中的至少一个电耦接；
其中，n是大于或等于3的整数，且m是小于n的整数，以及
其中，所述第一层叠裸片至所述第m层叠裸片将所述第一输出通道至所述第m输出通道初始化，而所述基底裸片将第m+1输出通道至第n输出通道初始化。
技术方案8.如技术方案7所述的半导体装置，其中，所述基底裸片包括：
输出初始化控制单元，其与所述第一输出通道至所述第n输出通道电耦接，且被配置成基于加电信号和层叠信息来将所述第m+1输出通道至第n输出通道初始化。
技术方案9.如技术方案8所述的半导体装置，其中，所述基底裸片还包括：
层叠信息发生单元，被配置成根据层叠的层叠裸片的数目来提供所述层叠信息。
技术方案10.如技术方案9所述的半导体装置，其中，所述层叠信息包括第一片段信号至第n片段信号，且将第m+1片段信号至第n片段信号提供至所述输出初始化控制单元。
技术方案11.如技术方案7所述的半导体装置，其中，所述第一层叠裸片至所述第m层叠裸片包括：
输出初始化单元，其响应于所述加电信号而分别将所述第一输出通道至所述第n输出通道初始化。
技术方案12.如技术方案7所述的半导体装置，其中，所述基底裸片包括：
输入初始化单元，其与所述第一输入通道至所述第n输入通道电耦接，且被配置成响应于所述加电信号而将所述第一输入通道至所述第n输入通道初始化。
技术方案13.如技术方案7所述的半导体装置，其中，所述第一层叠裸片至所述第m层叠裸片被配置成将所述第一输出通道至所述第n输出通道中与所述第一层叠裸片至所述第m层叠裸片电耦接的至少一个输出通道初始化。
技术方案14.如技术方案13所述的半导体装置，其中，所述基底裸片被配置成将所述第一输入通道至所述第n输入通道中未与所述第一层叠裸片至所述第m层叠裸片电耦接的至少一个输入通道、和所述第一输出通道至所述第n输出通道中未与所述第一层叠裸片至所述第m层叠裸片电耦接的至少一个输出通道初始化。
技术方案15.如技术方案7所述的半导体装置，其中，所述第一输入通道至所述第n输入通道中未与所述第一层叠裸片至所述第m层叠裸片电耦接的至少一个输入通道被配置成不接收信号。
技术方案16.如技术方案7所述的半导体装置，还包括：
输出初始化控制单元，被配置成将所述第一输出通道至所述第n输出通道中未与所述第一层叠裸片至所述第m层叠裸片电耦接的至少一个输出通道初始化。
技术方案17.如技术方案16所述的半导体装置，其中，所述输出初始化控制单元被配置成响应于层叠信息而将所述第一输出通道至所述第n输出通道中未与所述第一层叠裸片至所述第m层叠裸片电耦接的至少一个输出通道初始化。
技术方案18.如技术方案7所述的半导体装置，还包括：
输入初始化单元，被配置成将所述第一输入通道至所述第n输入通道中未与所述第一层叠裸片至所述第m层叠裸片电耦接的至少一个输入通道初始化。
技术方案19.如技术方案18所述的半导体装置，其中，所述输入初始化单元被配置成响应于加电信号而将所述第一输入通道至所述第n输入通道中未与所述第一层叠裸片至所述第m层叠裸片电耦接的至少一个输入通道驱动至预定的电平。
技术方案20.如技术方案17所述的半导体装置，还包括：
层叠信息发生单元，被配置成将多个片段信号中的一个使能，以将所述第一输出通道至所述第n输出通道中未与要被初始化的所述第一层叠裸片至所述第m层叠裸片电耦接的至少一个输出通道使能。

Claims (13)

1.一种半导体装置，包括：
多个层叠裸片，其被形成有预定数目个通道；以及
基底裸片，其被配置成将未与所述层叠裸片电耦接的通道初始化，
其中，所述基底裸片包括输出初始化控制单元，所述输出初始化控制单元被配置成基于加电信号和层叠信息而将未与所述层叠裸片电耦接的通道初始化。
2.如权利要求1所述的半导体装置，其中，所述基底裸片将与所述多个层叠裸片分别电耦接的输入通道初始化。
3.如权利要求1所述的半导体装置，其中，所述多个层叠裸片将分别与所述多个层叠裸片电耦接的输出通道初始化。
4.一种半导体装置，包括：
基底裸片和至少一个层叠裸片，所述基底裸片和所述至少一个层叠裸片被彼此层叠并且被形成有多个输出通道，
其中，所述至少一个层叠裸片将与所述至少一个层叠裸片电耦接的输出通道初始化，而所述基底裸片将未与所述至少一个层叠裸片电耦接的输出通道初始化，
其中，所述基底裸片包括输出初始化控制单元，所述输出初始化控制单元被配置成基于加电信号和层叠信息而将未与所述至少一个层叠裸片电耦接的输出通道初始化。
5.如权利要求4所述的半导体装置，其中，所述至少一个层叠裸片包括：
输出初始化单元，其响应于所述加电信号而将与所述至少一个层叠裸片电耦接的输出通道初始化。
6.一种半导体装置，包括：
基底裸片和第一层叠裸片至第m层叠裸片，所述基底裸片和所述第一层叠裸片至所述第m层叠裸片彼此层叠且形成有第一输入通道至第n输入通道和第一输出通道至第n输出通道，所述第一层叠裸片至所述第m层叠裸片与所述第一输入通道至所述第m输入通道中的至少一个和所述第一输出通道至所述第m输出通道中的至少一个电耦接；
其中，n是大于或等于3的整数，且m是小于n的整数，以及
其中，所述第一层叠裸片至所述第m层叠裸片将所述第一输出通道至所述第m输出通道初始化，而所述基底裸片将第m+1输出通道至第n输出通道初始化，
其中，所述基底裸片包括输出初始化控制单元，所述输出初始化控制单元与所述第一输出通道至所述第n输出通道电耦接，且被配置成基于加电信号和层叠信息来将所述第m+1输出通道至所述第n输出通道初始化。
7.如权利要求6所述的半导体装置，其中，所述基底裸片还包括：
层叠信息发生单元，被配置成根据层叠的层叠裸片的数目来提供所述层叠信息。
8.如权利要求7所述的半导体装置，其中，所述层叠信息包括第一片段信号至第n片段信号，且将第m+1片段信号至第n片段信号提供至所述输出初始化控制单元。
9.如权利要求6所述的半导体装置，其中，所述第一层叠裸片至所述第m层叠裸片包括：
输出初始化单元，其响应于所述加电信号而分别将所述第一输出通道至所述第n输出通道初始化。
10.如权利要求6所述的半导体装置，其中，所述基底裸片包括：
输入初始化单元，其与所述第一输入通道至所述第n输入通道电耦接，且被配置成响应于所述加电信号而将所述第一输入通道至所述第n输入通道初始化。
11.如权利要求6所述的半导体装置，其中，所述第一层叠裸片至所述第m层叠裸片被配置成将所述第一输出通道至所述第n输出通道中与所述第一层叠裸片至所述第m层叠裸片电耦接的至少一个输出通道初始化。
12.如权利要求11所述的半导体装置，其中，所述基底裸片被配置成将所述第一输入通道至所述第n输入通道中未与所述第一层叠裸片至所述第m层叠裸片电耦接的至少一个输入通道、和所述第一输出通道至所述第n输出通道中未与所述第一层叠裸片至所述第m层叠裸片电耦接的至少一个输出通道初始化。
13.如权利要求6所述的半导体装置，其中，所述第一输入通道至所述第n输入通道中未与所述第一层叠裸片至所述第m层叠裸片电耦接的至少一个输入通道被配置成不接收信号。
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