CN107799492B - 半导体装置及包括其的半导体系统 - Google Patents

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    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors

Abstract

一种半导体装置可以包括封装衬底和多个半导体芯片。其中，封装衬底和半导体芯片可以基于半导体装置的负载值来配置。

Description

半导体装置及包括其的半导体系统
相关申请的交叉引用
本申请要求2016年9月5日在韩国知识产权局提交的申请号为10-2016-0113798的韩国申请的优先权，其通过引用整体合并于此。
技术领域
各种实施例总体而言可以涉及一种半导体技术，更具体地，涉及一种半导体装置及包括其的系统。
背景技术
随着半导体装置的容量和集成度的增加，正在开发各种类型的层叠半导体装置。在层叠半导体装置中，多个芯片可以通过导线或通过电极电耦接，并且可以被封装进单个封装体。半导体装置可以通过经由焊盘与外部设备耦接来操作。在配置半导体装置的芯片的数量小的情况下，那么要与焊盘耦接的负载不被认为是大的，并且可以相对平稳地执行在外部设备与半导体装置之间的通信。然而，随着配置半导体装置的芯片的数量增加并且要与焊盘耦接的负载增加，可以导致不能执行精确通信的问题。
发明内容
在实施例中，可以提供一种半导体装置。半导体装置可以包括封装衬底和多个半导体芯片。其中，封装衬底和半导体芯片可以基于半导体装置的负载值来配置。
附图说明
图1是图示根据实施例的半导体装置的配置的示例的代表的示图。
图2是图示根据实施例的半导体装置的配置的示例的代表的示图。
图3是图示根据实施例的半导体装置的配置的示例的代表的示图。
图4是图示根据实施例的半导体装置的配置的示例的代表的示图。
图5是图示根据实施例的半导体装置的配置的示例的代表的示图。
图6是图示根据实施例的半导体装置的配置的示例的代表的示图。
图7是图示根据实施例的半导体系统的配置的示例的代表的示图。
具体实施方式
在下文中，下面将参照附图通过实施例的各种示例来描述半导体装置及包括其的半导体系统。
图1是图示根据实施例的半导体装置100的配置的示例的代表的示图。图1是概念地图示本实施例的配置的平面图。参考图1，半导体装置100可以包括封装衬底110和第一半导体芯片120。封装衬底110可以包括第一封装球111、第一衬底焊盘112以及第二衬底焊盘113。第一封装球111可以与外部设备(未示出)耦接。第一衬底焊盘112可以与第一封装球111耦接。第一衬底焊盘112可以通过电耦接方式(诸如，例如但不限于金属线M)与第一封装球111耦接。
第一半导体芯片120可以包括第一主焊盘121、第一辅助焊盘122以及第一缓冲器123。第一主焊盘121可以与第一衬底焊盘112耦接。第一主焊盘121可以与第一衬底焊盘112丝焊。第一辅助焊盘122可以与第二衬底焊盘113丝焊。在本详细描述中，“耦接”可以用作其可以包括使用焊线、穿通电极、穿通硅通孔等的所有电耦接关系的术语，并且可以用作其不仅包括两个组件直接耦接的情况还包括两个组件通过另一个组件或其它组件间接耦接的情况的术语。“丝焊”(wire bonding)可以用作意味着两个组件通过使用焊线直接耦接的情况的术语。第一缓冲器123可以耦接在第一主焊盘121和第一辅助焊盘122之间。第一缓冲器123的输出信号可以被提供给第一半导体芯片120的内部电路。
半导体装置100还可以包括第二半导体芯片130。第二半导体芯片130可以层叠在第一半导体芯片120上。第二半导体芯片130可以包括第二辅助焊盘132。第二辅助焊盘132可以与第二衬底焊盘113耦接。第二辅助焊盘132可以与第二衬底焊盘113丝焊。
第一封装球111可以通过第一衬底焊盘112与第一半导体芯片120的第一主焊盘121耦接，并且可以与第二衬底焊盘113、第一辅助焊盘122以及第二辅助焊盘132不直接耦接或者可以间接耦接。因此，第一封装球111和第一衬底焊盘112可以仅预期第一主焊盘121与第一缓冲器123的负载，而与第一封装球111耦接的外部设备可以仅预期对于第一半导体芯片120的负载。如果信号通过第一封装球111来接收，则第一主焊盘121可以从第一衬底焊盘112接收信号，并且第一缓冲器123可以缓冲并输出信号。由于第一缓冲器123的输出与第一辅助焊盘122耦接且第一辅助焊盘122与第二衬底焊盘113和第二辅助焊盘132耦接，所以由第一缓冲器123缓冲的信号可以被传输到第一半导体芯片120和第二半导体芯片130两者。相反，从第一半导体芯片120和第二半导体芯片130中的任意一个的内部电路输出的信号可以通过第二衬底焊盘113和第一辅助焊盘122而被输入到第一缓冲器123。从第一半导体芯片120的内部电路输出的信号可以通过第一辅助焊盘122而被输入到第一缓冲器123，而从第二半导体芯片130的内部电路输出的信号可以顺序地通过第二辅助焊盘132、第二衬底焊盘113以及第一辅助焊盘122而被输入到第一缓冲器123。第一缓冲器123可以缓冲信号，并且通过第一衬底焊盘112和第一封装球111将缓冲的信号输出到外部设备。通过第一封装球111接收或输出的信号可以是双向传输信号。例如，双向传输信号可以是数据或数据选通信号。第一缓冲器123可以是双向信号传输电路。
第二半导体芯片130还可以包括第二主焊盘131和第二缓冲器133。第二半导体芯片130可以在与第一半导体芯片120基本相同的晶片上加工和制造，并且可以具有与第一半导体芯片120基本相同的配置。第二主焊盘131可以与第二缓冲器133耦接。虽然第二主焊盘131可以通过第二缓冲器133与第二辅助焊盘132耦接，但是第二主焊盘131可以不与第一衬底焊盘112直接耦接。第二主焊盘131可以不与第一衬底焊盘112丝焊。
参考图1，封装衬底110还可以包括第二封装球114、第三衬底焊盘115以及第四衬底焊盘116。第二封装球114可以接收单向传输信号，并且该单向传输信号可以是例如，命令信号和/或地址信号。第三衬底焊盘115可以通过电耦接方式(诸如例如但不限于金属线M)与第二封装球114耦接。
第一半导体芯片120还可以包括第三主焊盘124、第三辅助焊盘125以及第三缓冲器126。第三主焊盘124可以与第三衬底焊盘115丝焊。第三辅助焊盘125可以与第四衬底焊盘116丝焊。第三缓冲器126可以耦接在第三主焊盘124和第三辅助焊盘125之间。第三缓冲器126可以将通过第三主焊盘124接收的信号提供给第三辅助焊盘125和第四衬底焊盘116。
第二半导体芯片130还可以包括第四主焊盘134、第四辅助焊盘135以及第四缓冲器136。第四辅助焊盘135可以与第四衬底焊盘116丝焊。因此，第二半导体芯片130可以通过第一半导体芯片120的第三缓冲器126和第三辅助焊盘125以及第四衬底焊盘116来接收通过第二封装球114接收到的信号。第四缓冲器136可以将第四主焊盘134与第四辅助焊盘135耦接。第四主焊盘134可以不与第三衬底焊盘115丝焊。
半导体装置100还可以包括层叠在封装衬底110以及第一半导体芯片120和第二半导体芯片130上的多个半导体芯片。多个半导体芯片可以包括与第二半导体芯片130相同的配置，并且可以具有与第二半导体芯片130中的组件的电耦接关系相同的电耦接关系。根据本实施例的半导体装置100允许外部设备仅预期通过封装球111和114的第一半导体芯片120的主焊盘121和124与缓冲器123和126的负载，而不预期其它半导体芯片的负载。因此，即使外部设备与其中层叠多个半导体芯片的半导体装置耦接，也可以减少负载，就像外部设备与包括一个半导体芯片的半导体装置耦接一样。
从外部设备接收到的信号可以由第一缓冲器123缓冲，并且缓冲的信号可以通过第二衬底焊盘113和辅助焊盘122和132而被传输到相应的半导体芯片。相反，从每个半导体芯片输出的信号可以通过辅助焊盘122和132以及第二衬底焊盘113而被提供给第一缓冲器123，并且可以通过第一缓冲器123、第一衬底焊盘112和第一封装球111而被输出到外部设备。
图2是图示根据实施例的半导体装置200的配置的示例的代表的示图。参考图2，半导体装置200可以包括封装衬底210和多个半导体芯片。参考图2，它图示了在没有限制意义的情况下，第一半导体芯片到第四半导体芯片220、230、240和250层叠。然而，应当注意，半导体装置200可以包括更多数量的半导体芯片。封装衬底210可以包括封装球211、第一衬底焊盘212以及第二衬底焊盘213。第一衬底焊盘212可以与封装球211耦接，并且封装球211可以与外部设备(未示出)耦接。第一半导体芯片220可以包括第一主焊盘221、第一辅助焊盘222、第一缓冲器223以及第二缓冲器224。第一主焊盘221可以与第一衬底焊盘212丝焊。第一辅助焊盘222可以与第二衬底焊盘213丝焊。第一缓冲器223可以耦接在第一主焊盘221和第一辅助焊盘222之间。第二缓冲器224可以与第一辅助焊盘222和第一缓冲器223耦接。第二缓冲器224也可以与第一半导体芯片220的内部电路INT耦接。
第二半导体芯片230可以包括第二主焊盘231、第二辅助焊盘232、第三缓冲器233以及第四缓冲器234。为了实现本实施例，第二半导体芯片230包括第二辅助焊盘232和第四缓冲器234是足够的。由于第一半导体芯片到第四半导体芯片220、230、240和250可以通过相同的工艺来加工和制造并且具有相同的配置，因此示出了第二半导体芯片230同时包括第二主焊盘231和第三缓冲器233的配置。第二主焊盘231可以不与第一衬底焊盘212直接耦接。即，第二主焊盘231可以不与第一衬底焊盘212丝焊。第二辅助焊盘232可以与第二衬底焊盘213丝焊。第三缓冲器233可以耦接在第二主焊盘231和第二辅助焊盘232之间。第四缓冲器234可以与第二辅助焊盘232和第三缓冲器233耦接。第四缓冲器234也可以与第二半导体芯片230的内部电路INT耦接。
第三半导体芯片240可以包括第三主焊盘241、第三辅助焊盘242、第五缓冲器243以及第六缓冲器244。为了实现本实施例，第三半导体芯片240包括第三辅助焊盘242和第六缓冲器244是足够的。由于第一半导体芯片到第四半导体芯片220、230、240和250可以通过相同的工艺来加工和制造并且具有相同的配置，因此示出了第三半导体芯片240同时包括第三主焊盘241和第五缓冲器243的配置。第三主焊盘241可以不与第一衬底焊盘212直接耦接。即，第三主焊盘241可以不与第一衬底焊盘212丝焊。第三辅助焊盘242可以与第二衬底焊盘213丝焊。第五缓冲器243可以耦接在第三主焊盘241和第三辅助焊盘242之间。第六缓冲器244可以与第三辅助焊盘242和第五缓冲器243耦接。第六缓冲器244也可以与第三半导体芯片240的内部电路INT耦接。
第四半导体芯片250可以包括第四主焊盘251、第四辅助焊盘252、第七缓冲器253以及第八缓冲器254。为了实现本实施例，第四半导体芯片250包括第四辅助焊盘252和第八缓冲器254是足够的。由于第一半导体芯片到第四半导体芯片220、230、240和250可以通过相同的工艺来加工和制造并且具有相同的配置，因此示出了第四半导体芯片250同时包括第四主焊盘251和第七缓冲器253的配置。第四主焊盘251可以不与第一衬底焊盘212直接耦接。即，第四主焊盘251可以不与第一衬底焊盘212丝焊。第四辅助焊盘252可以与第二衬底焊盘213丝焊。第七缓冲器253可以耦接在第四主焊盘251和第四辅助焊盘252之间。第八缓冲器254可以与第四辅助焊盘252和第七缓冲器253耦接。第八缓冲器254也可以与第四半导体芯片250的内部电路INT耦接。
在封装球211接收并输出双向传输信号的情况下，第一缓冲器到第八缓冲器223、224、233、234、243、244、253和254可以是双向传输电路。例如，第一缓冲器到第八缓冲器223、224、233、234、243、244、253和254可以包括发射器和接收器。在封装球211接收到单向传输信号的情况下，第一缓冲器到第八缓冲器223、224、233、234、243、244、253和254可以是单向传输电路。例如，第一缓冲器到第八缓冲器223、224、233、234、243、244、253和254可以仅包括接收器。
下面将描述在半导体装置200接收并输出双向传输信号的情况下的操作。半导体装置200可以通过封装球211从外部设备接收信号。信号可以通过第一衬底焊盘212和第一主焊盘221而被输入到第一缓冲器223，并且第一缓冲器223可以缓冲信号并且将缓冲的信号输出到第二缓冲器224和第一辅助焊盘222。第二缓冲器224可以缓冲从第一缓冲器223输出的信号，并且将缓冲的信号提供给第一半导体芯片220的内部电路INT。另外，从第一缓冲器223输出的信号可以通过第一辅助焊盘222、第二衬底焊盘213以及第二辅助焊盘到第四辅助焊盘232、242和252而被提供给第四缓冲器234、第六缓冲器244和第八缓冲器254。第四缓冲器234可以缓冲通过第二衬底焊盘213和第二辅助焊盘232从第一缓冲器223输出的信号，并且将缓冲的信号提供给第二半导体芯片230的内部电路INT。第六缓冲器244可以缓冲通过第二衬底焊盘213和第三辅助焊盘242从第一缓冲器223输出的信号，并且将缓冲的信号提供给第三半导体芯片240的内部电路INT。第八缓冲器254可以缓冲通过第二衬底焊盘213和第四辅助焊盘252从第一缓冲器223输出的信号，并且将缓冲的信号提供给第四半导体芯片250的内部电路INT。
第一缓冲器223可以缓冲从外部设备接收的信号，并且将缓冲的信号传输到第一半导体芯片到第四半导体芯片220、230、240和250。因此，在半导体装置200和外部设备之间的信号传输和/或信号接收可以通过第一衬底焊盘212、第一主焊盘221以及第一缓冲器223来执行，而在半导体装置200中的信号传输和/或信号接收可以通过第二衬底焊盘213和相应的辅助焊盘222、232、242和252来执行。由于半导体装置200仅通过第一主焊盘221和第一缓冲器223与外部设备直接耦接，所以即使包括在半导体装置200中的半导体芯片的数量增加，外部设备对于半导体装置200预期的负载也可以保持为恒定值。
从第一半导体芯片220的内部电路INT输出的信号可以由第二缓冲器224缓冲，并且缓冲的信号可以被输出到第一缓冲器223。第一缓冲器223可以缓冲从第二缓冲器224接收的信号，并且通过第一主焊盘221将缓冲的信号输出到第一衬底焊盘212和封装球211。从第二半导体芯片到第四半导体芯片230、240和250的内部电路INT输出的信号可以由第四缓冲器234、第六缓冲器244以及第八缓冲器254来缓冲，并且缓冲的信号可以分别通过第二辅助焊盘232、第三辅助焊盘242以及第四辅助焊盘252而被传输到第二衬底焊盘213。传输到第二衬底焊盘213的信号可以通过第一辅助焊盘222而被输入到第一缓冲器223。第一缓冲器223可以缓冲通过第一辅助焊盘222接收到的信号，并且缓冲的信号可以通过第一主焊盘221而被输出到第一衬底焊盘212和封装球211。因此，从第一半导体芯片到第四半导体芯片220、230、240和250的内部电路INT输出的信号可以由第一缓冲器223来缓冲，并且可以顺序通过第一主焊盘221、第一衬底焊盘212和封装球211而被输出到外部设备。
图3是图示根据实施例的半导体装置300的配置的示例的代表的示图。参考图3，半导体装置300可以包括图2所示的半导体装置200的全部组件。参考图3，将省略与图2所示的半导体装置200的组件重复的组件的描述，并且对添加的组件进行描述。参考图3，与图2所示的半导体装置200的组件相同或相似的组件由相似的附图标记表示。参考图3，第一半导体芯片到第四半导体芯片320、330、340和350可以分别包括芯片信息发生器325、335、345和355以及开关326、336、346和356。芯片信息发生器325、335、345和355可以产生并储存不同的芯片ID信号CID<0>、CID<1>、CID<2>和CID<3>。例如，芯片信息发生器325、335、345和355可以通过与多个电源电压焊盘耦接而产生不同的芯片ID信号。例如，当半导体装置300包括4个半导体芯片320、330、340和350时，相应的芯片信息发生器325、335、345和355可以以不同的耦接模式与2个电源电压焊盘(未示出)耦接。第一半导体芯片320的芯片信息发生器325可以与低压焊盘丝焊，并且将代码0,0储存为第一半导体芯片320的芯片ID信号CID<0>。第二半导体芯片330的芯片信息发生器335可以与一个低压焊盘和一个高压焊盘丝焊，并且将代码0,1储存为第二半导体芯片330的芯片ID信号CID<1>。第三半导体芯片340的芯片信息发生器345可以与一个高压焊盘和一个低压焊盘丝焊，并且将代码1,0储存为第三半导体芯片340的芯片ID信号CID<2>。第四半导体芯片350的芯片信息发生器355可以与高压焊盘丝焊，并且将代码1,1储存为第四半导体芯片350的芯片ID信号CID<3>。
开关326可以基于从芯片信息发生器325产生的第一半导体芯片320的芯片ID信号CID<0>来选择性地将第一缓冲器323与第二缓冲器324耦接。开关336可以基于从芯片信息发生器335产生的第二半导体芯片330的芯片ID信号CID<1>来选择性地将第三缓冲器333与第四缓冲器334耦接。开关346可以基于从芯片信息发生器345产生的第三半导体芯片340的芯片ID信号CID<2>来选择性地将第五缓冲器343与第六缓冲器344耦接。开关356可以基于从芯片信息发生器355产生的第四半导体芯片350的芯片ID信号CID<3>来选择性地将第七缓冲器353与第八缓冲器354耦接。在本实施例中，与第一衬底焊盘312耦接的第一半导体芯片320的开关326可以导通，而不与第一衬底焊盘312直接耦接的第二半导体芯片到第四半导体芯片330、340和350的开关336、346和356可以断开。例如，开关326、336、346和356可以仅通过与半导体芯片(与第一衬底焊盘312直接耦接)相关联的芯片ID信号来导通。例如，所有开关326、336、346和356可以仅响应于代码0,0而导通。因此，第一半导体芯片320的开关326可以导通，并且从第一缓冲器323输出的信号可以通过第二衬底焊盘313而被传输到第二半导体芯片到第四半导体芯片330、340和350。第二半导体芯片到第四半导体芯片330、340和350的所有开关336、346和356可以断开，从而将第三缓冲器333和第四缓冲器334彼此阻断、将第五缓冲器343和第六缓冲器344彼此阻断以及将第七缓冲器353和第八缓冲器354彼此阻断。因此，可以另外减少不必要的负载，该不必要的负载由于第三缓冲器333、第五缓冲器343以及第七缓冲器353与第二衬底焊盘313耦接而可能被添加。
图4是图示根据实施例的半导体装置400的配置的示例的代表的示图。参考图4，半导体装置400可以包括封装衬底410和第一半导体芯片420。参考图4，与图2相似的附图标记可以表示与图2所示的半导体装置200的组件相同或相似的组件，此处将省略重复的描述。封装衬底410可以包括封装球411、第一衬底焊盘412以及第二衬底焊盘413。第一半导体芯片420可以层叠在封装衬底410上。第一半导体芯片420可以包括主焊盘421、辅助焊盘422、第一缓冲器423以及第二缓冲器424。主焊盘421可以与第一衬底焊盘412丝焊，而辅助焊盘422可以与第二衬底焊盘413丝焊。第一缓冲器423可以耦接在主焊盘421和第二缓冲器424之间。第二缓冲器424可以与第一缓冲器423和辅助焊盘422耦接，并且还可以与第一半导体芯片420的内部电路INT耦接。
半导体装置400还可以包括顺序层叠在第一半导体芯片420上的多个半导体芯片。多个半导体芯片可以包括与第一半导体芯片420基本相同的组件。第一半导体芯片420和多个半导体芯片可以被分类为预定数量的组。例如，组的数量可以是n(n是等于或大于2的整数)。在本实施例中，每组的至少一个半导体芯片的主焊盘与第一衬底焊盘412丝焊，每组的至少一个半导体芯片的辅助焊盘与第二衬底焊盘413丝焊，并且每组的半导体芯片的辅助焊盘可以彼此丝焊。每组的剩余半导体芯片的主焊盘可以不与第一衬底焊盘412丝焊。每组的剩余半导体芯片的辅助焊盘可以不与第二衬底焊盘413丝焊。
参考图4，半导体装置400还可以包括第二半导体芯片到第四半导体芯片430、440和450。第一半导体芯片420和第二半导体芯片430可以被分类为第一组，而第三导体芯片440和第四半导体芯片450可以被分类为第二组。在第一组中，第一半导体芯片420的主焊盘421可以与第一衬底焊盘412丝焊，而第一半导体芯片420的辅助焊盘422可以与第二衬底焊盘413丝焊。第二半导体芯片430的主焊盘431可以不与第一衬底焊盘412和第一半导体芯片420的主焊盘421丝焊，而第二半导体芯片430的辅助焊盘432可以与第一半导体芯片420的辅助焊盘422丝焊。在第二组中，第三半导体芯片440的主焊盘441可以与第一衬底焊盘412丝焊，而第三半导体芯片440的辅助焊盘442可以不与第二衬底焊盘413丝焊。第四半导体芯片450的主焊盘451可以不与第一衬底焊盘412和第三半导体芯片440的主焊盘441丝焊，而第四半导体芯片450的辅助焊盘452可以与第三半导体芯片440的辅助焊盘442丝焊。
第一半导体芯片420的主焊盘421和第三半导体芯片440的主焊盘441可以分别与第一衬底焊盘412丝焊，并且通过封装球411接收从外部设备(未示出)传输来的信号。第一半导体芯片420的缓冲器423可以缓冲通过主焊盘421接收到的信号，并且将缓冲的信号提供给辅助焊盘422，使得该信号不仅可以被提供给第一半导体芯片420，还可以被提供给第二半导体芯片430。第三半导体芯片440的缓冲器443可以缓冲通过主焊盘441接收到的信号，并且将缓冲的信号提供给辅助焊盘442，使得该信号不仅可以被提供给第三半导体芯片440，还可以被提供给第四半导体芯片450。在本实施例中，外部设备对于半导体装置400预期的负载可以是与2个半导体芯片(即，第一半导体芯片420和第三半导体芯片440)相对应的负载。然而，当与图2和图3的半导体装置200和300的情况相比时，第一半导体芯片420的缓冲器423和辅助焊盘422预期的负载可以减少到一半。因此，当设计第一半导体芯片420的缓冲器423时可以不存在限制，并且可以在半导体装置400中精确地实现信号传输。
图5是图示根据实施例的半导体装置500的配置的示例的代表的示图。参考图5，半导体装置500可以包括与图2所示的半导体装置200相同的组件，并且可以具有其中多个半导体芯片不是通过丝焊而是通过电极(诸如穿通硅通孔)耦接的配置。参考图5，半导体设备500可以包括基础芯片510和多个层叠的半导体芯片520、530、540和550。基础芯片510可以是中介层或封装衬底。基础芯片510可以对应于图2所示的封装衬底210。第一层叠半导体芯片到第四层叠半导体芯片520、530、540和550可以分别对应于图2所示的第一半导体芯片到第四半导体芯片220、230、240和250。基础芯片510可以通过封装球511(诸如凸球)与外部设备耦接，并且可以通过封装球511与外部设备通信。基础芯片510可以包括第一衬底焊盘512和第二衬底焊盘513。第一衬底焊盘512可以与封装球511耦接，并且从外部设备接收信号或将信号输出到外部设备。第二衬底焊盘513可以不与封装球耦接，并且可以不与外部设备耦接。
第一半导体芯片到第四半导体芯片520、530、540和550可以顺序层叠在基础芯片510上。微凸块MB可以设置在第一半导体芯片到第四半导体芯片520、530、540和550之间，以允许第一半导体芯片到第四半导体芯片520、530、540和550彼此层叠，并且允许层叠的第一半导体芯片到第四半导体芯片520、530、540和550彼此电耦接。第一半导体芯片520可以包括第一主焊盘521、第一辅助焊盘522、第一缓冲器523以及第二缓冲器524。第二半导体芯片530可以包括第二主焊盘531、第二辅助焊盘532、第三缓冲器533以及第四缓冲器534。第三半导体芯片540可以包括第三主焊盘541、第三辅助焊盘542、第五缓冲器543以及第六缓冲器544。第四半导体芯片550可以包括第四主焊盘551、第四辅助焊盘552、第七缓冲器553以及第八缓冲器554。第一主焊盘521可以通过形成在基础芯片510中的穿通电极TE1与第一衬底焊盘512耦接。第二主焊盘到第四主焊盘531、541和551可以不与穿通电极耦接。第一辅助焊盘522可以不与第一衬底焊盘512直接耦接。第一辅助焊盘522可以通过形成在基础芯片510中的另一个穿通电极TE2与第二衬底焊盘513耦接。第二辅助焊盘到第四辅助焊盘532、542和552可以分别通过形成在第一半导体芯片到第三半导体芯片520、530和540中的穿通电极TE3、TE4和TE5与第一辅助焊盘522和第二衬底焊盘513耦接。
第一缓冲器523可以与第一主焊盘521和第一辅助焊盘522耦接，并且也可以与形成在第一半导体芯片520中的穿通电极TE3和第二缓冲器524耦接。第二缓冲器524可以与第一辅助焊盘522和穿通电极TE3耦接，并且也可以与第一半导体芯片520的内部电路INT耦接。第三缓冲器533可以与第二主焊盘531和第二辅助焊盘532耦接，并且也可以与形成在第二半导体芯片530中的穿通电极TE4和第四缓冲器534耦接。第四缓冲器534可以与第二辅助焊盘532和穿通电极TE4耦接，并且也可以与第二半导体芯片530的内部电路INT耦接。第五缓冲器543可以与第三主焊盘541和第三辅助焊盘542耦接，并且也可以与形成在第三半导体芯片540中的穿通电极TE5和第六缓冲器544耦接。第六缓冲器544可以与第三辅助焊盘542和穿通电极TE5耦接，并且也可以与第三半导体芯片540的内部电路INT耦接。第七缓冲器553可以与第四主焊盘551和第四辅助焊盘552耦接，并且也可以与形成在第四半导体芯片550中的穿通电极TE6和第八缓冲器554耦接。第八缓冲器554可以与第四辅助焊盘552和穿通电极TE6耦接，并且也可以与第四半导体芯片550的内部电路INT耦接。
参见图5，代替第一半导体装置到第四半导体装置100、200、300和400通过丝焊的电耦接，半导体装置500可以通过穿通电极电耦接。第一半导体芯片520的第一主焊盘521可以通过穿通电极TE1与第一衬底焊盘512和封装球511耦接，但是第二半导体芯片到第四半导体芯片530、540和550的第二主焊盘到第四主焊盘531、541和551可以不与第一主焊盘521和第一衬底焊盘512直接耦接。因此，可以有效地降低与封装球511耦接的外部设备对于半导体装置500预期的负载。
图6是图示根据实施例的半导体装置600的配置的示例的代表的示图。参考图6，虽然半导体装置600具有与图5的半导体装置500基本相同的结构，但是在基础芯片的结构方面可以存在差异。在图1到图4所示的半导体装置100、200、300和400中，焊盘可以通过丝焊来耦接。因此，为了便于封装，各个辅助焊盘可以与设置在封装衬底中的衬底焊盘丝焊。然而，在使用穿通电极的封装体中，各个辅助焊盘不需要与衬底焊盘耦接。在使用丝焊的半导体装置中，由于衬底焊盘设置在封装衬底的内部，因此即使在形成多个衬底焊盘时，封装体的面积也不会增加。相反，在使用穿通电极的半导体装置中，由于与封装球耦接的衬底焊盘设置在封装衬底的外部并且与衬底焊盘耦接的封装球的尺寸足够大，因此封装衬底和封装体的面积可以增加。因此，参考图6，与图5的半导体装置500不同，半导体装置600的基础芯片610可以不包括第二衬底焊盘513和穿通电极TE2。
图7是图示根据实施例的半导体系统7的配置的示例的代表的示图。参考图7，半导体系统7可以包括主机71和存储器模块72。主机71可以是能够控制存储器模块72的主设备，并且存储器模块72可以是执行由主机71控制的各种操作的从设备。主机71可以提供各种信号(诸如请求、命令、地址信号以及数据)以控制存储器模块72。主机71可以包括中央处理单元(CPU)、图形处理单元GPU)、多媒体处理器(MMP)或数字信号处理器(DSP)。主机71可以通过组合具有各种功能的处理器芯片(诸如应用处理器(AP))以片上系统的形式来实现。主机71可以是存储器控制器。
存储器模块72可以包括多个存储装置700。每个存储装置700可以包括易失性存储器和非易失性存储器。易失性存储器可以包括SRAM(静态RAM)、DRAM(动态RAM)或SDRAM(同步DRAM)，而非易失性存储器可以包括ROM(只读存储器)、PROM(可编程ROM)、EEPROM(电可擦除可编程ROM)、EPROM(电可编程ROM)、快闪存储器、PRAM(相变RAM)、MRAM(磁性RAM)、RRAM(电阻式RAM)或FRAM(铁电式RAM)。具体地，每个存储装置700可以是其中层叠多个芯片的层叠型存储装置。图1到图6所示的各个半导体装置100、200、300、400、500和600可以应用为存储装置700。
存储器模块72还可以包括寄存器时钟驱动器(RCD)710和多个数据缓冲器(DB)720。由于存储器模块72包括寄存器时钟驱动器710和数据缓冲器720，因此存储器模块72可以是负载减少的双列直插存储器模块(LRDIMM)。然而，存储器模块72的类型没有特别限制，并且本公开的精神甚至可以以相同或相似的方式应用于存储器模块，诸如无缓冲DIMM(UDIMM)、寄存式DIMM(RDIMM)以及小外形DIMM(SODIMM)。此外，本公开的精神甚至可以以相同或相似的方式应用于任何DIMM，该DIMM采用能够执行主机或控制器的功能的高级存储器缓冲器(AMB)。寄存器时钟驱动器710可以缓冲从主机71接收的命令和地址信号C/A，并且可以将命令和地址信号C/A提供给多个存储装置700。此外，虽然未示出，但是寄存器时钟驱动器710可以缓冲从主机71接收的时钟信号，并且可以将时钟信号提供给多个存储装置700。数据缓冲器720可以缓冲从主机71接收的数据DQ，并且可以将数据DQ提供给多个存储装置700。寄存器时钟驱动器710可以是单向信号传输电路，并且数据缓冲器720可以是双向信号传输电路。
寄存器时钟驱动器710可以分别与多个存储装置700耦接。例如，在图7中，当存储器模块72包括8个存储装置700并且每个存储装置700是其中层叠4个存储器芯片的层叠型存储装置时，寄存器时钟驱动器710可以预期与全部32个存储器芯片相对应的负载。然而，在图1到图3、图5和图6的半导体装置100、200、300、500和600的配置被应用于存储装置700的情况下，寄存器时钟驱动器710可以仅预期与8个存储器芯片相对应的负载。在图4的半导体装置400的配置被应用于存储装置700的情况下，寄存器时钟驱动器710可以仅预期与16个存储器芯片相对应的负载。因此，命令和地址信号C/A可以从寄存器时钟驱动器710被精确传输到存储装置700。类似地，数据缓冲器720可以与相应的存储装置700耦接。例如，每个数据缓冲器720可以与2个存储装置700耦接。每个数据缓冲器720可以预期与全部8个存储器芯片相对应的负载。然而，在图1到图3、图5和图6的半导体装置100、200、300、500和600的配置被应用于存储装置700的情况下，每个数据缓冲器720可以仅预期与2个存储器芯片相对应的负载。在图4的半导体装置400的配置被应用于存储装置700的情况下，每个数据缓冲器720可以仅预期与4个存储器芯片相对应的负载。因此，可以在数据缓冲器720和存储装置700之间精确地传输和接收数据。
虽然上面已经描述了各种实施例，但是本领域技术人员将理解，所描述的实施例仅是示例。因此，本文中描述的半导体装置及包括其的半导体系统不应该基于所描述的实施例而受限制。

Claims (11)

1.一种半导体装置，包括：
封装衬底；以及
第一半导体芯片和第二半导体芯片，所述第一半导体芯片和第二半导体芯片与封装衬底层叠，
其中，封装衬底包括：
第一衬底焊盘，其与封装球耦接；以及
第二衬底焊盘，
其中，第一半导体芯片包括：
第一主焊盘，其与第一衬底焊盘耦接；
第一辅助焊盘，其与第二衬底焊盘耦接；
第一缓冲器，其与第一主焊盘耦接；以及
第二缓冲器，其与第一缓冲器和第一辅助焊盘耦接，以及
其中，第二半导体芯片包括：
第二辅助焊盘，其与第二衬底焊盘耦接，以及
其中，所述半导体装置还包括：
多个半导体芯片，其与封装衬底之上的所述第一半导体芯片和所述第二半导体芯片层叠，
其中，所述多个半导体芯片中的每个包括辅助焊盘，
其中，所述多个半导体芯片中的每个的辅助焊盘与所述第二衬底焊盘丝焊，使得所述多个半导体芯片通过所述辅助焊盘和所述第二衬底焊盘而彼此间接耦接，以及
其中，在所述半导体装置中的信号传输和/或信号接收能通过所述第二衬底焊盘和相应的辅助焊盘来执行，并且所述半导体装置仅通过所述第一主焊盘和所述第一缓冲器与外部设备直接耦接。
2.根据权利要求1所述的半导体装置，
其中，通过第一衬底焊盘来执行从半导体芯片到半导体芯片的外部的信号的传输，以及
其中，通过第一衬底焊盘来执行从半导体芯片外部接收的信号的接收。
3.根据权利要求1所述的半导体装置，其中，第一主焊盘与第一衬底焊盘丝焊，第一辅助焊盘与第二衬底焊盘丝焊，并且第一主焊盘与第一辅助焊盘间接耦接。
4.根据权利要求1所述的半导体装置，其中，第二缓冲器缓冲从第一缓冲器输出的信号以及将缓冲的信号提供给第一半导体芯片的内部电路，或者缓冲从内部电路输出的信号以及将缓冲的信号提供给第一缓冲器。
5.根据权利要求1所述的半导体装置，其中，第二辅助焊盘与第二衬底焊盘丝焊。
6.根据权利要求1所述的半导体装置，
其中，第二半导体芯片还包括第二主焊盘，并且所述多个半导体芯片中的每个还包括主焊盘，以及
其中，第二主焊盘和所述多个半导体芯片中的主焊盘不与第一衬底焊盘丝焊。
7.根据权利要求6所述的半导体装置，还包括：
多个半导体芯片，其与封装衬底之上的第一半导体芯片和第二半导体芯片层叠，
其中，所述多个半导体芯片中的每个包括辅助焊盘，以及
其中，所述多个半导体芯片中的每个的辅助焊盘与第二衬底焊盘丝焊。
8.根据权利要求1所述的半导体装置，
其中，第二半导体芯片还包括：
第二主焊盘；
第三缓冲器，其与第二主焊盘耦接；以及
第四缓冲器，其与第三缓冲器和第二辅助焊盘耦接，以及
其中，第二主焊盘不与第一衬底焊盘丝焊。
9.一种半导体装置，包括：
封装衬底；以及
第一半导体芯片，其层叠在封装衬底之上，
其中，封装衬底包括：
第一衬底焊盘，其与封装球耦接，以及
其中，第一半导体芯片包括：
第一主焊盘，其与第一衬底焊盘耦接；
第一辅助焊盘；以及
第一缓冲器，其被配置为将第一主焊盘与第一辅助焊盘耦接，以及
其中，所述半导体装置还包括与第一半导体芯片层叠的多个半导体芯片，
其中，所述多个半导体芯片中的每个包括主焊盘和辅助焊盘，以及
其中，所述多个半导体芯片中的各个辅助焊盘通过穿通电极彼此耦接，而所述多个半导体芯片的主焊盘与第一主焊盘和第一衬底焊盘间接耦接，以及
其中，在所述半导体装置中的信号传输和/或信号接收能通过所述第一衬底焊盘和相应的辅助焊盘来执行，并且所述半导体装置仅通过所述第一主焊盘和所述第一缓冲器与外部设备直接耦接。
10.一种半导体装置，包括：
封装衬底；以及
第一半导体芯片，其层叠在封装衬底之上，
其中，封装衬底包括：
第一衬底焊盘，其与封装球耦接，以及
其中，第一半导体芯片包括：
第一主焊盘，其与第一衬底焊盘耦接；
第一辅助焊盘；以及
第一缓冲器，其被配置为将第一主焊盘与第一辅助焊盘耦接，以及
其中，封装衬底还包括第二衬底焊盘，
其中，所述半导体装置还包括与第一半导体芯片层叠的多个半导体芯片，
其中，所述多个半导体芯片中的每个包括主焊盘和辅助焊盘，以及
其中，所述多个半导体芯片中的各个辅助焊盘与第二衬底焊盘丝焊，而所述多个半导体芯片的主焊盘不与第一衬底焊盘丝焊，以及
在所述半导体装置中的信号传输和/或信号接收能通过所述第二衬底焊盘和相应的辅助焊盘来执行，并且所述半导体装置仅通过所述第一主焊盘和所述第一缓冲器与外部设备直接耦接。
11.一种半导体装置，包括：
封装衬底；以及
第一半导体芯片，其层叠在封装衬底之上，
其中，封装衬底包括：
第一衬底焊盘，其与封装球耦接，以及
其中，第一半导体芯片包括：
第一主焊盘，其与第一衬底焊盘耦接；
第一辅助焊盘；以及
第一缓冲器，其被配置为将第一主焊盘与第一辅助焊盘耦接，以及
其中，封装衬底还包括第二衬底焊盘，
其中，半导体装置还包括与第一半导体芯片层叠的多个半导体芯片，
其中，所述多个半导体芯片中的每个包括主焊盘和辅助焊盘，
其中，第一半导体芯片和所述多个半导体芯片被分类为第一组到第n组，每组的至少一个半导体芯片的主焊盘与第一衬底焊盘丝焊，所述至少一个半导体芯片的辅助焊盘与第二衬底焊盘丝焊，并且每组的半导体芯片的辅助焊盘彼此丝焊，其中，n是等于或大于2的整数，以及
在所述半导体装置中的信号传输和/或信号接收能通过所述第二衬底焊盘和相应的辅助焊盘来执行，并且所述半导体装置仅通过所述第一主焊盘和所述第一缓冲器与外部设备直接耦接。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10340255B2 (en) * 2016-09-05 2019-07-02 SK Hynix Inc. Semiconductor apparatus and semiconductor system including the same
KR20220041454A (ko) * 2020-09-25 2022-04-01 에스케이하이닉스 주식회사 반도체 메모리 장치, 이를 포함하는 프로세싱 시스템 및 이를 위한 전원 제어 회로

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101273454A (zh) * 2005-09-27 2008-09-24 Nxp股份有限公司 具有包含用于管芯测试的外部焊盘和/或有源电路的划线通道的晶片
CN102736658A (zh) * 2011-04-12 2012-10-17 海力士半导体有限公司 缓冲器控制电路和包括所述缓冲器控制电路的集成电路
CN104167406A (zh) * 2013-05-16 2014-11-26 三星电子株式会社 半导体封装件

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5120421A (en) * 1990-08-31 1992-06-09 The United States Of America As Represented By The United States Department Of Energy Electrochemical sensor/detector system and method
US7289386B2 (en) 2004-03-05 2007-10-30 Netlist, Inc. Memory module decoder
KR101387922B1 (ko) * 2007-07-24 2014-04-22 삼성디스플레이 주식회사 구동 칩, 이를 갖는 구동 칩 패키지 및 표시 장치
US8417870B2 (en) 2009-07-16 2013-04-09 Netlist, Inc. System and method of increasing addressable memory space on a memory board
KR20100108109A (ko) * 2009-03-27 2010-10-06 삼성전자주식회사 이미지 센서 및 그 제조 방법
KR20130010641A (ko) * 2011-07-19 2013-01-29 삼성전자주식회사 반도체 소자 및 그 제조 방법
US9911838B2 (en) * 2012-10-26 2018-03-06 Ixys Corporation IGBT die structure with auxiliary P well terminal
KR102041500B1 (ko) * 2013-03-08 2019-11-06 삼성전자 주식회사 반도체 패키지
KR102298605B1 (ko) * 2015-01-14 2021-09-06 삼성전자주식회사 수직형 메모리 장치 및 이의 제조 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101273454A (zh) * 2005-09-27 2008-09-24 Nxp股份有限公司 具有包含用于管芯测试的外部焊盘和/或有源电路的划线通道的晶片
CN102736658A (zh) * 2011-04-12 2012-10-17 海力士半导体有限公司 缓冲器控制电路和包括所述缓冲器控制电路的集成电路
CN104167406A (zh) * 2013-05-16 2014-11-26 三星电子株式会社 半导体封装件

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