KR102041500B1 - 반도체 패키지 - Google Patents

반도체 패키지 Download PDF

Info

Publication number
KR102041500B1
KR102041500B1 KR1020130025253A KR20130025253A KR102041500B1 KR 102041500 B1 KR102041500 B1 KR 102041500B1 KR 1020130025253 A KR1020130025253 A KR 1020130025253A KR 20130025253 A KR20130025253 A KR 20130025253A KR 102041500 B1 KR102041500 B1 KR 102041500B1
Authority
KR
South Korea
Prior art keywords
semiconductor
semiconductor chip
pad
chip group
semiconductor chips
Prior art date
Application number
KR1020130025253A
Other languages
English (en)
Other versions
KR20140110619A (ko
Inventor
이종주
Original Assignee
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자 주식회사 filed Critical 삼성전자 주식회사
Priority to KR1020130025253A priority Critical patent/KR102041500B1/ko
Priority to US14/201,756 priority patent/US9391048B2/en
Publication of KR20140110619A publication Critical patent/KR20140110619A/ko
Application granted granted Critical
Publication of KR102041500B1 publication Critical patent/KR102041500B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/9202—Forming additional connectors after the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06506—Wire or wire-like electrical connections between devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

본 발명은 기판 상에 적층된 복수의 반도체 칩들을 포함하는 반도체 패키지에 관한 것으로서, 더욱 구체적으로는 상기 반도체 칩들은 상기 기판과 직접 전기적으로 연결되는 반도체 칩들을 포함하는 제 1 반도체 칩 그룹 및 상기 기판과 직접 전기적으로 연결되지 않는 반도체 칩들을 포함하는 제 2 반도체 칩 그룹을 포함하고, 상기 제 1 반도체 칩 그룹의 반도체 칩들은 상기 기판과 입출력하기 위한 메인 입출력 버퍼(main I/O buffer) 및 상기 제 2 반도체 칩 그룹의 반도체 칩들과 입출력하기 위한 보조 입출력 버퍼(secondary I/O buffer)를 포함할 수 있다. 본 발명의 반도체 패키지를 이용하면 다수의 반도체 칩을 적층하여도 고속 동작이 가능한 효과가 있다.

Description

반도체 패키지 {Semiconductor package}
본 발명은 반도체 패키지에 관한 것으로서, 보다 구체적으로는 다수의 반도체 칩을 적층하여도 고속 동작이 가능한 반도체 패키지에 관한 것이다.
반도체 기술의 발전은 고속화와 고용량화를 동시에 요구하고 있다. 고용량화를 달성하는 방법으로서 기판 상에 반도체 칩들을 적층하고 이들을 연결하는 방법이 널리 이용되고 있다. 그런데 적층되는 반도체 칩들의 수가 증가함에 따라 기판에 대하여 등가회로적으로 병렬로 연결되는 반도체 칩들의 커패시턴스 로딩(capacitance loading)이 산술 급수적으로 증가하여 반도체 장치의 고속 동작에 방해가 되고 있다. 따라서, 반도체 장치의 고속 동작을 희생하지 않고도 고용량화를 달성할 수 있는 방안이 요구된다.
본 발명이 이루고자 하는 기술적 과제는 다수의 반도체 칩을 적층하여도 고속 동작이 가능한 반도체 패키지를 제공하는 것이다.
본 발명 개념은 상기 기술적 과제를 이루기 위하여, 기판 상에 적층된 복수의 반도체 칩들을 포함하는 반도체 패키지로서, 상기 반도체 칩들은 상기 기판과 직접 전기적으로 연결되는 반도체 칩들을 포함하는 제 1 반도체 칩 그룹 및 상기 기판과 직접 전기적으로 연결되지 않는 반도체 칩들을 포함하는 제 2 반도체 칩 그룹을 포함하고, 상기 제 1 반도체 칩 그룹의 반도체 칩들은 상기 기판과 입출력하기 위한 메인 입출력 버퍼(main I/O buffer) 및 상기 제 2 반도체 칩 그룹의 반도체 칩들과 입출력하기 위한 보조 입출력 버퍼(secondary I/O buffer)를 포함하는 것을 특징으로 하는 반도체 패키지를 제공한다.
상기 보조 입출력 버퍼는 상기 메인 입출력 버퍼에 비하여 버퍼링 용량이 더 작은 것일 수 있다. 또한 상기 제 1 반도체 칩 그룹의 반도체 칩들은 상기 기판과 통신할 수 있는 제 1 패드 및 상기 제 2 반도체 칩 그룹의 반도체 칩과 통신할 수 있는 제 2 패드를 더 포함할 수 있다. 이 때, 상기 메인 입출력 버퍼는 상기 제 1 패드와 상기 제 1 반도체 칩 그룹의 반도체 칩의 내부 회로 사이에 위치하고, 상기 보조 입출력 버퍼는 상기 제 1 패드와 상기 제 2 패드 사이에 위치할 수 있다. 특히, 상기 보조 입출력 버퍼의 일단은 상기 제 2 패드에 접속되고, 상기 보조 입출력 버퍼의 타단은 상기 메인 입출력 버퍼와 상기 내부 회로의 사이에 접속될 수 있다. 선택적으로, 상기 보조 입출력 버퍼의 일단은 상기 제 2 패드에 접속되고, 상기 보조 입출력 버퍼의 타단은 상기 제 1 패드와 상기 메인 입출력 버퍼의 사이에 접속될 수 있다. 제 1 반도체 칩 그룹의 반도체 칩들은 둘 이상일 수 있다.
또, 상기 각 제 2 반도체 칩 그룹의 반도체 칩들은, 상기 제 1 반도체 칩 그룹의 보조 입출력 버퍼와 동일한 보조 입출력 버퍼를 더 포함할 수 있다. 이 때, 상기 제 1 반도체 칩 그룹의 반도체 칩의 보조 입출력 버퍼는 상기 제 2 반도체 칩 그룹의 반도체 칩의 보조 입출력 버퍼와 전기적으로 연결될 수 있다. 또한, 상기 제 1 반도체 칩 그룹의 하나의 반도체 칩에 대하여 상기 제 2 반도체 칩 그룹의 반도체 칩이 둘 이상 대응되고, 상기 제 2 반도체 칩 그룹의 반도체 칩들의 보조 입출력 버퍼들은 상기 제 1 반도체 칩 그룹의 하나의 반도체 칩의 보조 입출력 버퍼에 병렬로 연결될 수 있다.
선택적으로, 상기 제 1 반도체 칩 그룹의 반도체 칩들과 상기 제 2 반도체 칩 그룹의 반도체 칩들은 실질적으로 서로 동일할 수 있다. 이 때, 상기 제 1 반도체 칩 그룹의 반도체 칩들의 메인 입출력 버퍼는 상기 기판에 전기적으로 연결되고, 상기 제 1 반도체 칩 그룹의 반도체 칩들의 보조 입출력 버퍼는 상기 제 2 반도체 칩 그룹의 복수의 반도체 칩들의 보조 입출력 버퍼들과 병렬로 연결될 수 있다.
또, 상기 적층된 복수의 반도체 칩들은 각각 저속 패드를 포함하고, 상기 적층된 복수의 반도체 칩들의 저속 패드들은 상기 기판에 병렬로 연결될 수 있다.
본 발명 개념의 다른 태양에서, 기판 상에 적층된 복수의 반도체 칩들을 포함하는 반도체 패키지로서, 상기 반도체 패키지는 하나 이상의 채널을 통하여 외부와 통신하고, 상기 반도체 칩들은 상기 기판과 직접 전기적으로 연결되는 반도체 칩들을 포함하는 제 1 반도체 칩 그룹 및 상기 기판과 직접 전기적으로 연결되지 않는 반도체 칩들을 포함하는 제 2 반도체 칩 그룹을 포함하고, 상기 제 1 반도체 칩 그룹의 반도체 칩들은 상기 기판과 직접 전기적으로 연결된 제 1 패드 및 상기 제 2 반도체 칩 그룹의 반도체 칩과 직접 전기적으로 연결된 제 2 패드를 포함하고, 상기 제 1 패드 및 상기 제 2 패드가 동일한 채널의 통신에 이용되는 것을 특징으로 하는 반도체 패키지가 제공된다.
상기 제 1 반도체 칩 그룹의 반도체 칩들 및 상기 제 2 반도체 칩 그룹의 반도체 칩들의 활성면들은 서로 동일한 방향을 향할 수 있다. 또, 상기 기판 상의 하나의 패드는 복수의 상기 제 1 패드와 직접 전기적으로 연결될 수 있다.
또, 상기 제 1 반도체 칩 그룹에 속하는 반도체 칩들의 수가 상기 적층된 복수의 반도체 칩들의 수의 1/2 이하일 수 있다. 이 때, 상기 제 1 반도체 칩 그룹에 속하는 반도체 칩들 각각에 제 2 반도체 칩 그룹에 속하는 적어도 1 개의 반도체 칩들이 전기적으로 연결되고, 상기 제 1 반도체 칩 그룹의 반도체 칩의 상기 제 2 패드에 대하여, 상기 제 2 반도체 칩 그룹에 속하는 반도체 칩들이 2개 이상인 경우에 대응되는 패드들이 병렬로 연결될 수 있다.
또, 상기 반도체 패키지는 상기 기판과 상기 제 1 반도체 칩 그룹의 반도체 칩들을 전기적으로 연결하는 제 1 커넥터 및 상기 제 1 반도체 칩 그룹의 반도체 칩과 상기 제 2 반도체 칩 그룹의 반도체 칩을 전기적으로 연결하는 제 2 커넥터를 더 포함할 수 있다. 이 때, 상기 제 2 커넥터는 본딩 와이어일 수 있다.
또한, 상기 제 1 반도체 칩 그룹의 반도체 칩의 패시베이션층 위에 제 2 패드가 제공되고, 상기 제 2 패드는 상기 패시베이션층을 관통하는 콘택과 전기적으로 연결될 수 있다. 이 때, 상기 제 2 패드는 소자 영역의 상부에 제공될 수 있다.
또한, 상기 제 1 반도체 칩 그룹의 반도체 칩들과 상기 제 2 반도체 칩 그룹의 반도체 칩들은 실질적으로 서로 동일할 수 있다.
본 발명 개념의 또 다른 태양에서, 기판 상에 적층된 복수의 반도체 칩들을 포함하는 반도체 패키지로서, 상기 복수의 반도체 칩들은 상기 기판과 통신할 수 있는 제 1 패드 및 다른 반도체 칩과 통신할 수 있는 제 2 패드를 포함하고, 상기 제 1 패드는 메인 입출력 버퍼와 연결되고, 상기 메인 입출력 버퍼는 상기 반도체 칩의 내부 회로와 연결되고, 상기 제 2 패드는 보조 입출력 버퍼의 일단과 연결되고, 상기 보조 입출력 버퍼의 타단은 상기 메인 입출력 버퍼와 상기 내부 회로의 사이에 연결되는 것을 특징으로 하는 반도체 패키지가 제공된다..
이 때, 상기 복수의 반도체 칩들 중 상기 제 1 패드가 상기 기판에 연결된 반도체 칩들의 수는 1 이상이고, 또한 상기 복수의 반도체 칩들의 수의 1/2 이하일 수 있다. 이 때, 상기 복수의 반도체 칩들 중 상기 제 1 패드가 상기 기판에 연결되지 않은 반도체 칩들은 제 2 패드들끼리 서로 연결될 수 있다.
또, 상기 복수의 반도체 칩들은 동일한 채널에 속하는 제 3 패드를 더 구비하고, 상기 제 3 패드들은 상기 기판에 병렬로 연결될 수 있다.
본 발명의 반도체 패키지를 이용하면 다수의 반도체 칩을 적층하여도 고속 동작이 가능한 효과가 있다.
도 1은 본 발명 개념의 일 실시예에 따른 반도체 패키지를 나타낸 사시도이다.
도 2 및 도 3은 본 발명의 실시예들에 따른, 제 1 반도체 칩 그룹에 속하는 반도체 칩의 구성들을 제 1 패드 및 제 2 패드를 중심으로 개념적으로 도시한 등가 회로도들이다.
도 4는 본 발명의 일 실시예에 따른 제 1 반도체 칩 그룹에 속하는 반도체 칩과 제 2 반도체 칩 그룹에 속하는 반도체 칩의 연결 관계를 개념적으로 도시한 등가 회로도이다.
도 5는 본 발명의 일 실시예에 따른 제 1 반도체 칩 그룹에 속하는 반도체 칩과 제 2 반도체 칩 그룹에 속하는 둘 이상의 반도체 칩의 연결 관계를 개념적으로 도시한 등가 회로도이다.
도 6은 본 발명 개념의 다른 실시예에 따른 반도체 패키지를 나타낸 사시도이다.
도 7은 본 발명의 일 실시예에 따른 제 1 반도체 칩 그룹에 속하는 반도체 칩의 부분 단면을 나타낸 단면도이다.
도 8a 내지 도 8c는 도 7에 나타낸 구조의 반도체 칩을 제조하기 위한 방법을 순서에 따라 나타낸 부분 단면도들이다.
도 9 내지 도 11은 본 발명의 일부 실시예들에 따른 반도체 패키지를 나타낸 측단면도들이다.
도 12는 본 발명의 기술적 사상에 의한 반도체 패키지를 포함하는 메모리 모듈의 평면도이다.
도 13은 본 발명의 기술적 사상에 의한 반도체 패키지를 포함하는 메모리 카드의 개략도이다.
도 14는 본 발명의 기술적 사상에 따른 반도체 패키지를 포함하는 메모리 장치의 일 예를 도시한 블록도이다.
도 15는 본 발명의 기술적 사상에 따른 반도체 패키지를 포함하는 전자 시스템의 일 예를 도시한 블록도이다.
이하, 첨부도면을 참조하여 본 발명 개념의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명 개념의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명 개념의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명 개념의 실시예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명 개념을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다. 동일한 부호는 시종 동일한 요소를 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 발명 개념은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되어지지 않는다.
제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는 데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되지 않는다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명 개념의 권리 범위를 벗어나지 않으면서 제 1 구성 요소는 제 2 구성 요소로 명명될 수 있고, 반대로 제 2 구성 요소는 제 1 구성 요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예들을 설명하기 위해 사용된 것으로서, 본 발명 개념을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함한다" 또는 "갖는다" 등의 표현은 명세서에 기재된 특징, 개수, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 개수, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
도 1은 본 발명 개념의 일 실시예에 따른 반도체 패키지(100)를 나타낸 사시도이다.
도 1을 참조하면, 기판(110) 위에 복수의 반도체 칩들(120)이 적층된다. 상기 기판(110)은, 예를 들면, 인쇄회로 기판(printed circuit board, PCB) 또는 연성 인쇄회로 기판(flexible printed circuit board, FPCB)일 수 있다.
또한, 상기 기판(110) 위에 적층되는 복수의 반도체 칩들(120)은 비휘발성 메모리 장치일 수 있으며, 보다 구체적으로 예를 들면, EEPROM, 플래시 메모리, 상변화 메모리(phase-change RAM, PRAM), 저항 메모리(resistive RAM, RRAM), 강유전체 메모리(ferroelectric RAM, FeRAM), 고체자기 메모리(magnetic RAM, MRAM), 폴리머 RAM(polymer RAM, PoRAM), 나노 부유 게이트 메모리(nano floating gate memory, NFGM), 분자 전자 메모리 소자(molecular electronics memory device), 절연 저항 변화 메모리(insulator resistance change memory) 등일 수 있지만 여기에 한정되지 않는다. 상기 플래시 메모리는, 예를 들면 낸드(NAND) 플래시 메모리일 수 있다.
또한, 상기 반도체 칩들(120)은 휘발성 메모리일 수도 있으며, 보다 구체적으로는 DRAM(dynamic random access memory), SRAM(static random access memory), SDRAM, RDRAM(rambus DRAM) 등일 수 있지만 여기에 한정되지 않는다.
적층된 반도체 칩들(120)은 서로 동일한 반도체 칩들일 수도 있고 서로 상이한 반도체 칩들일 수도 있다. 또한, 적층된 반도체 칩들(120) 중 일부가 서로 동일한 반도체 칩들이고 나머지 반도체 칩들은 상이한 반도체 칩들일 수도 있다.
상기 기판(110)과 상기 반도체 칩들(120) 사이에는, 예를 들면 칩셋(chip set)과 같은 추가적인 반도체 장치가 더 개재될 수도 있다.
도 1의 복수의 반도체 칩들(120)은 에폭시 몰딩 수지와 같은 봉지 물질에 의하여 봉지될 수 있으며, 여기서는 편의를 위하여 봉지 물질의 도시는 생략하였다. 또한, 도 1에서는 기판(110) 위에 8 개의 반도체 칩들이 적층되는 예를 도시하였지만, 적층되는 반도체 칩들의 수는 이보다 적을 수도 있고 이보다 많을 수도 있다. 편의상 여기서는 상기 기판(110)에 가까운 반도체 칩부터 차례로 제 1 칩(120B-1), 제 2 칩(120B-2), 제 3 칩(120B-3), 제 4 칩(120A-1), 제 5 칩(120A-2), 제 6 칩(120B-4), 제 7 칩(120B-5), 제 8 칩(120B-6)으로 지칭한다.
적층된 복수의 반도체 칩들(120) 중 일부만이 상기 기판(110)의 패드(112)와 직접 전기적으로 연결될 수 있으며, 나머지 반도체 칩들은 상기 기판(110)의 패드(112)와 직접 전기적으로 연결되지 않을 수 있다.
도 1을 계속 참조하면, 기판(110)의 패드(112)와 제 4 칩(120A-1)과 제 5 칩(120A-2)이 직접 전기적으로 연결되는데 이를 제 1 반도체 칩 그룹(120A)으로 정의한다. 또한, 상기 제 4 칩(120A-1)과 제 5 칩(120A-2)을 제외한 나머지 칩들(120B-1, 120B-2, 120B-3, 120B-4, 120B-5, 120B-6)은 상기 기판(110)의 패드(112)와 직접 전기적으로 연결되지 않는데 이를 제 2 반도체 칩 그룹(120B)으로 정의한다.
도 1에서는 제 1 반도체 칩 그룹(120A)에 속하는 반도체 칩의 수가 2개인 것으로 나타내어졌지만 이보다 더 많을 수도 있고 이보다 더 적을 수도 있다. 또, 제 2 반도체 칩 그룹(120B)에 속하는 반도체 칩의 수가 6개인 것으로 나타내어졌지만 이보다 더 많을 수도 있고 이보다 더 적을 수도 있다.
특히, 상기 제 1 반도체 칩 그룹(120A)에 속하는 반도체 칩들(120A-1, 120A-2)은 상기 기판(110)의 패드(112)와 직접 전기적으로 연결되어 상기 기판(110)과 통신할 수 있는 제 1 패드(122A) 및 상기 제 2 반도체 칩 그룹(120B)에 속하는 반도체 칩들(120B-1, 120B-2, 120B-3, 120B-4, 120B-5, 120B-6)과 직접 전기적으로 연결되어 통신할 수 있는 제 2 패드(122B)를 포함할 수 있다.
상기 제 1 패드(122A)는 상기 기판(110)의 패드(112)에, 예를 들면, 본딩 와이어와 같은 제 1 커넥터(130A)에 의하여 연결될 수 있다. 그러나 여기에 한정되는 것은 아니다. 상기 제 2 패드(122B)는 상기 제 2 반도체 칩 그룹(120B)에 속하는 반도체 칩들(120B-1, 120B-2, 120B-3, 120B-4, 120B-5, 120B-6)과, 예를 들면, 본딩 와이어와 같은 제 2 커넥터(130B)에 의하여 연결될 수 있다. 그러나 여기에 한정되는 것은 아니다.
상기 제 2 반도체 칩 그룹(120B)에 속하는 반도체 칩들(120B-1, 120B-2, 120B-3, 120B-4, 120B-5, 120B-6)은 제 3 커넥터(130C)에 의하여 서로 연결될 수 있다. 제 3 커넥터(130C)는, 예를 들면, 본딩와이어일 수 있다. 그러나, 여기에 한정되는 것은 아니다.
요약하면, 도 1에서 보는 바와 같이 제 1 반도체 칩 그룹(120A)에 속하는 반도체 칩에는 제 1 패드(122A) 및 제 2 패드(122B)가 구비될 수 있고, 상기 제 1 패드(122A)는 제 1 커넥터(130A)를 통하여 상기 기판(110)의 패드(112)와 직접 전기적으로 연결될 수 있고, 상기 제 2 패드(122B)는 제 2 커넥터(130B)를 통하여 상기 제 2 반도체 칩 그룹(120B)에 속하는 반도체 칩들(120B-1, 120B-2, 120B-3, 120B-4, 120B-5, 120B-6)과 직접 전기적으로 연결될 수 있다.
제 1 패드(122A) 및 제 2 패드(122B)는 상기 제 1 반도체 칩 그룹(120A)에 속하는 반도체 칩들(120A-1, 120A-2) 각각의 가장자리를 따라서 배치될 수 있다. 그러나, 제 1 패드(122A) 및 제 2 패드(122B)가 상기 제 1 반도체 칩 그룹(120A)에 속하는 반도체 칩들(120A-1, 120A-2) 각각의 중심 쪽에 배치되는 것도 가능하다.
상기 제 1 반도체 칩 그룹(120A)에 속하는 반도체 칩(120A-1, 120A-2)의 활성면 및 상기 반도체 칩(120A-1, 120A-2)에 연결되는 제 2 반도체 칩 그룹의 반도체 칩(120B-1, 120B-2, 120B-3, 120B-4, 120B-5, 120B-6)의 활성면은 동일한 방향을 향할 수 있다. 특히, 상기 제 1 반도체 칩 그룹(120A)에 속하는 반도체 칩들(120A-1, 120A-2)의 활성면과 상기 제 2 반도체 칩 그룹(120B)에 속하는 반도체 칩들(120B-1, 120B-2, 120B-3, 120B-4, 120B-5, 120B-6)의 활성면이 향하는 방향은 동일할 수 있다.
도 1에 도시된 바와 같이 기판(110) 위에는 다수의 패드들(112)이 구비되고, 이들 각각은 제 1 칩 내지 제 8 칩(120B-1, 120B-2, 120B-3, 120A-1, 120A-2, 120B-4, 120B-5, 120B-6)의 단자들과 전기적으로 연결되어 하나의 채널을 구성할 수 있다. 상기 반도체 패키지(100)는 상기 채널을 통하여 외부 장치와 통신할 수 있다. 또한, 도 1에 도시된 바와 같이 기판(110) 위의 하나의 패드(112)는 복수의 상기 제 1 패드(122A)와 직접 전기적으로 연결될 수 있다.
도 2는 본 발명의 일 실시예에 따른 제 1 반도체 칩 그룹(120A)에 속하는 반도체 칩(120A_1)의 구성을 제 1 패드(122A) 및 제 2 패드(122B)를 중심으로 개념적으로 도시한 등가 회로도이다.
도 2를 참조하면, 상기 제 1 반도체 칩 그룹(120A)에 속하는 반도체 칩(120A_1)은 상기 기판(110)의 패드(112)와 입출력하기 위하여 상기 제 1 패드(122A)에 메인 입출력 버퍼(124)가 구비된다. 상기 메인 입출력 버퍼(124)는 상기 반도체 칩(120A_1)의 내부 회로(127)와 전기적으로 연결될 수 있다.
상기 메인 입출력 버퍼(124)는 입력 버퍼(input buffer) 및 출력 드라이버(output driver) 등을 포함할 수 있다. 상기 메인 입출력 버퍼(124)는 상기 제 1 패드(122A)를 통해 외부로부터 전달되는 신호를 내부 회로(127)로 전달하거나, 또는 상기 내부 회로(127)로부터 출력되는 신호를, 상기 제 1 패드(122A)를 통해 외부로 전달할 수 있다.
또한, 상기 메인 입출력 버퍼(124)에는 보조 입출력 버퍼(126)가 더 접속될 수 있다. 또한, 상기 보조 입출력 버퍼(126)에는 상기 제 2 패드(122B)가 연결될 수 있다. 바꾸어 말하면, 상기 보조 입출력 버퍼(126)의 일단은 상기 메인 입출력 버퍼(124)와 상기 내부 회로(127)의 사이에 연결되고, 상기 보조 입출력 버퍼(126)의 타단은 상기 제 2 패드(122B)에 연결될 수 있다.
상기 보조 입출력 버퍼(126)도 입력 버퍼(input buffer) 및 출력 드라이버(output driver) 등을 포함할 수 있다. 상기 보조 입출력 버퍼(126)는 상기 제 2 패드(122B)를 통해 외부로부터 전달되는 신호를 상기 메인 입출력 버퍼(124)로 전달하거나, 또는 상기 메인 입출력 버퍼(124)로부터 전달되는 신호를 상기 제 2 패드(122B)를 통해 외부로 전달할 수 있다. 이에 따라, 상기 메인 입출력 버퍼(124)와 상기 보조 입출력 버퍼(126)는 데이터 버스(data bus) 또는 커맨드/어드레스 버스(command/address bus)를 형성할 수 있다.
도 3은 본 발명의 다른 실시예에 따른 제 1 반도체 칩 그룹(120A)에 속하는 반도체 칩(120A_1a)의 구성을 제 1 패드(122A) 및 제 2 패드(122B)를 중심으로 개념적으로 도시한 등가 회로도이다.
도 3을 참조하면, 상기 제 1 반도체 칩 그룹(120A)에 속하는 반도체 칩(120A_1a)은 상기 기판(110)의 패드(112)와 입출력하기 위하여 상기 제 1 패드(122A)에 메인 입출력 버퍼(124)가 구비된다. 상기 메인 입출력 버퍼(124)는 상기 반도체 칩(120A_1a)의 내부 회로(127)와 전기적으로 연결될 수 있다.
상기 메인 입출력 버퍼(124)는 입력 버퍼(input buffer) 및 출력 드라이버(output driver) 등을 포함할 수 있다. 상기 메인 입출력 버퍼(124)는 상기 제 1 패드(122A)를 통해 외부로부터 전달되는 신호를 내부 회로(127)로 전달하거나, 또는 상기 내부 회로(127)로부터 출력되는 신호를, 상기 제 1 패드(122A)를 통해 외부로 전달할 수 있다.
또한, 상기 제 1 패드(122A)에는 보조 입출력 버퍼(126)가 더 접속될 수 있다. 또한, 상기 보조 입출력 버퍼(126)에는 상기 제 2 패드(122B)가 연결될 수 있다. 바꾸어 말하면, 상기 보조 입출력 버퍼(126)의 일단은 상기 제 1 패드(122A)와 상기 메인 입출력 버퍼(124)의 사이에 연결되고, 상기 보조 입출력 버퍼(126)의 타단은 상기 제 2 패드(122B)에 연결될 수 있다.
상기 보조 입출력 버퍼(126)도 입력 버퍼(input buffer) 및 출력 드라이버(output driver) 등을 포함할 수 있다. 상기 보조 입출력 버퍼(126)는 상기 제 2 패드(122B)를 통해 외부로부터 전달되는 신호를 상기 제 1 패드(122A)로 전달하거나, 또는 상기 제 1 패드(122A)로부터 전달되는 신호를 상기 제 2 패드(122B)를 통해 외부로 전달할 수 있다. 이에 따라, 상기 메인 입출력 버퍼(124)와 상기 보조 입출력 버퍼(126)는 각각 데이터 버스(data bus) 또는 커맨드/어드레스 버스(command/address bus)를 형성할 수 있다.
상기 보조 입출력 버퍼(126)는 상기 메인 입출력 버퍼(124)와 비교하여 더 작은 버퍼링 용량을 갖는 것일 수 있다. 이를 위하여 상기 보조 입출력 버퍼(126)를 이루는 소자들 중 적어도 일부는 상기 메인 입출력 버퍼(124)의 소자들과 대비하여 더 작은 크기의 소자로 이루어질 수 있다. 선택적으로(alternatively), 상기 보조 입출력 버퍼(126)는 상기 메인 입출력 버퍼(124)의 일부 소자들이 생략된 것일 수 있다.
도 4는 본 발명의 일 실시예에 따른 제 1 반도체 칩 그룹(120A)에 속하는 반도체 칩(120A_1)과 제 2 반도체 칩 그룹(120B)에 속하는 반도체 칩(120B_3)의 연결 관계를 개념적으로 도시한 등가 회로도이다.
도 1에서 제 1 반도체 칩 그룹(120A)에 속하는 반도체 칩(120A_1)이 제 2 반도체 칩 그룹(120B)에 속하는 반도체 칩들 중 제 3 칩(120B_3)과 직접 연결된 것으로 도시되었기 때문에, 도 4에서도 일관성을 위하여 제 3 칩(120B_3)과 연결되는 것으로 예시한다.
도 4를 참조하면, 상기 제 3 칩(120B_3)의 패드(122B')는 입출력 버퍼(126')를 경유하여 상기 제 3 칩(120B_3)의 내부 회로(127')로 연결될 수 있다. 특히, 상기 입출력 버퍼(126')는 상기 반도체 칩(120A_1)의 보조 입출력 버퍼(126)와 동일한 것일 수 있다. 또한, 상기 제 3 칩(120B_3)의 내부 회로(127')는 상기 제 1 반도체 칩 그룹(120A)의 반도체 칩(120A_1)의 내부 회로(127)와 동일한 것일 수 있다.
상기 제 3 칩(120B_3)의 패드(122B')는 제 2 커넥터(130B)를 통하여 상기 제 1 반도체 칩 그룹(120A)의 반도체 칩(120A_1)의 제 2 패드(122B)와 직접 전기적으로 연결될 수 있다. 그에 따라, 상기 제 1 반도체 칩 그룹(120A)의 상기 반도체 칩(120A_1)의 보조 입출력 버퍼(126)는 상기 제 3 칩(120B_3)의 입출력 버퍼(126')와 전기적으로 연결되어 있을 수 있다. 상기 제 2 커넥터(130B)는, 예를 들면, 본딩 와이어일 수 있다. 그러나, 여기에 한정되는 것은 아니다.
기판(110)의 패드(112)로부터 입력되는 액세스 신호(AC) 또는 데이터 신호(DAT)는 제 1 커넥터(130A)를 통하여 메인 입출력 버퍼(124)로 전달된다. 그런 다음, 상기 액세스 신호(AC) 또는 데이터 신호(DAT)는 반도체 칩(120A_1)의 내부 회로(127) 및 보조 입출력 버퍼(126)로 전달된다. 만일 상기 액세스 신호(AC) 또는 데이터 신호(DAT)가 상기 제 2 반도체 칩 그룹(120B)의 제 3 칩(120B_3)으로 전송되는 것이라면 상기 액세스 신호(AC) 또는 데이터 신호(DAT)는 제 2 패드(122B) 및 제 2 커넥터(130B)를 통하여 상기 제 3 칩(120B_3)으로 전달된다. 상기 제 3 칩(120B_3)에서는, 전달된 상기 액세스 신호(AC) 또는 데이터 신호(DAT)가 입출력 버퍼(126')를 통하여 자신의 내부 회로(127')로 전달된다.
도 5는 본 발명의 일 실시예에 따른 제 1 반도체 칩 그룹(120A)에 속하는 반도체 칩(120A_1)과 제 2 반도체 칩 그룹(120B)에 속하는 둘 이상의 반도체 칩(120B_3, 120B_2, …)의 연결 관계를 개념적으로 도시한 등가 회로도이다. 여기서도, 도 4에서와 동일한 이유로 제 1 반도체 칩 그룹(120A)에 속하는 반도체 칩(120A_1)이 제 2 반도체 칩 그룹(120B)에 속하는 반도체 칩들 중 제 3 칩(120B_3) 및 제 2 칩(120B_2)에 연결되는 것으로 예시한다.
도 1 및 도 5를 함께 참조하면 제 1 반도체 칩 그룹(120A)의 반도체 칩(120A_1)과 제 2 반도체 칩 그룹(120B)에 속하는 제 3 칩(120B_3) 및 제 2 칩(120B_2)이 제 2 커넥터(130B) 및 제 3 커넥터(130C)에 의하여 순차 연결되어 있다. 상기 반도체 칩(120A_1)과 제 3 칩(120B_3)의 구성 및 상호 관계는 도 4를 참조하여 이미 설명하였으므로 여기서는 상세한 설명을 생략한다.
상기 제 2 칩(120B_2)의 패드(122B")는 입출력 버퍼(126")를 경유하여 상기 제 2 칩(120B_2)의 내부 회로(127")로 연결될 수 있다. 선택적으로(Optionally), 상기 입출력 버퍼(126")는 상기 반도체 칩(120A_1)의 보조 입출력 버퍼(126) 및/또는 상기 제 3 칩(120B_3)의 보조 입출력 버퍼(126')와 동일한 것일 수 있다. 또한, 상기 제 2 칩(120B_2)의 내부 회로(127")는 상기 제 1 반도체 칩 그룹(120A)의 반도체 칩(120A_1)의 내부 회로(127) 및/또는 상기 제 3 칩(120B_3)의 내부 회로(127')와 동일한 것일 수 있다.
상기 제 2 칩(120B_2)의 패드(122B")는 제 3 커넥터(130C)를 통하여 상기 제 3 칩(120B_3)의 패드(122B')와 직접 전기적으로 연결될 수 있다. 상기 제 3 커넥터(130C)는, 예를 들면, 본딩 와이어일 수 있다. 그러나, 여기에 한정되는 것은 아니다.
선택적으로(Optionally), 상기 제 2 칩(120B_2)은 상기 제 3 칩(120B_3)과 동일한 반도체 칩일 수 있다. 선택적으로, 상기 제 2 칩(120B_2)은 상기 제 3 칩(120B_3) 및 제 1 반도체 칩 그룹(120A)의 반도체 칩(120A_1)과 동일한 반도체 칩일 수 있다. 이 때, 상기 제 2 칩(120B_2)과 상기 제 3 칩(120B_3)의 보조 입출력 버퍼들(126', 126")은 상기 제 1 반도체 칩 그룹(120A)의 반도체 칩(120A_1)의 보조 입출력 버퍼(126)에 대하여 병렬로 연결될 수 있다.
상기 제 2 칩(120B_2)이 상기 제 3 칩(120B_3) 및 제 1 반도체 칩 그룹(120A)의 반도체 칩(120A_1)과 동일한 반도체 칩인 경우, 도 5에 나타낸 바와 같이 제 1 패드(122A)에 대응되는 패드들(122A', 122A")과 메인 입출력 버퍼(124)에 대응되는 입출력 회로(124', 124")들이 상기 제 3 칩(120B_3)과 상기 제 2 칩(120B_2)에 존재하게 된다. 그러나, 이 경우 상기 패드들(122A', 122A") 및 입출력 회로(124', 124")들은 상기 제 3 칩(120B_3)과 상기 제 2 칩(120B_2)의 동작에 기여하는 바가 없는 더미(dummy) 장치들이다.
계속하여 도 1 및 도 5를 참조하면, 제 1 반도체 칩 그룹(120A)에는 2 개의 반도체 칩들(120A_1, 120A_2)이 있고, 제 2 반도체 칩 그룹(120B)에는 6개의 반도체 칩들(120B-1, 120B-2, 120B-3, 120B-4, 120B-5, 120B-6)이 있다. 제 2 반도체 칩 그룹(120B)에 속하는 6개의 반도체 칩들(120B-1, 120B-2, 120B-3, 120B-4, 120B-5, 120B-6)은 도 5에 나타낸 바와 유사하게 상기 2 개의 반도체 칩들(120A_1, 120A_2) 각각에 대하여 등가회로적으로 병렬로 3개씩 연결될 수 있다. 바꾸어 말하면, 제 1 반도체 칩 그룹(120A)의 반도체 칩(120A_1)의 제 2 패드(122B)에 대하여 여기에 대응되는 상기 제 2 반도체 칩 그룹(120B)에 속하는 반도체 칩들(120B_1, 120B_2, 120B_3)의 대응되는 패드들이 등가회로적으로 병렬로 연결될 수 있다. 또한, 제 1 반도체 칩 그룹(120A)의 반도체 칩(120A_2)의 제 2 패드(122B)에 대하여 여기에 대응되는 상기 제 2 반도체 칩 그룹(120B)에 속하는 반도체 칩들(120B_4, 120B_5, 120B_6)의 대응되는 패드들이 등가회로적으로 병렬로 연결될 수 있다.
한편, 상기 기판(110)과 상기 반도체 칩들(120) 사이에 형성되는 모든 채널들이 고속으로 동작할 필요는 없으며, 전원, 접지, 모니터링 등을 위한 채널을 포함한 일부 채널들은 저속 동작도 무방한 경우가 있다. 이와 같은 저속 동작에 관여하는 저속 패드(114)들이 각 반도체 칩들(120)에 존재하여 하나의 채널을 형성할 수 있으며, 이러한 경우에는 기판의 저속 패드(114)로부터 제 1 칩 내지 제 8 칩(120B-1, 120B-2, 120B-3, 120A-1, 120A-2, 120B-4, 120B-5, 120B-6)의 제 3 패드들(122C)이 순차 연결될 수 있다. 여기서, 저속 패드(114)라 함은 전원, 접지, 또는 모니터링에 속하는 동작을 담당하는 패드를 지칭하는 것으로 정의한다.
상기 기판(110)의 패드(114)로부터 적층된 반도체 칩들의 제 3 패드들(122C)이 순차 연결되는 경우, 상기 제 3 패드들(122C)은 상기 기판(110)의 패드(114)에 등가회로적으로 병렬로 연결된 것으로 해석될 수 있다. 이러한 채널들은 비록 각 반도체 칩이 기판에 대하여 병렬로 연결되어 커패시턴스 로딩이 높아지더라도 저속으로 동작하기 때문에 오동작이 일어날 가능성이 극히 낮다.
고속 동작이 요구되는 채널에 대하여 도 1 및 도 5와 같이 구성하는 경우 기판(110)에 직접 전기적으로 연결되는 반도체 칩은 제 1 반도체 칩 그룹(120A)에 속하는 두 개의 반도체 칩들(120A_1, 120A_2)뿐이기 때문에 커패시턴스 로딩(capacitance loading)이 크게 감소될 수 있다. 보다 구체적으로, 기판(110)의 입장에서 8개의 반도체 칩이 연결될 때에 비하여 2개의 반도체 칩만이 연결되므로 커패시턴스 로딩이 대략 1/4로 감소하게 된다. 커패시턴스 로딩의 감소는 반도체 장치의 고속화에 있어서 매우 중요한 인자 중의 하나이기 때문에 위와 같은 구성은 반도체 장치의 고속화에 기여할 수 있다.
도 6은 본 발명 개념의 또 다른 실시예에 따른 반도체 장치(200)를 나타낸다. 도 6을 참조하면 기판(210) 위에 복수의 반도체 칩들(220)이 적층되는데, 상기 복수의 반도체 칩들(220)은 상기 기판(210)과 직접 전기적으로 연결되는 제 1 반도체 칩 그룹(220A) 및 상기 기판(210)과 직접 전기적으로 연결되지 않는 제 2 반도체 칩 그룹(220B)을 포함한다.
도 6의 복수의 반도체 칩들(220)은 에폭시 몰딩 수지와 같은 봉지 물질에 의하여 봉지될 수 있으며, 여기서는 편의를 위하여 봉지 물질의 도시는 생략하였다. 또한, 도 6에서는 기판(210) 위에 8 개의 반도체 칩들이 적층되는 예를 도시하였지만, 적층되는 반도체 칩들의 수는 이보다 적을 수도 있고 이보다 많을 수도 있다. 편의상 여기서는 상기 기판(210)에 가까운 반도체 칩부터 차례로 제 1 칩(220B-1), 제 2 칩(220A-1), 제 3 칩(220B-2), 제 4 칩(220A-2), 제 5 칩(220A-3), 제 6 칩(220B-3), 제 7 칩(220A-4), 제 8 칩(220B-4)으로 지칭한다.
제 1 반도체 칩 그룹(220A) 및 제 2 반도체 칩 그룹(220B)에 관한 위의 정의에 따라 제 2 칩(220A-1), 제 4 칩(220A-2), 제 5 칩(220A-3), 및 제 7 칩(220A-4)은 상기 제 1 반도체 칩 그룹(220A)에 속하고, 제 1 칩(220B-1), 제 3 칩(220B-2), 제 6 칩(220B-3) 및 제 8 칩(220B-4)은 제 2 반도체 칩 그룹(220B)에 속한다.
제 1 반도체 칩 그룹(220A)에 속하는 반도체 칩을 설명하기 위해 제 5 칩(220A-3)을 참조하면, 상기 제 5 칩(220A-3)은 상기 기판(210)의 패드(212)와 직접 전기적으로 연결되어 상기 기판(210)과 통신할 수 있는 제 1 패드(222A) 및 상기 제 2 반도체 칩 그룹(220B)에 속하는 반도체 칩(220B-3)과 직접 전기적으로 연결되어 통신할 수 있는 제 2 패드(222B)를 포함할 수 있다.
상기 제 1 패드(222A)는 상기 기판(210)의 패드(212)에, 예를 들면, 본딩 와이어와 같은 제 1 커넥터(230A)에 의하여 연결될 수 있다. 상기 제 2 패드(222B)는 상기 제 2 반도체 칩 그룹(220B)에 속하는 반도체 칩(220B-3)과, 예를 들면, 본딩 와이어와 같은 제 2 커넥터(230B)에 의하여 연결될 수 있다.
제 1 반도체 칩 그룹(220A)에 속하는 상기 제 5 칩(220A-3) 내에는 도 1 내지 도 5에서와 같이 메인 입출력 버퍼 및 보조 입출력 버퍼가 구비되고 이들의 연결 관계에 대해서는 도 2 내지 도 4를 참조하여 상세하게 설명하였으므로 여기서는 중복되는 설명을 생략한다. 특히, 도 6의 구성에서는 제 1 반도체 칩 그룹(220A)에 속하는 하나의 반도체 칩에 대하여 제 2 반도체 칩 그룹(220B)에 속하는 하나의 반도체가 대응되기 때문에 도 4에 예시된 구성이 적용될 수 있다.
도 4 및 도 5에서와 마찬가지로 제 1 반도체 칩 그룹(220A)에 속하는 반도체 칩(220A_1, 220A_2, 220A_3, 220A_4) 및 그에 대응되는 제 2 반도체 칩 그룹(220B)에 속하는 반도체 칩(220B_1, 220B_2, 220B_3, 220B_4)은 서로 동일한 반도체 칩일 수도 있고, 서로 상이한 반도체 칩일 수도 있다. 전자의 경우, 제 1 반도체 칩 그룹(220A)에 속하는 반도체 칩(220A_1, 220A_2, 220A_3, 220A_4)의 제 1 패드 및 메인 입출력 버퍼에 각각 대응되는, 제 2 반도체 칩 그룹(220B)에 속하는 반도체 칩(220B_1, 220B_2, 220B_3, 220B_4) 내의 패드 및 입출력 회로는 반도체 칩의 동작에 기여하는 바가 없는 더미 장치들이다.
고속 동작이 요구되는 채널에 대하여 도 6과 같이 구성하는 경우 기판(210)에 직접 전기적으로 연결되는 반도체 칩은 제 1 반도체 칩 그룹(220A)에 속하는 네 개의 반도체 칩들(220A_1, 220A_2, 220A_3, 220A_4)뿐이기 때문에 커패시턴스 로딩이 크게 감소될 수 있다. 보다 구체적으로, 기판(110)의 입장에서 8개의 반도체 칩이 연결될 때에 비하여 4개의 반도체 칩만이 연결되므로 커패시턴드 로딩이 대략 1/2로 감소하게 된다. 커패시턴스 로딩의 감소는 반도체 장치의 고속화에 있어서 매우 중요한 인자 중의 하나이기 때문에 위와 같은 구성은 반도체 장치의 고속화에 기여할 수 있다.
제 1 반도체 칩 그룹(220A)에 속하는 반도체 칩의 수는 특별히 제한이 없고 하나 이상일 수 있고, 바람직하게는 둘 이상일 수 있으나, 적층되는 전체 반도체 칩 수의 1/2보다 작거나 같을 수 있다.
도 7은 본 발명의 일 실시예에 따른 제 1 반도체 칩 그룹에 속하는 반도체 칩의 부분 단면을 나타낸 단면도이다.
도 7을 참조하면, 반도체 칩은 반도체 소자들이 밀집되어 형성되는 소자 영역과 소자들이 형성되지 않은 비소자 영역을 포함할 수 있다. 상기 소자 영역의 기판 및 소자층(10)에 메인 입출력 버퍼(124)와 보조 입출력 버퍼(126)가 각각 배치될 수 있다. 소자 영역에 형성된 반도체 소자들은 절연막 층(20) 내의 금속 배선(24)에 의하여 서로 적절히 연결될 수 있다.
상기 절연막 층(20)은 여러 절연막들이 적층된 구조일 수 있는데, 가장 상부 층은 패시베이션 층(30)으로 구성될 수 있다. 상기 패시베이션 층(30)은 예를 들면, 실리콘 질화물 층일 수 있다.
그런 다음, 재배선(redistribution)을 통하여 제 1 패드(122A) 및 제 2 패드(122B)가 구비될 수 있다. 특히, 상기 제 1 패드(122A)는 상기 비소자 영역에 구비되고, 제 2 패드(122B)는 상기 소자 영역 내에 구비되되, 상기 패시베이션 층(30)의 상부에 구비될 수 있다. 특히, 상기 제 2 패드(122B)는 상기 메인 입출력 버퍼(124) 및/또는 보조 입출력 버퍼(126)의 수직 방향 상부에 구비될 수 있다.
상기 제 2 패드(122B)는 금속 배선(24)과 콘택 플러그(26)를 통하여 전기적으로 접속될 수 있다. 도 7에서는 상기 제 2 패드(122B)와 상기 콘택 플러그(26)가 물리적으로 식별 가능한 것처럼 도시하였지만, 이들은 일체로 형성될 수도 있다.
상기 제 1 패드(122A)는 패시베이션 층(30)의 상부에 형성되는 것이 아니기 때문에 본딩 와이어와 같은 커넥터를 접합할 때 가해지는 충격이 하부의 기판까지 전달된다. 때문에, 만일 그 하부에 소자가 형성된 영역에 상기 제 1 패드(122A)가 배치되는 경우 소자들의 심각한 손상이 우려되며, 그로 인한 소자들의 손상을 방지하기 위하여 상기 제 1 패드(122A)는 비소자 영역에 배치될 수 있다.
한편, 제 2 패드(122B)는 패시베이션 층(30)의 상부에 형성되기 때문에 커넥터를 접합할 때 가해지는 충격이 패시베이션 층(30)에 의하여 차단된다. 따라서, 그 하부에 반도체 소자들이 형성되어 있어도 상기 충격으로 인해 반도체 소자들이 손상될 우려는 낮다. 이와 같이 제 2 패드(122B)를 패시베이션 층(30)의 상부에 형성하면, 제 2 패드(122B)가 소자 영역에 형성되어도 무방하기 때문에 칩 크기를 증가시킬 필요가 없게 된다. 다시 말해, 칩 사이즈의 증가 없이도, 제 2 패드(122B)를 구비하여 반도체 패키지의 고속 동작을 꾀할 수 있는 효과가 있다.
도 8a 내지 도 8c는 도 7에 나타낸 구조의 반도체 칩을 제조하기 위한 방법을 순서에 따라 나타낸 부분 단면도들이다.
먼저 도 8a를 참조하면, 소자 영역과 비소자 영역을 포함하는 기판이 제공되고, 상기 소자 영역에 메인 입출력 버퍼(124) 및 보조 입출력 버퍼(126)를 포함한 반도체 소자들을 형성하여 기판 및 소자층(10)이 형성된다. 그런 다음, 상기 기판 및 소자층(10)의 상부에 층간 배선에 사용될 콘택홀을 구비한 층간 절연막을 형성하고 콘택 플러그를 형성하는 일련의 공정을 적절히 반복 수행하여 금속 배선(24)을 포함하는 절연막 층(20)을 형성할 수 있다. 도 8a에서는 상기 절연막 층(20)이 단일층인 것처럼 도시되었지만 서로 상이하거나 동일한 물질로 된 여러 절연막들이 적층되어 있을 수 있다.
특히, 상기 절연막 층(20)의 최상부에는 실리콘 질화물과 같은 물질을 이용하여 패시베이션 물질막(30m)을 형성할 수 있다.
이러한 반도체 소자들의 제조, 층간 절연막과 금속 배선의 형성은 본 발명이 속하는 기술 분야의 통상의 기술자에게 잘 알려져 있으므로 여기서는 상세한 설명을 생략한다.
도 8b를 참조하면, 제 1 패드 및 제 2 패드와 연결하고자 하는 금속 배선을 노출시킬 수 있다. 이 때, 제 2 패드와의 연결을 위한 금속 배선의 노출은 콘택홀로 금속 배선의 제한적인 영역만이 노출되도록 할 수도 있고, 금속 배선의 넓은 영역이 노출되도록 할 수 있다. 이는 추후에 형성될 패드가 부담하게 될 전기적인 버짓(budget) 등을 고려하여 결정할 수 있다.
그런 다음, 패드 물질막(122m)을 콘포말하게(conformal) 형성할 수 있다. 상기 패드 물질막(122m)은 도전성 물질막일 수 있으며, 금속, 전기전도성 금속 질화물, 전기전도성 금속 산화물 등으로 이루어질 수 있고, 단일층일 수도 있고 여러 물질이 적층된 적층막일 수도 있다.
상기 패드 물질막(122m)이 형성될 때 상기 콘택홀이 매립되어 콘택 플러그(26)가 일체로 형성될 수도 있고, 상기 콘택 플러그(26)를 형성한 후 상기 패드 물질막(122m)을 별도로 형성할 수도 있다.
이러한 콘택홀의 형성, 물질막의 형성은 본 발명이 속하는 기술 분야의 통상의 기술자에게 잘 알려져 있으므로 여기서는 상세한 설명을 생략한다.
도 8c를 참조하면, 예를 들면, 포토리소그래피 공정을 이용하여 제 1 패드(122A) 및 제 2 패드(122B)를 형성한 후, 그 위를 절연 물질막(40m)으로 피복할 수 있다.
계속하여 상기 제 1 패드(122A) 및 제 2 패드(122B)를 노출시키기 위하여, 예를 들면 포토리소그래피 공정을 이용하여 상기 절연 물질막(40m)을 일부 제거함으로써 도 7과 같은 구조의 반도체 칩을 얻을 수 있다.
이상에서 설명한 제조 방법은 예시적인 것이고, 본 발명이 속하는 기술 분야의 통상의 기술자는 여러 가지 다양한 제조 방법을 고안해 낼 수 있을 것이다.
이와 같이 금속 배선을 노출시켜 만들어진 반도체 칩 자체는 통상의 반도체 칩과 동일하게 사용될 수 있다. 즉, 상기 비소자 영역의 상기 패시베이션 물질막(30m)을 일부 제거하여 노출된 상기 금속 배선(24)이 통상의 반도체 칩 패드가 되며, 이 때 제 2 패드(122B)는 형성되지 않으므로 보조 입출력 버퍼(126)는 사용되지 않는 더미 회로가 되는 것이다. 또한 상기 패시베이션 물질막(30m) 부분 제거 공정용 마스크 선택에 따라 제 2 패드용 상기 콘택홀을 형성하지 않고 상기 비소자 영역의 패시베이션 물질막(30m)만 일부 제거하여 상기 반도체 칩 패드를 형성할 수 있다.
도 9는 본 발명의 일부 실시예에 따른 반도체 패키지(300)를 나타낸 측단면도이다.
도 9를 참조하면, 기판(310) 위에 복수의 반도체 칩들(320)이 적층되는데, 상기 복수의 반도체 칩들(320)은 상기 기판(310)과 직접 전기적으로 연결되는 제 1 반도체 칩 그룹(320A) 및 상기 기판(310)과 직접 전기적으로 연결되지 않는 제 2 반도체 칩 그룹(320B)을 포함한다.
도 9의 복수의 반도체 칩들(320)은 에폭시 몰딩 수지와 같은 봉지 물질에 의하여 봉지될 수 있으며, 여기서는 편의를 위하여 봉지 물질의 도시는 생략하였다. 또한, 도 9에서는 기판(310) 위에 8 개의 반도체 칩들이 적층되는 예를 도시하였지만, 적층되는 반도체 칩들의 수는 이보다 적을 수도 있고 이보다 많을 수도 있다. 편의상 여기서는 상기 기판(310)에 가까운 반도체 칩부터 차례로 제 1 칩(320A-1), 제 2 칩(320B-1), 제 3 칩(320B-2), 제 4 칩(320B-3), 제 5 칩(320A-2), 제 6 칩(320B-4), 제 7 칩(320B-5), 제 8 칩(320B-6)으로 지칭한다.
제 1 반도체 칩 그룹(320A) 및 제 2 반도체 칩 그룹(320B)에 관한 위의 정의에 따라 제 1 칩(320A-1), 및 제 5 칩(320A-2)은 상기 제 1 반도체 칩 그룹(320A)에 속하고, 제 2 칩(320B-1), 제 3 칩(320B-2), 제 4 칩(320B-3), 제 6 칩(320B-4), 제 7 칩(320B-5), 및 제 8 칩(320B-6)은 제 2 반도체 칩 그룹(320B)에 속한다.
상기 제 1 반도체 칩 그룹(320A)에 속하는 제 1 칩(320A-1), 및 제 5 칩(320A-2)은 제 1 패드(322A) 및 제 2 패드(322B)를 포함하고, 상기 제 1 패드(322A)는 제 1 커넥터(330A)를 통하여 기판(310)의 패드(312)에 연결되고, 상기 제 2 패드(322B)는 제 2 커넥터(330B)를 통하여 제 2 반도체 칩 그룹(320B)에 속하는 반도체 칩에 연결된다. 상기 제 1 반도체 칩 그룹(320A)에 속하는 제 1 칩(320A-1)과 제 5 칩(320A-2)에는 각각 보조 입출력 버퍼가 구비되지만, 여기서는 반도체 칩들(320)의 배치에 관하여 설명하므로 보조 입출력 버퍼에 관한 설명은 생략한다.
도 1 및 도 6의 실시예에서는 적층되는 반도체 칩들이 기판 위에 적층됨에 따라 한 방향으로만 일정한 간격으로 오프셋되면서 적층되는 예가 도시되었다. 반면, 도 9의 실시예에서는 제 1 반도체 칩 그룹(320A)에 속하는 반도체 칩들(320A-1, 320A-2)이 수직 방향으로 일정한 위치에 배치되도록 하고, 상기 반도체 칩들(320A-1, 320A-2) 각각에 대응되는 제 2 반도체 칩 그룹(320B)에 속하는 반도체 칩들이 순차적으로 오프셋되도록 구성된다.
이와 같이 구성함으로써 적층된 전체 반도체 칩들(320)이 갖는 풋프린트가 감소하여 기판 면적을 효율적으로 사용하는 것이 가능하다.
도 10은 본 발명의 일부 실시예에 따른 반도체 패키지(400)를 나타낸 측단면도이다.
도 10을 참조하면, 기판(410) 위에 복수의 반도체 칩들(420)이 적층되는데, 상기 복수의 반도체 칩들(420)은 상기 기판(410)과 직접 전기적으로 연결되는 제 1 반도체 칩 그룹(420A) 및 상기 기판(410)과 직접 전기적으로 연결되지 않는 제 2 반도체 칩 그룹(420B)을 포함한다.
도 10에서는 기판(410) 위에 8 개의 반도체 칩들이 적층되는 예를 도시하였지만, 적층되는 반도체 칩들의 수는 이보다 적을 수도 있고 이보다 많을 수도 있다. 편의상 여기서는 상기 기판(410)에 가까운 반도체 칩부터 차례로 제 1 칩(420A-1), 제 2 칩(420B-1), 제 3 칩(420B-2), 제 4 칩(420B-3), 제 5 칩(420A-2), 제 6 칩(420B-4), 제 7 칩(420B-5), 제 8 칩(420B-6)으로 지칭한다.
제 1 반도체 칩 그룹(420A) 및 제 2 반도체 칩 그룹(420B)에 관한 위의 정의에 따라 제 1 칩(420A-1), 및 제 5 칩(420A-2)은 상기 제 1 반도체 칩 그룹(420A)에 속하고, 제 2 칩(420B-1), 제 3 칩(420B-2), 제 4 칩(420B-3), 제 6 칩(420B-4), 제 7 칩(420B-5), 및 제 8 칩(420B-6)은 제 2 반도체 칩 그룹(420B)에 속한다.
상기 제 1 반도체 칩 그룹(420A)에 속하는 제 1 칩(420A-1), 및 제 5 칩(420A-2)은 각각 제 1 패드(422A) 및 제 2 패드(422B)를 포함하고, 상기 제 1 패드(422A)는 제 1 커넥터(430A)를 통하여 기판(410)의 패드(412)에 연결되고, 상기 제 2 패드(422B)는 제 2 커넥터(430B)를 통하여 제 2 반도체 칩 그룹(420B)에 속하는 반도체 칩에 연결된다. 여기서는 제 2 커넥터(430B)가 도 9에서와는 달리 쓰루 실리콘 비아(through silicon via)가 사용되고 있다.
구체적으로 표현되지는 않았지만 적층된 상기 반도체 칩들에는 각각 보조 입출력 버퍼(426)가 구비되며, 구체적인 회로적 구성은 도 2 내지 도 5를 참조하여 설명하였으므로 여기서는 상세한 설명을 생략한다. 다만, 개략적으로 살펴보면, 제 1 패드(422A)와 메인 입출력 버퍼를 통하여 입력된 신호 또는 데이터는 제 1 칩(420A_1)의 내부 회로로 전달되거나 또는 보조 입출력 버퍼(426) 및 제 2 패드(422B)를 통하여 제 2 반도체 칩 그룹(420B) 쪽으로 전달될 수 있다. 상기 신호 또는 데이터는 쓰루 실리콘 비아인 제 2 커넥터(430B)를 따라 전달되다가 해당 칩의 보조 입출력 버퍼(426)를 거쳐 그 칩의 내부 회로로 전달될 수 있다.
도 10의 실시예는 적층된 반도체 칩들(420)이 갖는 풋 프린트가 더욱 감소하여 기판 면적을 더욱 효율적으로 사용하는 것이 가능하다.
도 11은 본 발명의 일부 실시예에 따른 반도체 패키지(500)를 나타낸 측단면도이다.
도 11을 참조하면, 기판(510) 위에 복수의 반도체 칩들(520)이 적층되는데, 상기 복수의 반도체 칩들(520)은 상기 기판(510)과 직접 전기적으로 연결되는 제 1 반도체 칩 그룹(520A) 및 상기 기판(510)과 직접 전기적으로 연결되지 않는 제 2 반도체 칩 그룹(520B)을 포함한다.
도 11에서는 기판(510) 위에 8 개의 반도체 칩들이 적층되는 예를 도시하였지만, 적층되는 반도체 칩들의 수는 이보다 적을 수도 있고 이보다 많을 수도 있다. 편의상 여기서는 상기 기판(510)에 가까운 반도체 칩부터 차례로 제 1 칩(520B-1), 제 2 칩(520B-2), 제 3 칩(520B-3), 제 4 칩(520A-1), 제 5 칩(520B-4), 제 6 칩(520B-5), 제 7 칩(520B-6), 제 8 칩(520A-2)으로 지칭한다.
제 1 반도체 칩 그룹(520A) 및 제 2 반도체 칩 그룹(520B)에 관한 위의 정의에 따라 제 4 칩(520A-1), 및 제 8 칩(520A-2)은 상기 제 1 반도체 칩 그룹(520A)에 속하고, 제 1 칩(520B-1), 제 2 칩(520B-2), 제 3 칩(520B-3), 제 5 칩(520B-4), 제 6 칩(520B-5), 및 제 7 칩(520B-6)은 제 2 반도체 칩 그룹(520B)에 속한다.
상기 제 1 반도체 칩 그룹(520A)에 속하는 제 4 칩(520A-1), 및 제 8 칩(520A-2)은 각각 제 1 패드(522A) 및 제 2 패드(522B)를 포함하고, 상기 제 1 패드(522A)는 제 1 커넥터(530A)를 통하여 기판(510)의 패드(512)에 연결되고, 상기 제 2 패드(522B)는 제 2 커넥터(530B)를 통하여 제 2 반도체 칩 그룹(520B)에 속하는 반도체 칩에 연결된다. 여기서는 제 2 커넥터(530B)로서 쓰루 실리콘 비아(through silicon via)가 사용되고 있다. 특히, 상기 제 2 커넥터(530B)는 제 1 반도체 칩 그룹(520A)에 속하는 반도체 칩(520A_1, 520A_2)도 관통한다.
구체적으로 표현되지는 않았지만 적층된 상기 반도체 칩들에는 각각 보조 입출력 버퍼(526)가 구비되며, 구체적인 회로적 구성은 도 2 내지 도 5를 참조하여 설명하였으므로 여기서는 설명을 생략한다. 다만, 개략적으로 살펴보면, 제 1 패드(522A)와 메인 입출력 버퍼를 통하여 입력된 신호 또는 데이터는 제 4 칩(520A_1)의 내부 회로로 전달되거나 또는 보조 입출력 버퍼(526) 및 제 2 패드(522B)를 통하여 제 2 반도체 칩 그룹(520B) 쪽으로 전달될 수 있다. 상기 신호 또는 데이터는 쓰루 실리콘 비아인 제 2 커넥터(530B)를 따라 전달되다가 해당 칩의 제 2 패드(522B) 및 보조 입출력 버퍼(526)를 순차로 거쳐 그 칩의 내부 회로로 전달될 수 있다.
도 11의 실시예는 적층된 반도체 칩들(520)이 갖는 풋 프린트가 더더욱 감소하여 기판 면적을 더더욱 효율적으로 사용하는 것이 가능하다.
도 12는 본 발명의 기술적 사상에 의한 반도체 패키지를 포함하는 메모리 모듈(1000)의 평면도이다.
구체적으로, 메모리 모듈(1000)은 인쇄회로 기판(1100) 및 복수의 반도체 패키지(1200)를 포함할 수 있다.
복수의 반도체 패키지(1200)는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 패키지이거나 이를 포함할 수 있다. 특히, 복수의 반도체 패키지(1200)는 앞에서 설명한 본 발명의 기술적 사상에 의한 실시예에 따른 반도체 패키지들 중에서 선택되는 적어도 하나의 반도체 패키지를 포함할 수 있다.
본 발명의 기술적 사상에 따른 메모리 모듈(1000)은 인쇄회로 기판의 한쪽 면에만 복수의 반도체 패키지(1200)를 탑재한 SIMM (single in-lined memory module), 또는 복수의 반도체 패키지(1200)가 양면에 배열된 DIMM (dual in-lined memory module)일 수 있다. 또한, 본 발명의 기술적 사상에 따른 메모리 모듈(1000)은 외부로부터의 신호들을 복수의 반도체 패키지(1200)에 각각 제공하는 AMB (advanced memory buffer)를 갖는 FBDIMM (fully buffered DIMM)일 수 있다.
도 13은 본 발명의 기술적 사상에 의한 반도체 패키지를 포함하는 메모리 카드(2000)의 개략도이다.
구체적으로, 메모리 카드(2000)는 제어기(2100)와 메모리(2200)가 전기적인 신호를 교환하도록 배치될 수 있다. 예를 들면, 제어기(2100)에서 명령을 내리면, 메모리(2200)는 데이터를 전송할 수 있다.
메모리(2200)는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 메모리 소자를 포함할 수 있다. 특히, 메모리(2200)는 앞에서 설명한 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 메모리 소자들 중에서 선택되는 적어도 하나의 반도체 소자의 구조를 포함할 수 있다.
메모리 카드(2000)는 다양한 종류의 카드, 예를 들어 메모리 스틱 카드 (memory stick card), 스마트 미디어 카드 (smart media card: SM), 씨큐어 디지털 카드 (secure digital card: SD), 미니-씨큐어 디지털 카드 (mini-secure digital card: 미니 SD), 및 멀티미디어 카드 (multimedia card: MMC) 등과 같은 다양한 메모리 카드를 구성할 수 있다.
도 14는 본 발명의 기술적 사상에 따른 반도체 패키지를 포함하는 메모리 장치(3200)의 일 예를 도시한 블록도이다.
도 14를 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(3200)는 메모리 모듈(3210)을 포함한다. 상기 메모리 모듈(3210)은 상술된 실시예들에 개시된 반도체 패키지들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 메모리 모듈(3210)은 다른 형태의 반도체 기억 소자(예를 들면, 비휘발성 기억 장치 및/또는 에스램 장치등)를 더 포함할 수 있다. 상기 메모리 장치(3200)는 호스트(Host)와 상기 메모리 모듈(3210) 간의 데이터 교환을 제어하는 메모리 컨트롤러(3220)를 포함할 수 있다.
상기 메모리 컨트롤러(3220)는 메모리 카드의 전반적인 동작을 제어하는 프로세싱 유닛(3222)을 포함할 수 있다. 또한, 상기 메모리 컨트롤러(3220)는 상기 프로세싱 유닛(3222)의 동작 메모리로써 사용되는 에스램(3221, SRAM)을 포함할 수 있다. 이에 더하여, 상기 메모리 컨트롤러(3220)는 호스트 인터페이스(3223), 메모리 인터페이스(3225)를 더 포함할 수 있다. 상기 호스트 인터페이스(3223)는 메모리 장치(3200)와 호스트(Host)간의 데이터 교환 프로토콜을 구비할 수 있다. 상기 메모리 인터페이스(3225)는 상기 메모리 컨트롤러(3220)와 상기 기억 장치(3210)를 접속시킬 수 있다. 더 나아가서, 상기 메모리 컨트롤러(3220)는 에러 정정 블록(3224, ECC)을 더 포함할 수 있다. 상기 에러 정정 블록(3224)은 상기 메모리 모듈(3210)로부터 독출된 데이터의 에러를 검출 및 정정할 수 있다. 도시하지 않았지만, 상기 메모리 장치(3200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수도 있다. 상기 메모리 장치(3200)는 컴퓨터 시스템의 하드디스크를 대체할 수 있는 솔리드 스테이트 드라이브(SSD, Solid State Drive)로도 구현될 수 있다.
도 15는 본 발명의 기술적 사상에 따른 반도체 패키지를 포함하는 전자 시스템(4100)의 일 예를 도시한 블록도이다.
도 15를 참조하면, 본 발명의 일 실시예에 따른 전자 시스템(4100)은 컨트롤러(4110), 입출력 장치(4120, I/O), 메모리 장치(4130, memory device), 인터페이스(4140) 및 버스(4150, bus)를 포함할 수 있다. 상기 컨트롤러(4110), 입출력 장치(4120), 메모리 장치(4130) 및/또는 인터페이스(4140)는 상기 버스(4150)를 통하여 서로 결합될 수 있다. 상기 버스(4150)는 데이터들이 이동되는 통로(path)에 해당한다.
상기 컨트롤러(4110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로 컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(4120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 상기 메모리 장치(4130)는 데이터 및/또는 커맨드 등을 저장할 수 있다. 상기 메모리 장치(4130)는 상술된 실시예들에 개시된 반도체 패키지들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 메모리 장치(4130)는 다른 형태의 반도체 메모리 소자(예를 들면, 비휘발성 메모리 장치 및/또는 에스램 장치등)를 더 포함할 수 있다. 상기 인터페이스(4140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(4140)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(4140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 상기 전자 시스템(4100)은 상기 컨트롤러(4110)의 동작을 향상시키기 위한 동작 메모리 소자로서, 고속의 디램 소자 및/또는 에스램 소자 등을 더 포함할 수도 있다.
상기 전자 시스템(4100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
이상에서 살펴본 바와 같이 본 발명의 바람직한 실시예에 대해 상세히 기술되었지만, 본 발명이 속하는 기술분야에 있어서 통상의 지식을 가진 사람이라면, 첨부된 청구 범위에 정의된 본 발명의 정신 및 범위를 벗어나지 않으면서 본 발명을 여러 가지로 변형하여 실시할 수 있을 것이다. 따라서 본 발명의 앞으로의 실시예들의 변경은 본 발명의 기술을 벗어날 수 없을 것이다.
본 발명은 반도체 산업에 유용하게 이용될 수 있다.
110, 210, 310, 410, 510: 기판
112, 212, 312, 412, 512: 패드
114: 저속 패드
120, 220, 320, 420, 520: 반도체 칩들
120A, 220A, 320A, 420A, 520A: 제 1 반도체 칩 그룹
120B, 220B, 320B, 420B, 520B: 제 2 반도체 칩 그룹
122A, 122A', 122A", 222A, 322A, 422A, 522A: 제 1 패드
122B, 122B', 122B", 222B, 322B, 422B, 522B: 제 2 패드
122C: 제 3 패드
124, 124', 124": 메인 입출력 버퍼
126, 126', 126", 426, 526: 보조 입출력 버퍼
127, 127', 127": 내부 회로
130A, 230A, 330A, 430A, 530A: 제 1 커넥터
130B, 230B, 330B, 430B, 530B: 제 2 커넥터
130C: 제 3 커넥터

Claims (20)

  1. 기판 상에 적층된 복수의 반도체 칩들을 포함하는 반도체 패키지로서,
    상기 반도체 칩들은 상기 기판과 직접 전기적으로 연결되는 반도체 칩들을 포함하는 제 1 반도체 칩 그룹 및 상기 기판과 직접 전기적으로 연결되지 않는 반도체 칩들을 포함하는 제 2 반도체 칩 그룹을 포함하고,
    상기 제 1 반도체 칩 그룹의 반도체 칩들은 상기 기판과 입출력하기 위한 메인 입출력 버퍼(main I/O buffer) 및 상기 제 2 반도체 칩 그룹의 반도체 칩들과 입출력하기 위한 보조 입출력 버퍼(secondary I/O buffer)를 포함하고,
    상기 제 1 반도체 칩 그룹의 반도체 칩들은 상기 기판과 통신할 수 있는 제 1 패드 및 상기 제 2 반도체 칩 그룹의 반도체 칩과 통신할 수 있는 제 2 패드를 포함하고,
    상기 메인 입출력 버퍼는 상기 제 1 패드와 상기 제 1 반도체 칩 그룹의 반도체 칩의 내부 회로 사이에 위치하고,
    상기 보조 입출력 버퍼는 상기 제 1 패드와 상기 제 2 패드 사이에 위치하는 것을 특징으로 하는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 보조 입출력 버퍼는 상기 메인 입출력 버퍼에 비하여 버퍼링 용량이 더 작은 것을 특징으로 하는 반도체 패키지.
  3. 삭제
  4. 삭제
  5. 삭제
  6. 제 1 항에 있어서,
    상기 각 제 2 반도체 칩 그룹의 반도체 칩들이, 상기 제 1 반도체 칩 그룹의 보조 입출력 버퍼와 동일한 보조 입출력 버퍼를 더 포함하고,
    상기 제 1 반도체 칩 그룹의 반도체 칩의 보조 입출력 버퍼가 상기 제 2 반도체 칩 그룹의 반도체 칩의 보조 입출력 버퍼와 전기적으로 연결된 것을 특징으로 하는 반도체 패키지.
  7. 삭제
  8. 삭제
  9. 삭제
  10. 제 1 항에 있어서,
    제 1 반도체 칩 그룹의 반도체 칩들이 둘 이상인 것을 특징으로 하는 반도체 패키지.
  11. 삭제
  12. 기판 상에 적층된 복수의 반도체 칩들을 포함하는 반도체 패키지로서,
    상기 반도체 패키지는 하나 이상의 채널을 통하여 외부와 통신하고,
    상기 반도체 칩들은 상기 기판과 직접 전기적으로 연결되는 반도체 칩들을 포함하는 제 1 반도체 칩 그룹 및 상기 기판과 직접 전기적으로 연결되지 않는 반도체 칩들을 포함하는 제 2 반도체 칩 그룹을 포함하고,
    상기 제 1 반도체 칩 그룹의 반도체 칩들은 상기 기판과 직접 전기적으로 연결된 제 1 패드 및 상기 제 2 반도체 칩 그룹의 반도체 칩과 직접 전기적으로 연결된 제 2 패드를 포함하고,
    상기 제 1 패드 및 상기 제 2 패드가 동일한 채널의 통신에 이용되고,
    상기 제 2 패드가 상기 제 1 반도체 칩 그룹의 반도체 칩의 패시베이션층 위에 제공되고, 상기 제 2 패드는 상기 패시베이션층을 관통하는 콘택과 전기적으로 연결된 것을 특징으로 하는 반도체 패키지.
  13. 제 12 항에 있어서,
    상기 제 1 반도체 칩 그룹의 반도체 칩들 및 상기 제 2 반도체 칩 그룹의 반도체 칩들의 활성면들이 동일한 방향을 향하는 것을 특징으로 하는 반도체 패키지.
  14. 삭제
  15. 제 12 항에 있어서,
    상기 제 1 반도체 칩 그룹에 속하는 반도체 칩들의 수가 상기 적층된 복수의 반도체 칩들의 수의 1/2보다 작거나 같은 것을 특징으로 하는 반도체 패키지.
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 제 1 항, 제 2 항, 제 6 항, 제 10 항, 제 12 항, 제 13 항, 및 제 15 항 중의 어느 한 항에 따른 반도체 패키지를 포함하는 전자 시스템.

KR1020130025253A 2013-03-08 2013-03-08 반도체 패키지 KR102041500B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020130025253A KR102041500B1 (ko) 2013-03-08 2013-03-08 반도체 패키지
US14/201,756 US9391048B2 (en) 2013-03-08 2014-03-07 Semiconductor package

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020130025253A KR102041500B1 (ko) 2013-03-08 2013-03-08 반도체 패키지

Publications (2)

Publication Number Publication Date
KR20140110619A KR20140110619A (ko) 2014-09-17
KR102041500B1 true KR102041500B1 (ko) 2019-11-06

Family

ID=51486890

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130025253A KR102041500B1 (ko) 2013-03-08 2013-03-08 반도체 패키지

Country Status (2)

Country Link
US (1) US9391048B2 (ko)
KR (1) KR102041500B1 (ko)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
ITUA20164724A1 (it) * 2016-06-28 2017-12-28 St Microelectronics Srl Dispositivo elettronico a semiconduttori con migliorate caratteristiche di testabilita' e relativo metodo di incapsulamento
KR102657544B1 (ko) * 2016-09-05 2024-04-16 에스케이하이닉스 주식회사 반도체 장치 및 이를 포함하는 반도체 시스템
KR102578797B1 (ko) 2018-02-01 2023-09-18 삼성전자주식회사 반도체 패키지
CN112567352B (zh) 2018-08-14 2024-07-30 拉姆伯斯公司 经封装的集成设备
KR102628536B1 (ko) * 2019-02-01 2024-01-25 에스케이하이닉스 주식회사 적층 칩 구조를 가지는 반도체 패키지
EP3928319A4 (en) 2019-02-22 2022-11-30 Micron Technology, Inc. MEMORY DEVICE INTERFACE AND METHOD
EP4081954A4 (en) 2019-12-27 2023-04-05 Micron Technology, Inc. NEUROMORPHIC STORAGE DEVICE AND METHOD
EP4085458A4 (en) * 2019-12-30 2023-05-31 Micron Technology, Inc. STORAGE DEVICE INTERFACE AND METHOD
WO2021138408A1 (en) 2019-12-31 2021-07-08 Micron Technology, Inc. Memory module mutiple port buffer techniques
US11309301B2 (en) 2020-05-28 2022-04-19 Sandisk Technologies Llc Stacked die assembly including double-sided inter-die bonding connections and methods of forming the same
US11335671B2 (en) * 2020-05-28 2022-05-17 Sandisk Technologies Llc Stacked die assembly including double-sided inter-die bonding connections and methods of forming the same
KR20220000285A (ko) * 2020-06-25 2022-01-03 삼성전자주식회사 반도체 패키지

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100699807B1 (ko) 2006-01-26 2007-03-28 삼성전자주식회사 적층 칩 및 그를 갖는 적층 칩 패키지
US20080290493A1 (en) * 2003-11-28 2008-11-27 Renesas Technology Corp. Stacked chip semiconductor device

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6025647A (en) 1997-11-24 2000-02-15 Vlsi Technology, Inc. Apparatus for equalizing signal parameters in flip chip redistribution layers
US6376904B1 (en) 1999-12-23 2002-04-23 Rambus Inc. Redistributed bond pads in stacked integrated circuit die package
TW577152B (en) 2000-12-18 2004-02-21 Hitachi Ltd Semiconductor integrated circuit device
US20050046022A1 (en) 2003-08-26 2005-03-03 Micrel, Incorporated Semiconductor devices integrated with wafer-level packaging
TWI236127B (en) 2003-10-07 2005-07-11 Via Tech Inc Input/output structure and integrated circuit using the same
JP2005260053A (ja) * 2004-03-12 2005-09-22 Nec Electronics Corp 半導体装置及び半導体装置の製造方法
JP4377269B2 (ja) * 2004-03-19 2009-12-02 Ｎｅｃエレクトロニクス株式会社 半導体装置
US7342312B2 (en) 2004-09-29 2008-03-11 Rohm Co., Ltd. Semiconductor device
KR100800473B1 (ko) 2006-06-30 2008-02-04 삼성전자주식회사 재배선 칩 패드를 갖는 적층 칩 및 이를 이용한 적층 칩패키지
TWI370515B (en) 2006-09-29 2012-08-11 Megica Corp Circuit component
TW200824075A (en) 2006-11-16 2008-06-01 Via Tech Inc Multi-chip structure
US7760533B2 (en) * 2007-10-02 2010-07-20 Micron Technology, Inc. Systems, methods and devices for arbitrating die stack position in a multi-bit stack device
KR100910229B1 (ko) 2007-11-13 2009-07-31 주식회사 하이닉스반도체 적층 반도체 패키지
US8001513B2 (en) 2008-08-25 2011-08-16 Micron Technology, Inc. Integrated circuit apparatus, systems, and methods
KR20100135091A (ko) 2009-06-16 2010-12-24 삼성전자주식회사 적층형 반도체 장치 및 이를 포함하는 반도체 시스템
US8907457B2 (en) 2010-02-08 2014-12-09 Micron Technology, Inc. Microelectronic devices with through-substrate interconnects and associated methods of manufacturing
KR20110137565A (ko) 2010-06-17 2011-12-23 삼성전자주식회사 반도체 칩 패키지 및 반도체 칩 패키지의 제조 방법
KR101692441B1 (ko) * 2010-08-25 2017-01-03 삼성전자주식회사 반도체 패키지
KR20120119960A (ko) * 2011-04-21 2012-11-01 삼성전자주식회사 마이크로 범프 연결성을 테스트할 수 있는 반도체 장치

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080290493A1 (en) * 2003-11-28 2008-11-27 Renesas Technology Corp. Stacked chip semiconductor device
KR100699807B1 (ko) 2006-01-26 2007-03-28 삼성전자주식회사 적층 칩 및 그를 갖는 적층 칩 패키지

Also Published As

Publication number Publication date
US20140252656A1 (en) 2014-09-11
US9391048B2 (en) 2016-07-12
KR20140110619A (ko) 2014-09-17

Similar Documents

Publication Publication Date Title
KR102041500B1 (ko) 반도체 패키지
US10217722B2 (en) Semiconductor packages having asymmetric chip stack structure
US9985002B2 (en) Thin stack packages
US10262972B2 (en) Semiconductor packages including stacked chips
KR102053349B1 (ko) 반도체 패키지
US9478487B2 (en) Semiconductor package
US10741529B2 (en) Semiconductor packages
CN104576546B (zh) 半导体封装件及其制造方法
US9953965B2 (en) Semiconductor package
TW201834188A (zh) 具有重新分配線結構的半導體封裝
CN112786565A (zh) 具有中介层桥的层叠封装
US10998294B2 (en) Semiconductor packages having stacked chip structure
KR102122460B1 (ko) 반도체 패키지
US10903189B2 (en) Stack packages including stacked semiconductor dies
US20220328412A1 (en) Semiconductor packages
US11557571B2 (en) Stack packages including passive devices
US20200286856A1 (en) Stack semiconductor packages having wire-bonding connection structure
US20230143139A1 (en) Stack packages including bonding wire interconnections

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant