KR102122460B1 - 반도체 패키지 - Google Patents

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    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Abstract

본 발명은 반도체 패키지에 관한 것으로서, 보다 구체적으로 기판 상에 적층된 복수의 제 1 반도체 칩들; 및 상기 복수의 제 1 반도체 칩들 상에 배치된 제 2 반도체 칩을 포함하고, 상기 복수의 제 1 반도체 칩들은 제 1 반도체 칩 그룹과 제 2 반도체 칩 그룹을 포함하고, 상기 제 1 반도체 칩 그룹은 상기 제 2 반도체 칩과 제 1 채널을 통하여 전기적으로 연결되고, 상기 제 2 반도체 칩 그룹은 상기 제 2 반도체 칩과 제 2 채널을 통하여 전기적으로 연결되고, 상기 제 1 채널 및 상기 제 2 채널 중 적어도 하나는 상기 제 2 반도체 칩의 직접 하부에 배치된 제 1 반도체 칩의 상부 표면을 따라 연장되는 반도체 패키지에 관한 것이다. 본 발명은 동작 속도가 빠르면서도 소비전력이 적고 두께도 얇은 반도체 패키지를 저렴하게 제공할 수 있는 효과가 있다.

Description

반도체 패키지 {Semiconductor package}
본 발명은 반도체 패키지에 관한 것으로서, 더욱 구체적으로는 동작 속도가 빠르면서도 소비전력이 적고 가격이 저렴하며 두께도 얇은 반도체 패키지를 제공하는 것이다.
반도체 장치의 소비전력을 낮게 유지하면서 동작 속도를 높이기 위하여 둘 이상의 채널들이 채용되고 있다. 즉, 둘 이상의 채널을 통하여 컨트롤러와 메모리 장치가 서로 통신하도록 구성되는 반도체 장치가 늘고 있다. 그러나, 둘 이상의 채널을 채용하는 경우 복잡한 라우팅(routing)이 수반됨에 따라 기판의 비용이 비싸지고, 반도체 장치의 전체적인 두께도 두꺼운 경향이 있으며, 이러한 점에서 개선의 여지가 있다.
본 발명이 이루고자 하는 기술적 과제는 동작 속도가 빠르면서도 소비전력이 적고 가격이 저렴하며 두께도 얇은 반도체 패키지를 제공하는 것이다.
본 발명은 상기 첫 번째 기술적 과제를 이루기 위하여, 기판 상에 적층된 복수의 제 1 반도체 칩들; 및 상기 복수의 제 1 반도체 칩들 상에 배치된 제 2 반도체 칩을 포함하는 반도체 패키지를 제공한다. 이 때, 상기 복수의 제 1 반도체 칩들은 제 1 반도체 칩 그룹과 제 2 반도체 칩 그룹을 포함하고, 상기 제 1 반도체 칩 그룹은 상기 제 2 반도체 칩과 제 1 채널을 통하여 전기적으로 연결되고, 상기 제 2 반도체 칩 그룹은 상기 제 2 반도체 칩과 제 2 채널을 통하여 전기적으로 연결되고, 상기 제 1 채널 및 상기 제 2 채널 중 적어도 하나는 상기 보수의 제 1 반도체 칩들 중 최상부에 배치된 제 1 반도체 칩의 상부 표면을 따라 연장될 수 있다.
또한, 상기 제 1 채널 및 상기 제 2 채널 중 적어도 하나는 상기 상부 표면 위에 형성된 재배선 또는 인터포저(interposer)에 의하여 연장될 수 있다. 특히, 상기 제 2 반도체 칩은 상기 제 1 반도체 칩들을 제어하기 위한 컨트롤러일 수 있다.
또, 상기 기판은, 제 1 표면 및 상기 제 1 표면의 반대쪽에 있는 제 2 표면을 갖는 절연체; 상기 제 1 표면 상에 형성된 제 1 기판 배선 및 상기 제 2 표면 상에 형성된 제 2 기판 배선; 및 상기 제 1 기판 배선과 상기 제 2 기판 배선을 연결하는 비어(via)를 포함할 수 있다. 이 때, 상기 제 1 표면과 상기 제 2 표면의 사이에는 전기적인 배선이 형성되어 있지 않을 수 있다.
나아가, 상기 제 1 채널 및 제 2 채널 중의 다른 하나는 상기 기판을 통하여 상기 제 1 반도체 칩들과 상기 제 2 반도체 칩을 연결하도록 구성될 수 있다.
또, 상기 제 2 반도체 칩은 외부 호스트와 연결되기 위하여 상기 기판과 직접 전기적으로 연결될 수 있다.
본 발명 개념은 상기 두 번째 기술적 과제를 이루기 위하여, 기판 상에 적층된 복수의 메모리 장치들; 및 상기 복수의 메모리 장치들 상에 배치되고 상기 복수의 메모리 장치들을 제어할 수 있는 컨트롤러 장치를 포함하는 반도체 장치를 제공한다. 이 때, 상기 메모리 장치들은 제 1 반도체 칩 그룹과 제 2 반도체 칩 그룹을 포함하고, 상기 제 1 반도체 칩 그룹은 상기 컨트롤러 장치와 제 1 채널을 통하여 전기적으로 연결되고, 상기 제 2 반도체 칩 그룹은 상기 컨트롤러 장치와 제 2 채널을 통하여 전기적으로 연결되고, 상기 제 2 채널은 상기 기판을 경유하여 상기 컨트롤러 장치와 상기 제 2 반도체 칩 그룹을 전기적으로 연결할 수 있다.
이 때, 상기 제 1 채널은 상기 메모리 장치들 중 가장 상부에 배치된 메모리 장치의 상부 표면을 경유하여 상기 컨트롤러 장치와 상기 제 1 반도체 칩 그룹을 전기적으로 연결할 수 있다.
또한, 상기 복수의 메모리 장치들은 제 3 반도체 칩 그룹 및 제 4 반도체 칩 그룹을 더 포함할 수 있다. 상기 제 3 반도체 칩 그룹은 상기 컨트롤러 장치와 제 3 채널을 통하여 전기적으로 연결되고, 상기 제 4 반도체 칩 그룹은 상기 컨트롤러 장치와 제 4 채널을 통하여 전기적으로 연결될 수 있다. 상기 제 1 채널, 제 3 채널 및 제 4 채널은 상기 메모리 장치들 중 가장 상부에 배치된 메모리 장치의 상부 표면을 경유하여 상기 컨트롤러 장치와 상기 제 1 반도체 칩 그룹, 제 3 반도체 칩 그룹, 및 제 4 반도체 칩 그룹을 각각 전기적으로 연결할 수 있다.
이 때, 상기 제 1 채널, 제 3 채널 및 제 4 채널 중 적어도 하나의 채널은 상기 메모리 장치들 중 가장 상부에 배치된 메모리 장치의 상부 표면의 재배선(Redistribution Layer, RDL)을 통하여 상기 컨트롤러 장치와 상기 제 1 반도체 칩 그룹, 제 3 반도체 칩 그룹, 및/또는 제 4 반도체 칩 그룹을 전기적으로 연결할 수 있다. 이 때, 상기 재배선은 금(Au), 알루미늄(Al) 및/또는 구리(Cu) 배선을 포함할 수 있다.
선택적으로, 상기 제 1 채널, 제 3 채널 및 제 4 채널 중 적어도 하나의 채널은 상기 메모리 장치들 중 가장 상부에 배치된 메모리 장치의 상부 표면의 인터포저(interposer)를 통하여 상기 컨트롤러 장치와 상기 제 1 반도체 칩 그룹, 제 3 반도체 칩 그룹, 및/또는 제 4 반도체 칩 그룹을 전기적으로 연결할 수 있다.
이 때, 가장 상부에 배치된 메모리 장치의 상부 표면의 재배선(RDL)을 통하여 상기 컨트롤러 장치와 상기 제 1 반도체 칩 그룹, 제 3 반도체 칩 그룹, 및/또는 제 4 반도체 칩 그룹을 전기적으로 연결하는 채널이 상기 제 1 채널, 제 3 채널 및 제 4 채널 중 존재할 수 있다.
상기 복수의 메모리 장치들은 서로 오프셋되면서 적층될 수 있다. 또한 상기 복수의 메모리 장치들은 적어도 2 이상의 방향으로 오프셋되면서 적층될 수 있다.
또, 상기 기판은 양쪽 표면에만 배선이 형성되고 내부에는 배선층이 형성되지 않은 2층 구조의 기판일 수 있다.
본 발명은 동작 속도가 빠르면서도 소비전력이 적고 두께도 얇은 반도체 패키지를 저렴하게 제공할 수 있는 효과가 있다.
도 1은 본 발명 개념의 일 실시예에 따른 반도체 패키지와 호스트 사이의 관계와 구성을 개념적으로 나타낸 개념도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 사시도이다.
도 3은 도 2의 기판의 일부분의 단면을 나타낸 부분 단면도이다.
도 4 내지 도 6은 본 발명 개념의 다른 실시예들에 따른 반도체 패키지를 나타낸 사시도들이다.
도 7a는 본 발명 개념의 또 다른 실시예에 따른 반도체 패키지를 나타낸 사시도이다.
도 7b는 도 7a의 사시도를 평면에서 바라본 평면도이다.
도 7c는 도 7a의 실시예의 연결 관계를 개념적으로 나타낸 개념도이다.
도 8은 본 발명의 기술적 사상에 의한 반도체 패키지를 포함하는 메모리 모듈의 평면도이다.
도 9는 본 발명의 기술적 사상에 의한 반도체 패키지를 포함하는 메모리 카드의 개략도이다.
도 10은 본 발명의 기술적 사상에 따른 반도체 패키지를 포함하는 메모리 장치의 일 예를 도시한 블록도이다.
도 11은 본 발명의 기술적 사상에 따른 반도체 패키지를 포함하는 전자 시스템의 일 예를 도시한 블록도이다.
이하, 첨부도면을 참조하여 본 발명 개념의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명 개념의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명 개념의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명 개념의 실시예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명 개념을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다. 동일한 부호는 시종 동일한 요소를 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 발명 개념은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되어지지 않는다.
제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는 데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되지 않는다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명 개념의 권리 범위를 벗어나지 않으면서 제 1 구성 요소는 제 2 구성 요소로 명명될 수 있고, 반대로 제 2 구성 요소는 제 1 구성 요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예들을 설명하기 위해 사용된 것으로서, 본 발명 개념을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함한다" 또는 "갖는다" 등의 표현은 명세서에 기재된 특징, 개수, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 개수, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
도 1은 본 발명 개념의 일 실시예에 따른 반도체 패키지(100)와 호스트 사이의 관계와 구성을 개념적으로 나타낸 개념도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지(100)는 호스트에 연결되어 신호 및/또는 데이터를 주고받을 수 있다.
상기 호스트는, 예를 들면, 개인용 컴퓨터, 노트북 컴퓨터, 휴대 전화, 태블릿 PC, 스마트 텔레비전과 같은 전자 제품일 수도 있고, 이들 내에 내장되는 메인보드 또는 그래픽 카드일 수 있다. 그러나, 이들에 한정되는 것은 아니다.
상기 호스트와 상기 반도체 패키지(100) 사이의 입출력 인터페이스는 입출력 단자간을 연결하는 플러그-소켓 구조일 수도 있고 범프가 패드 상에 결합되는 구조일 수도 있다.
상기 반도체 패키지(100)는 기판 위에 컨트롤러(120g)와 기억장치(110g)가 실장되도록 구성될 수 있다. 기억장치(110g)는 복수의 기억장치 그룹들을 포함할 수 있으며, 예를 들면, 제 1 기억장치(111g)와 제 2 기억장치(112g)를 포함할 수 있다. 상기 컨트롤러(120g)는 상기 호스트와 상기 기억장치(110g) 사이의 통신을 제어할 수 있다.
상기 제 1 기억장치(111g)와 상기 제 2 기억장치(112g)는 상기 컨트롤러(120g)와 별도의 채널을 통하여 연결될 수 있다. 다시 말해, 상기 제 1 기억장치(111g)는 제 1 채널을 통하여 상기 컨트롤러(120g)와 통신하도록 구성되고, 상기 제 2 기억장치(112g)는 제 2 채널을 통하여 상기 컨트롤러(120g)와 통신하도록 구성될 수 있다.
상기 컨트롤러(120g)에는 상기 제 1 채널을 통해 외부와 입출력하기 위한 단자와 상기 제 2 채널을 통해 외부와 입출력하기 위한 단자가 별도로 구비될 수 있다.
도 2는 본 발명의 일 실시예에 따른 반도체 패키지(100a)를 나타낸 사시도이다.
도 2를 참조하면, 기판(101) 위에 복수의 제 1 반도체 칩들(110)이 적층되어 배치될 수 있다. 또한 적층된 상기 복수의 제 1 반도체 칩들(110)의 위에는 제 2 반도체 칩(120)이 배치될 수 있다.
상기 기판(101)은 인쇄 회로 기판, 플렉서블 인쇄회로 기판, 테이프 기판 등일 수 있으나 여기에 한정되는 것은 아니다. 다만, 상기 기판(101)은 오직 그의 상부면 및/또는 하부면에만 배선이 존재하고 기판(101)의 내부를 통과하여 기판(101)의 주면과 평행한 방향으로 신호/데이터를 전달하는 배선은 존재하지 않는 기판일 수 있다. 이에 관해서는 도 3을 참조하여 후술한다.
상기 복수의 제 1 반도체 칩들(110)은 제 1 반도체 칩 그룹(111)과 제 2 반도체 칩 그룹(112)으로 구분될 수 있다. 상기 제 1 반도체 칩 그룹(111)은 상기 제 2 반도체 칩(120)과 제 1 채널을 통하여 신호 및/또는 데이터를 주고받을 수 있다. 상기 제 2 반도체 칩 그룹(112)은 상기 제 2 반도체 칩(120)과 제 2 채널을 통하여 신호 및/또는 데이터를 주고받을 수 있다.
상기 제 1 반도체 칩 그룹(111)은 하나 이상의 제 1 반도체 칩들을 포함할 수 있다. 여기서는 상기 제 1 반도체 칩 그룹(111)이 2개의 제 1 반도체 칩들(111a, 111b)을 포함하는 것으로 도시하였지만 상기 제 1 반도체 칩 그룹(111)에 속하는 제 1 반도체 칩은 하나의 반도체 칩일 수도 있고, 2개보다 많은 수의 반도체 칩들일 수도 있다.
상기 제 2 반도체 칩 그룹(112)은 하나 이상의 제 1 반도체 칩들을 포함할 수 있다. 여기서는 상기 제 2 반도체 칩 그룹(112)이 2개의 제 1 반도체 칩들(112a, 112b)을 포함하는 것으로 도시하였지만 상기 제 2 반도체 칩 그룹(112)에 속하는 제 1 반도체 칩은 하나의 반도체 칩일 수도 있고, 2개보다 많은 수의 반도체 칩들일 수도 있다.
제 1 반도체 칩 그룹(111)과 제 2 반도체 칩 그룹(112)은 도 2에 나타낸 바와 같이 일정한 방향으로 오프셋되면서 적층될 수도 있고, 2 이상의 방향으로 오프셋되면서 적층될 수도 있다. 제 1 반도체 칩 그룹(111)의 위에 제 2 반도체 칩 그룹(112)이 배치될 수도 있고, 제 2 반도체 칩 그룹(112)의 위에 제 1 반도체 칩 그룹(111)이 배치될 수도 있다. 도 2에서는 제 2 반도체 칩 그룹(112)의 위에 제 1 반도체 칩 그룹(111)이 배치되는 예를 도시하였지만 여기에 본 발명 개념이 한정되는 것은 아니다.
상기 복수의 제 1 반도체 칩들(110)은 예를 들면, 플래시 메모리, 상변화 메모리(phase-change RAM, PRAM), 저항 메모리(resistive RAM, RRAM), 강유전체 메모리(ferroelectric RAM, FeRAM), 고체자기 메모리(magnetic RAM, MRAM) 등일 수 있지만 여기에 한정되지 않는다. 상기 플래시 메모리는, 예를 들면 낸드(NAND) 플래시 메모리일 수 있다.
상기 제 1 반도체 칩 그룹(111) 중 가장 위에 배치된 제 1 반도체 칩(111a)의 상부에 제 2 반도체 칩(120)이 배치될 수 있다. 상기 제 2 반도체 칩(120)은, 예를 들면 외부의 호스트와 상기 복수의 제 1 반도체 칩들(110) 사이의 신호/데이터의 입출력을 제어하기 위한 컨트롤러일 수 있다. 상기 제 2 반도체 칩(120)은 SATA (serial advanced technology attachment) 표준, PATA (parallel advanced technology attachment) 표준, 또는 SCSI (small computer system interface) 표준에 따른 방식으로 외부 장치와 신호를 주고받을 수 있는 프로그램을 포함할 수 있다. 여기서, 상기 SATA 표준은 소위 SATA-1 뿐만 아니라 SATA-2, SATA-3, e-SATA (external SATA) 등의 모든 SATA 계열 표준을 포괄한다. 상기 PATA 표준은 IDE (integrated drive electronics), E-IDE (enhanced-IDE) 등의 모든 IDE 계열 표준을 포괄한다. 본 출원은 국제 SATA 기구(Serial ATA International Organization)에서 2007년 2월 15일자로 발간한 시리얼 ATA 개정 2.6판(serial ATA revision 2.6)의 전체를 여기에 인용하여 포함한다.
또한, 상기 제 2 반도체 칩(120)은 웨어 레벨링(wear levelling), 오류 정정(error correction), 및/또는 불량 블록 제어(fail block control)의 기능들을 더 담당할 수 있다. 선택적으로, 상기 반도체 패키지(100) 내에는 웨어 레벨링(wear levelling), 오류 정정(error correction), 및/또는 불량 블록 제어(fail block control)의 기능들을 담당하는 별도의 보조 컨트롤러 칩이 제공될 수 있다.
상기 제 2 반도체 칩(120)은 외부 장치와 통신하기 위하여 기판(101)과 연결될 수 있다. 보다 구체적으로, 상기 제 2 반도체 칩(120)은 외부 장치와 통신하기 위하여 기판(101)의 상부 표면의 단자들(104)과 전기적으로 연결될 수 있다. 상부 표면의 상기 단자들(104)은 기판(101)의 하부 표면의 단자들(103)과 전기적으로 연결될 수 있고, 하부 표면의 상기 단자들(103)은 외부 장치와 전기적으로 연결될 수 있다.
도 2에서는 상기 단자들(103)이 외부 장치와 연결될 수 있는 솔더볼로 도시되었지만 본 발명 개념은 여기에 한정되지 않고, 리드라인, 패드와 같은 임의의 단자일 수 있다. 또한, 도 2에서는 상기 단자들(103)이 상기 기판(101)의 하부면에 배치되는 것으로 도시하였지만 상기 기판(101)의 상부면에 배치될 수도 있고, 또는 상부면 및 하부면 모두에 배치될 수도 있다.
상기 제 2 반도체 칩(120)은 제 1 채널 및 제 2 채널을 통하여 제 1 반도체 장치들(110)과 신호/데이터를 주고받을 수 있도록 구성될 수 있다. 상기 제 2 반도체 칩(120)의 일면에는 제 1 채널을 통하여 제 1 반도체 칩 그룹(111)과 연결되기 위한 제 1 채널 단자들(122) 및 제 2 채널을 통하여 제 2 반도체 칩 그룹(112)과 연결되기 위한 제 2 채널 단자들(124)이 구비될 수 있다.
상기 제 2 반도체 칩(120)과 제 1 채널을 통해 신호/데이터를 주고받는 제 1 반도체 칩 그룹(111)에서 최상부에 위치하는 제 1 반도체 칩(111a)의 상부면에는 재배선(Redistribution Layer, RDL)(132)이 구비되어 있을 수 있다. 도 2에 나타낸 바와 같이 제 2 반도체 칩(120)은 제 1 반도체 칩(111a)의 직접 위에 배치될 수 있으며, 상기 제 1 채널 단자들(122)은 제 1 반도체 칩(111a) 상의 단자들(111a_1)을 통하여 상기 재배선(132)의 일단과 연결될 수 있다.
상기 재배선(132)의 타단은 상기 제 1 반도체 칩(111a)의 가장자리 근방까지 연장되어 제 1 반도체 칩(111a)의 하부에 배치된 제 1 반도체 칩(111b)과 연결되기 위한 단자들(111a_2)과 전기적으로 연결될 수 있다. 상기 제 1 반도체 칩(111a)의 내부 회로는 상기 재배선(132)의 양단의 단자들(111a_1, 111a_2) 중의 어느 하나와 전기적으로 연결될 수 있다.
상기 재배선(132)은, 예를 들면, 제 1 반도체 칩(111a)의 패시베이션층 위에 형성될 수 있으며, 알루미늄(Al), 구리(Cu) 및/또는 금(Au) 배선일 수 있다. 도 2에서는 상기 재배선(132)이 노출되는 것으로 도시하였지만, 선택적으로, 제 1 반도체 칩(111a)의 패시베이션층 하부에 별도의 층간절연막(interlayer dielectric, ILD) 내에 또는 그 위에 재배선을 형성한 후 이를 패시베이션층으로 피복하도록 구성될 수도 있다.
도 2에서는 제 1 반도체 칩 그룹(111)의 제 1 반도체 칩들(111a, 111b) 사이의 전기적인 연결이 본딩 와이어에 의하여 이루어지는 것으로 도시하였지만 본 발명 개념이 여기에 한정되는 것은 아니다. 제 1 반도체 칩들(111a, 111b)은 스루 실리콘 비어(through silicon via, TSV), 솔더 범프 등 다른 연결 방법을 이용하여 서로 연결될 수도 있다.
상기 제 2 반도체 칩(120)은 제 2 채널을 통하여 제 2 반도체 칩 그룹(112)과 전기적으로 연결되기 위하여 기판(101)과 연결될 수 있다. 즉 상기 제 2 채널 단자들(124)은 제 1 기판 단자들(101_1)과 연결될 수 있다. 상기 제 1 기판 단자들(101_1)은 상기 제 2 반도체 칩 그룹(112)의 최하부에 위치한 제 1 반도체 칩(112a)의 단자들(112a_1)의 근처에 배치된 제 2 기판 단자들(101_2)과 기판 배선(105)을 통하여 전기적으로 연결될 수 있다.
상기 제 2 기판 단자들(101_2)은 제 1 반도체 칩(112a)의 단자들(112a_1)과 전기적으로 연결될 수 있다.
도 2에서는 제 2 반도체 칩 그룹(112)의 제 1 반도체 칩들(112a, 112b) 사이의 전기적인 연결이 본딩 와이어에 의하여 이루어지는 것으로 도시하였지만 본 발명 개념이 여기에 한정되는 것은 아니다. 제 1 반도체 칩들(112a, 112b)은 스루 실리콘 비어(through silicon via, TSV), 솔더 범프 등 다른 연결 방법을 이용하여 서로 연결될 수도 있다.
도 3은 도 2의 기판(101)의 일부분의 단면을 나타낸 부분 단면도이다.
도 3을 참조하면, 상기 기판(101)은 상면 및 하면을 갖는 코어 보드(101_5)와, 상기 상면 및 상기 하면 상에 각각 제 1 수지층(101_3) 및 제 2 수지층(101_4)을 포함할 수 있다. 상기 제 1 수지층(101_3) 및/또는 상기 제 2 수지층(101_4)은 다층 구조일 수도 있지만 이들의 내부에 전기적인 배선은 형성되어 있지 않을 수 있다.
상기 코어 보드(101_5), 제 1 수지층(101_3) 및 제 2 수지층(101_4)은 각각 유리섬유, 에폭시 수지, 폴리이미드 수지 중의 적어도 한 물질을 포함할 수 있다. 또한, 상기 코어 보드(101_5)와 제 1 수지층(101_3) 사이 또는 상기 코어 보드(101_5)와 제 2 수지층(101_4) 사이에는 프리프레그 층이 더 포함될 수 있다. 전체적으로, 상기 코어 보드(101_5), 제 1 수지층(101_3) 및 제 2 수지층(101_4)은 절연체일 수 있다.
상기 제 1 수지층(101_3)의 노출된 표면은 상기 기판(101)의 제 1 표면(101_6)을 이룰 수 있고, 상기 제 2 수지층(101_4)의 노출된 표면은 상기 기판(101)의 제 2 표면(101_7)을 이룰 수 있다. 상기 제 1 표면(101_6) 상에는 제 1 기판 배선(105_1)이 형성되고 상기 제 2 표면(101_7) 상에는 제 2 기판 배선(105_2)이 형성될 수 있다.
또한, 상기 기판(101)에는 기판(101)을 관통하는 비어홀(101_8)이 구비될 수 있고, 상기 제 1 기판 배선(105_1)과 상기 제 2 기판 배선(105_2)을 연결하는 비어(via)(108)가 형성될 수 있다.
상기 기판(101)의 상기 제 1 표면(101_6)과 상기 제 2 표면(101_7)의 사이에는 전기적인 배선이 형성되지 않을 수 있다. 이와 같이 기판(101)의 제 1 표면(101_6)과 제 2 표면(101_7)의 사이에 전기적인 배선이 형성되지 않은 기판을 2층(2-layer) 구조의 기판이라고 정의한다.
기판 내부의 전기적인 배선층의 수가 증가할수록 기판의 가격은 급속히 높아지게 된다. 때문에, 상기 기판(101)은 매우 저렴한 가격으로 제공될 수 있다. 또한 상기 기판(101)은 기판의 내부에 전기적인 배선이 구비되는 기판보다 더 얇게 구현하는 것이 가능하기 때문에 전자 장치의 소형화의 요구를 더 잘 만족시킬 수 있다.
또한, 기판 내부의 전기적인 배선층이 증가하면 기판 자체의 두께도 증가하여 반도체 장치의 경량화와 소형화에 방해가 된다.
도 4는 본 발명 개념의 다른 실시예에 따른 반도체 패키지(100b)를 나타낸 사시도이다.
도 4를 참조하면, 기판(101) 위에 복수의 제 1 반도체 칩들(110)이 적층되고, 적층된 상기 복수의 제 1 반도체 칩들(110)의 위에는 제 2 반도체 칩(120)이 배치될 수 있다.
상기 기판(101), 복수의 제 1 반도체 칩들(110), 및 제 2 반도체 칩(120)에 관해서는 도 2의 실시예에서 상세하게 설명하였으므로 여기서는 상세한 설명을 생략한다.
도 2의 실시예에서는 제 2 반도체 칩(120)이 재배선(132)을 통하여 제 1 반도체 칩 그룹(111)의 최상부에 배치된 제 1 반도체 칩(111a)과 연결되었지만, 도 4의 실시예에서 제 2 반도체 칩(120)은 인터포저(interposer)(130)를 통하여 제 1 반도체 칩(111a)과 연결될 수 있다.
보다 구체적으로, 상기 인터포저(130)는 기판 위에 인터포저 배선(136) 및 인터포저 연결 단자들(130_1, 130_2)이 형성된 것이며, 상기 기판은 유리 기판 또는 실리콘 기판일 수 있다. 상기 인터포저 배선(136)은 금(Au), 알루미늄(Al) 및/또는 구리(Cu) 배선을 포함할 수 있으며, 상기 인터포저(130) 내에 양각적으로 또는 다마센(damascene) 배선으로 형성될 수 있다.
제 2 반도체 칩(120) 상에 구비된 제 1 채널 단자들(122)은 각각 대응되는 상기 인터포저(130) 상의 제 1 인터포저 연결 단자들(130_1)과 연결될 수 있다. 상기 제 1 인터포저 연결 단자들(130_1)과 일단이 연결되는 상기 인터포저 배선(136)의 타단은 제 2 인터포저 연결 단자들(130_2)과 연결될 수 있다. 또한, 상기 제 2 인터포저 연결 단자들(130_2)은 각각 대응되는 제 1 반도체 칩(111a) 상의 단자들(111a_2)과 연결될 수 있다.
도 5는 본 발명의 다른 실시예에 따른 반도체 패키지(100c)를 나타낸 사시도이다.
도 5를 참조하면, 기판(101) 위에 복수의 제 1 반도체 칩들(110)이 적층되고, 적층된 상기 복수의 제 1 반도체 칩들(110)의 위에는 제 2 반도체 칩(120)이 배치될 수 있다.
상기 기판(101), 복수의 제 1 반도체 칩들(110), 및 제 2 반도체 칩(120)에 관해서는 도 2의 실시예에서 상세하게 설명하였으므로 여기서는 상세한 설명을 생략한다.
도 2의 실시예에서는 제 2 반도체 칩(120)이 제 2 채널을 통하여 제 2 반도체 칩 그룹(112)과 전기적으로 연결되기 위하여 기판(101)과 연결되고, 기판 배선(105)을 통하여 제 2 반도체 칩 그룹(112)의 단자들(112a_1)까지 접근하도록 구성되었다. 반면, 도 5의 실시예에서는 제 2 반도체 칩(120)이 제 1 채널을 통하여 제 1 반도체 칩 그룹(111)과 전기적으로 연결되기 위하여 재배선(132)을 이용하는 것은 물론, 제 2 채널을 통하여 제 2 반도체 칩 그룹(112)과 전기적으로 연결되기 위하여도 재배선(134)을 이용할 수 있다.
보다 구체적으로, 상기 제 1 반도체 칩 그룹(111)의 최상부에 위치하는 제 1 반도체 칩(111a)의 상부면에는 재배선(134)이 더 구비될 수 있다. 제 2 반도체 칩(120)은 제 1 반도체 칩(111a)의 직접 위에 배치될 수 있으며, 제 2 반도체 칩(120)의 제 2 채널 단자들(124)은 제 1 반도체 칩(111a) 상의 단자들(111a_3)을 통하여 상기 재배선(134)의 일단과 연결될 수 있다.
상기 재배선(134)의 타단은 상기 제 1 반도체 칩(111a)의 가장자리 근방까지 연장되어 제 1 반도체 칩(111a)의 하부에 배치된 제 2 반도체 칩 그룹(112)의 제 1 반도체 칩(112a)과 연결되기 위한 단자들(111a_4)과 전기적으로 연결될 수 있다.
상기 재배선(134)은, 예를 들면, 제 1 반도체 칩(111a)의 패시베이션층 위에 형성될 수 있으며, 알루미늄(Al), 구리(Cu) 및/또는 금(Au) 배선일 수 있다. 도 5에서는 상기 재배선(134)이 노출되는 것으로 도시하였지만, 선택적으로, 제 1 반도체 칩(111a)의 패시베이션층 하부에 별도의 층간절연막(ILD) 내에 또는 그 위에 재배선을 형성한 후 이를 패시베이션층으로 피복하도록 구성될 수도 있다.
상기 재배선(134)의 타단에 구비된 단자들(111a_4)은 제 2 반도체 칩 그룹(112)의 제 1 반도체 칩(112a)의 단자들(112a_1)과 본딩 와이어로 연결될 수 있지만, 본 발명 개념이 여기에 한정되는 것은 아니다. 예를 들면, 상기 재배선(134)의 타단에 구비된 단자들(111a_4)은 제 2 반도체 칩 그룹(112)의 제 1 반도체 칩(112a)의 단자들(112a_1)과 스루 실리콘 비어(TSV), 솔더 범프 등 다른 연결 방법을 이용하여 서로 연결될 수도 있다.
또한 도 5에서는 제 2 반도체 칩 그룹(112)의 제 1 반도체 칩들(112a, 112b) 사이의 전기적인 연결이 본딩 와이어에 의하여 이루어지는 것으로 도시하였지만 본 발명 개념이 여기에 한정되는 것은 아니다. 제 1 반도체 칩들(112a, 112b)은 스루 실리콘 비어(TSV), 솔더 범프 등 다른 연결 방법을 이용하여 서로 연결될 수도 있다.
위에서 설명한 바와 같이 제 1 반도체 칩들(110)은 일정한 방향으로 오프셋되면서 적층될 수 있다. 선택적으로, 도 5에 나타낸 바와 같이 제 1 반도체 칩 그룹(111)의 제 1 반도체 칩들(111a, 111b)과 제 2 반도체 칩 그룹(112)의 제 2 반도체 칩들(112a, 112b)이 오프셋되는 방향이 서로 상이할 수 있다. 특히, 제 1 반도체 칩 그룹(111)의 제 1 반도체 칩들(111a, 111b)과 제 2 반도체 칩 그룹(112)의 제 2 반도체 칩들(112a, 112b)이 오프셋되는 방향은 서로 직교할 수 있다.
특히, 도 5에서 보는 바와 같이 제 1 반도체 칩 그룹(111)의 제 1 반도체 칩들(111a, 111b)은 제 1 방향(x방향)으로 오프셋되는 반면 제 2 반도체 칩 그룹(112)의 제 2 반도체 칩들(112a, 112b)은 제 2 방향(y방향)으로 오프셋될 수 있다. 이 경우 상기 재배선(134)의 상기 타단과 연결되는 단자들(111a_4)은, 상기 제 2 반도체 칩 그룹(112)의 제 1 반도체 칩들(112a, 112b)이 오프셋되는 쪽의 제 1 반도체 칩(111a)의 가장자리를 따라 배치될 수 있다.
도 5에서 보는 바와 같이 제 2 반도체 칩(120)은 제 1 반도체 칩(110)의 어느 채널과도 기판(101)을 경유하지 않고 신호/데이터를 주고 받을 수 있도록 구성될 수 있다. 상기 제 2 반도체 칩(120)과 제 1 반도체 칩(110)이 기판(101)을 경유하지 않고 서로 연결될 경우 도 3을 참조하여 설명한 것과 같은 저렴한 가격의 기판(101)을 이용할 수 있어서 저렴한 가격의 제품을 생산할 수 있다.
도 6은 본 발명 개념의 또 다른 실시예에 따른 반도체 패키지(100d)를 나타낸 사시도이다.
도 6을 참조하면, 기판(101) 위에 복수의 제 1 반도체 칩들(110)이 적층되고, 적층된 상기 복수의 제 1 반도체 칩들(110)의 위에는 제 2 반도체 칩(120)이 배치될 수 있다.
상기 기판(101), 복수의 제 1 반도체 칩들(110), 및 제 2 반도체 칩(120)에 관해서는 도 2의 실시예에서 상세하게 설명하였으므로 여기서는 상세한 설명을 생략한다.
도 6을 참조하면, 제 2 반도체 칩(120)은 제 1 반도체 칩 그룹(111)의 제 1 반도체 칩들(111a, 111b)과는 인터포저(130)를 통하여 연결되고, 제 2 반도체 칩 그룹(112)의 제 1 반도체 칩들(112a, 112b)과는 재배선(134)을 통하여 연결될 수 있다.
인터포저(130)를 통한 연결 방식은 도 4를 참조하여 상세하게 설명하였고, 재배선을 통한 연결 방식은 도 2 및 도 5를 참조하여 상세하게 설명하였으므로 여기서는 추가적인 설명을 생략한다.
도 6에서는 오직 2 개의 채널이 제 2 반도체 칩(120)과 연결되는 것으로 도시되었지만 2 개보다 많은 수의 채널들이 제 2 반도체 칩(120)과 연결될 수 있다. 또한, 2개보다 많은 수의 채널들 중 하나 이상의 채널이 인터포저를 통하여 제 2 반도체 칩과 제 1 반도체 칩을 연결할 수 있고, 하나 이상의 채널이 재배선을 통하여 제 2 반도체 칩과 제 1 반도체 칩을 연결할 수 있다. 다시 말해, 둘 이상의 채널이 인터포저를 통하여 제 2 반도체 칩과 제 1 반도체 칩을 연결할 수 있고, 및/또는 둘 이상의 채널이 재배선을 통하여 제 2 반도체 칩과 제 1 반도체 칩을 연결할 수 있다.
도 7a는 본 발명 개념의 다른 실시예에 따른 반도체 패키지(200)를 나타낸 사시도이다. 도 7a의 실시예에서 제 1 반도체 칩들(210)과 제 2 반도체 칩(220)은 4 개의 채널을 통하여 서로 연결될 수 있다. 도 7b는 도 7a의 사시도를 평면에서 바라본 평면도이고, 도 7c는 도 7a의 실시예의 연결 관계를 개념적으로 나타낸 개념도이다.
도 7a 및 도 7b를 참조하면, 기판(201) 위에 제 1 반도체 칩들(210)이 적층되고, 상기 제 1 반도체 칩들(210)의 위에 제 2 반도체 칩(220)이 적층될 수 있다. 도 7a에서 제 1 반도체 칩들(210) 중 가장 상부에 배치되는 제 1 반도체 칩(211a)은 연결 관계를 보다 명확하게 도시하기 위해 분해된(exploded) 형태로 도시하였다.
상기 기판(201)은 도 2 및 도 3을 참조하여 설명한 바와 동일하므로 여기서는 상세한 설명을 생략한다.
상기 복수의 제 1 반도체 칩들(210)은 제 1 반도체 칩 그룹(211), 제 2 반도체 칩 그룹(212), 제 3 반도체 칩 그룹(213) 및 제 4 반도체 칩 그룹(214)으로 구분될 수 있다. 상기 제 1 반도체 칩 그룹(211)은 상기 제 2 반도체 칩(220)과 제 1 채널을 통하여 신호 및/또는 데이터를 주고받을 수 있다. 상기 제 2 반도체 칩 그룹(212)은 상기 제 2 반도체 칩(220)과 제 2 채널을 통하여 신호 및/또는 데이터를 주고받을 수 있다. 상기 제 3 반도체 칩 그룹(213)은 상기 제 2 반도체 칩(220)과 제 3 채널을 통하여 신호 및/또는 데이터를 주고받을 수 있다. 상기 제 4 반도체 칩 그룹(214)은 상기 제 2 반도체 칩(220)과 제 4 채널을 통하여 신호 및/또는 데이터를 주고받을 수 있다.
상기 제 1 반도체 칩 그룹(211)은 하나 이상의 제 1 반도체 칩들을 포함할 수 있다. 여기서는 상기 제 1 반도체 칩 그룹(211)이 2개의 제 1 반도체 칩들(211a, 211b)을 포함하는 것으로 도시하였지만 상기 제 1 반도체 칩 그룹(211)에 속하는 제 1 반도체 칩은 하나의 반도체 칩일 수도 있고, 2개보다 많은 수의 반도체 칩들일 수도 있다.
마찬가지로, 상기 제 2 반도체 칩 그룹(212), 제 3 반도체 칩 그룹(213), 및 제 4 반도체 칩 그룹(214)은 각각 독립적으로 하나 이상의 제 1 반도체 칩들을 포함할 수 있다. 여기서는 상기 제 2 반도체 칩 그룹(212)이 2개의 제 1 반도체 칩들(212a, 212b)을 포함하고, 상기 제 3 반도체 칩 그룹(213)이 2개의 제 1 반도체 칩들(213a, 213b)을 포함하고, 상기 제 4 반도체 칩 그룹(214)이 2개의 제 1 반도체 칩들(214a, 214b)을 포함하는 것으로 도시하였지만, 상기 제 2 반도체 칩 그룹(212), 제 3 반도체 칩 그룹(213), 및 제 4 반도체 칩 그룹(214)에 속하는 제 1 반도체 칩은 각각 독립적으로 하나의 반도체 칩일 수도 있고, 2개보다 많은 수의 반도체 칩들일 수도 있다.
상기 제 1 반도체 칩 그룹(211), 제 2 반도체 칩 그룹(212), 제 3 반도체 칩 그룹(213), 및 제 4 반도체 칩 그룹(214)은 일정한 방향으로 오프셋되면서 적층될 수도 있고, 도 7a 및 도 7b에 나타낸 바와 같이 2 이상의 방향으로 오프셋되면서 적층될 수도 있다. 도 7a 및 도 7b에서는 상부로부터 제 1 반도체 칩 그룹(211), 제 2 반도체 칩 그룹(212), 제 3 반도체 칩 그룹(213), 및 제 4 반도체 칩 그룹(214)이 순서대로 배치되는 것으로 도시하였지만 여기에 본 발명 개념이 한정되는 것은 아니다.
상기 제 2 반도체 칩(220)은 외부 장치와 통신하기 위하여 기판(201)과 연결될 수 있다. 보다 구체적으로, 상기 제 2 반도체 칩(220)은 외부 장치와 통신하기 위하여 기판(201)의 상부 표면의 단자들(204)과 전기적으로 연결될 수 있다. 기판(201)의 상부 표면의 상기 단자들(204)은 기판(201)의 하부 표면의 단자들(203)과 전기적으로 연결될 수 있고, 하부 표면의 상기 단자들(203)은 외부 장치와 전기적으로 연결될 수 있다.
도 7c를 참조하면, 상기 제 2 반도체 칩(220)은 제 1 채널, 제 2 채널, 제 3 채널 및 제 4 채널을 통하여 제 1 반도체 칩들(110)과 신호/데이터를 주고받을 수 있도록 구성될 수 있다. 상기 제 2 반도체 칩(120)에는 제 1 채널을 통하여 제 1 반도체 칩들과 연결되기 위한 제 1 채널 단자들(222), 제 2 채널을 통하여 제 1 반도체 칩들과 연결되기 위한 제 2 채널 단자들(224), 제 3 채널을 통하여 제 1 반도체 칩들과 연결되기 위한 제 3 채널 단자들(226), 및 제 4 채널을 통하여 제 1 반도체 칩들과 연결되기 위한 제 4 채널 단자들(228)이 구비될 수 있다.
상기 제 2 반도체 칩(220)과 제 1 채널을 통해 신호/데이터를 주고받는 제 1 반도체 칩 그룹(211)의 최상부에 위치하는 제 1 반도체 칩(211a)의 상부면에는 재배선(232a)이 구비되어 있을 수 있다. 도 7a에 나타낸 바와 같이 제 2 반도체 칩(220)은 제 1 반도체 칩(211a)의 직접 위에 배치될 수 있으며, 상기 제 1 채널 단자들(222)은 제 1 반도체 칩(211a) 상의 단자들(211a_1)을 통하여 상기 재배선(232a)의 일단과 연결될 수 있다.
상기 재배선(232a)의 타단은 상기 제 1 반도체 칩(211a)의 가장자리 근방까지 연장되어 제 1 반도체 칩(211a)의 직접 하부에 배치된 제 1 반도체 칩(211b)과 연결되기 위한 단자들(211a_2)과 전기적으로 연결될 수 있다. 상기 제 1 반도체 칩(211a)의 내부 회로는 상기 재배선(232a)의 양단의 단자들(211a_1, 211a_2) 중의 어느 하나와 전기적으로 연결될 수 있다.
상기 재배선(232a)은, 예를 들면 제 1 반도체 칩(211a)의 패시베이션층 위에 형성될 수 있으며, 알루미늄(Al), 구리(Cu) 및/또는 금(Au) 배선일 수 있다. 도 7a에서는 상기 재배선(232a)이 노출되는 것으로 도시하였지만, 선택적으로, 제 1 반도체 칩(211a)의 패시베이션층 하부에 별도의 층간절연막(ILD) 내에 재배선을 형성한 후 이를 패시베이션층으로 피복하도록 구성될 수도 있다.
도 7a에서는 제 1 반도체 칩 그룹(211)의 제 1 반도체 칩들(211a, 211b) 사이의 전기적인 연결이 본딩 와이어에 의하여 이루어지는 것으로 도시하였지만 본 발명 개념이 여기에 한정되는 것은 아니다. 제 1 반도체 칩들(211a, 211b)은 스루 실리콘 비어(through silicon via, TSV), 솔더 범프 등 다른 연결 방법을 이용하여 서로 연결될 수도 있다.
도 7a에서는 ⓐ로 나타낸 일군의 본딩와이어끼리 상하 연결되며, 물결선으로 나타낸 부분은 다른 부분의 명확한 도시를 위해 그 가운데 부분을 생략하는 것을 나타낸다. ⓑ, ⓒ, ⓓ 및 ⓔ도 모두 동일하다.
제 2 반도체 칩(220)은 제 2 채널 및 제 3 채널을 통하여 제 2 반도체 칩 그룹(212) 및 제 3 반도체 칩 그룹(213)과 각각 전기적으로 연결된다. 특히, 제 2 반도체 칩(220)은 제 2 채널을 통하여 제 2 반도체 칩 그룹(212)과 전기적으로 연결되기 위하여 재배선(232b)이 이용될 수 있다. 또한, 제 2 반도체 칩(220)은 제 3 채널을 통하여 제 3 반도체 칩 그룹(213)과 전기적으로 연결되기 위하여 재배선(232c)이 이용될 수 있다.
보다 구체적으로, 상기 재배선들(232b, 232c)은 각각 제 1 반도체 칩 그룹(211)의 최상부에 위치하는 제 1 반도체 칩(211a)의 상부면에 구비될 수 있다. 제 2 채널 단자들(224)은 제 1 반도체 칩(211a) 상의 단자들(211a_3)을 통하여 상기 재배선(232b)의 일단과 연결될 수 있고, 제 3 채널 단자들(226)은 제 1 반도체 칩(211a) 상의 단자들(211a_5)을 통하여 상기 재배선(232c)의 일단과 연결될 수 있다.
상기 재배선(232b, 232c)의 타단은 각각 상기 제 1 반도체 칩(211a)의 가장자리 근방까지 연장되어 제 1 반도체 칩(211a)의 하부에 배치된 제 2 반도체 칩 그룹(212) 및 제 3 반도체 칩 그룹(213)의 제 1 반도체 칩(212a, 213a)과 연결되기 위한 단자들(211a_4, 211a_6)과 전기적으로 연결될 수 있다.
상기 재배선(232b, 232c)의 상기 타단에 구비된 단자들(211a_4, 211a_6)은 각각 제 2 반도체 칩 그룹(212)의 제 1 반도체 칩(212a)의 단자들(212a_1) 및 제 3 반도체 칩 그룹(213)의 제 1 반도체 칩(213a)의 단자들(213a_1)과 본딩 와이어로 연결될 수 있지만 본 발명 개념이 여기에 한정되는 것은 아니다.
상기 제 2 반도체 칩(220)은 제 4 채널을 통하여 제 4 반도체 칩 그룹(214)과 전기적으로 연결되기 위하여 일단 기판(201)과 연결될 수 있다. 즉 상기 제 4 채널 단자들(228)은 제 1 기판 단자들(201_1)과 연결될 수 있다. 상기 제 1 기판 단자들(201_1)은 상기 제 4 반도체 칩 그룹(214)의 최하부에 위치한 제 1 반도체 칩(214a)의 단자들(214a_1)의 근처에 배치된 제 2 기판 단자들(201_2)과 기판 배선(205)을 통하여 전기적으로 연결될 수 있다.
상기 제 2 기판 단자들(201_2)은 제 1 반도체 칩(214a)의 단자들(214a_1)과 전기적으로 연결될 수 있다.
도 7a에서는 제 4 반도체 칩 그룹(214)의 제 1 반도체 칩들(214a, 214b) 사이의 전기적인 연결이 본딩 와이어에 의하여 이루어지는 것으로 도시하였지만 본 발명 개념이 여기에 한정되는 것은 아니다. 제 1 반도체 칩들(214a, 214b)은 스루 실리콘 비어(TSV), 솔더 범프 등 다른 연결 방법을 이용하여 서로 연결될 수도 있다.
도 7a에서는 제 1 채널 단자(222), 제 2 채널 단자(224), 제 3 채널 단자(226) 및 제 4 채널 단자(228)가 모두 제 2 반도체 칩(220)의 상이한 가장자리에 배치되는 것으로 도시되었지만 둘 이상의 채널 단자가 제 2 반도체 칩(220)의 하나의 가장자리에 배치될 수도 있다.
도 7a 및 도 7b에서 보는 바와 같이 제 1 채널 내지 제 4 채널 중에서 오직 제 4 채널만이 기판(201)을 경유하여 제 4 반도체 칩 그룹(214)에 연결되는 것을 볼수 있다. 만일 둘 이상의 채널이 기판(201)을 경유하여 제 2 반도체 칩(220)과 제 1 반도체 칩들(210)을 연결하는 경우, 기판의 라우팅(routing)이 고도로 복잡해져서 도 3에 나타낸 기판으로는 이를 수용할 수 없고, 기판 내부에 배선층이 구비된 기판이라야만 이를 수용하는 것이 가능해진다.
도 8은 본 발명의 기술적 사상에 의한 반도체 패키지를 포함하는 메모리 모듈(1000)의 평면도이다.
구체적으로, 메모리 모듈(1000)은 인쇄회로 기판(1100) 및 복수의 반도체 패키지(1200)를 포함할 수 있다.
복수의 반도체 패키지(1200)는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 패키지이거나 이를 포함할 수 있다. 특히, 복수의 반도체 패키지(1200)는 앞에서 설명한 본 발명의 기술적 사상에 의한 실시예에 따른 반도체 패키지들 중에서 선택되는 적어도 하나의 반도체 패키지를 포함할 수 있다.
본 발명의 기술적 사상에 따른 메모리 모듈(1000)은 인쇄회로 기판의 한쪽 면에만 복수의 반도체 패키지(1200)를 탑재한 SIMM (single in-lined memory module), 또는 복수의 반도체 패키지(1200)가 양면에 배열된 DIMM (dual in-lined memory module)일 수 있다. 또한, 본 발명의 기술적 사상에 따른 메모리 모듈(1000)은 외부로부터의 신호들을 복수의 반도체 패키지(1200)에 각각 제공하는 AMB (advanced memory buffer)를 갖는 FBDIMM (fully buffered DIMM)일 수 있다.
도 9는 본 발명의 기술적 사상에 의한 반도체 패키지를 포함하는 메모리 카드(2000)의 개략도이다.
구체적으로, 메모리 카드(2000)는 제어기(2100)와 메모리(2200)가 전기적인 신호를 교환하도록 배치될 수 있다. 예를 들면, 제어기(2100)에서 명령을 내리면, 메모리(2200)는 데이터를 전송할 수 있다.
메모리(2200)는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 패키지를 포함할 수 있다. 특히, 메모리(2200)는 앞에서 설명한 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 패키지들 중에서 선택되는 적어도 하나의 반도체 패키지의 구조를 포함할 수 있다.
메모리 카드(2000)는 다양한 종류의 카드, 예를 들어 메모리 스틱 카드 (memory stick card), 스마트 미디어 카드 (smart media card: SM), 씨큐어 디지털 카드 (secure digital card: SD), 미니-씨큐어 디지털 카드 (mini-secure digital card: 미니 SD), 및 멀티미디어 카드 (multimedia card: MMC) 등과 같은 다양한 메모리 카드를 구성할 수 있다.
도 10은 본 발명의 기술적 사상에 따른 반도체 패키지를 포함하는 메모리 장치(3200)의 일 예를 도시한 블록도이다.
도 10을 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(3200)는 메모리 모듈(3210)을 포함한다. 상기 메모리 모듈(3210)은 상술된 실시예들에 개시된 반도체 패키지들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 메모리 모듈(3210)은 다른 형태의 반도체 기억 소자(예를 들면, 비휘발성 기억 장치 및/또는 에스램 장치등)를 더 포함할 수 있다. 상기 메모리 장치(3200)는 호스트(Host)와 상기 메모리 모듈(3210) 간의 데이터 교환을 제어하는 메모리 컨트롤러(3220)를 포함할 수 있다.
상기 메모리 컨트롤러(3220)는 메모리 카드의 전반적인 동작을 제어하는 프로세싱 유닛(3222)을 포함할 수 있다. 또한, 상기 메모리 컨트롤러(3220)는 상기 프로세싱 유닛(3222)의 동작 메모리로써 사용되는 에스램(3221, SRAM)을 포함할 수 있다. 이에 더하여, 상기 메모리 컨트롤러(3220)는 호스트 인터페이스(3223), 메모리 인터페이스(3225)를 더 포함할 수 있다. 상기 호스트 인터페이스(3223)는 메모리 장치(3200)와 호스트(Host)간의 데이터 교환 프로토콜을 구비할 수 있다. 상기 메모리 인터페이스(3225)는 상기 메모리 컨트롤러(3220)와 상기 기억 장치(3210)를 접속시킬 수 있다. 더 나아가서, 상기 메모리 컨트롤러(3220)는 에러 정정 블록(3224, ECC)을 더 포함할 수 있다. 상기 에러 정정 블록(3224)은 상기 메모리 모듈(3210)로부터 독출된 데이터의 에러를 검출 및 정정할 수 있다. 도시하지 않았지만, 상기 메모리 장치(3200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수도 있다. 상기 메모리 장치(3200)는 컴퓨터 시스템의 하드디스크를 대체할 수 있는 솔리드 스테이트 드라이브(SSD, Solid State Drive)로도 구현될 수 있다.
도 11은 본 발명의 기술적 사상에 따른 반도체 패키지를 포함하는 전자 시스템(4100)의 일 예를 도시한 블록도이다.
도 11을 참조하면, 본 발명의 일 실시예에 따른 전자 시스템(4100)은 컨트롤러(4110), 입출력 장치(4120, I/O), 메모리 장치(4130, memory device), 인터페이스(4140) 및 버스(4150, bus)를 포함할 수 있다. 상기 컨트롤러(4110), 입출력 장치(4120), 메모리 장치(4130) 및/또는 인터페이스(4140)는 상기 버스(4150)를 통하여 서로 결합될 수 있다. 상기 버스(4150)는 데이터들이 이동되는 통로(path)에 해당한다.
상기 컨트롤러(4110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로 컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(4120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 상기 메모리 장치(4130)는 데이터 및/또는 커맨드 등을 저장할 수 있다. 상기 메모리 장치(4130)는 상술된 실시예들에 개시된 반도체 패키지들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 메모리 장치(4130)는 다른 형태의 반도체 메모리 소자(예를 들면, 비휘발성 메모리 장치 및/또는 에스램 장치등)를 더 포함할 수 있다. 상기 인터페이스(4140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(4140)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(4140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 상기 전자 시스템(4100)은 상기 컨트롤러(4110)의 동작을 향상시키기 위한 동작 메모리 소자로서, 고속의 디램 소자 및/또는 에스램 소자 등을 더 포함할 수도 있다.
상기 전자 시스템(4100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
이상에서 살펴본 바와 같이 본 발명의 실시예들에 대해 상세히 기술되었지만, 본 발명이 속하는 기술분야에 있어서 통상의 지식을 가진 사람이라면, 첨부된 청구 범위에 정의된 본 발명의 정신 및 범위를 벗어나지 않으면서 본 발명을 여러 가지로 변형하여 실시할 수 있을 것이다. 따라서 본 발명의 앞으로의 실시예들의 변경은 본 발명의 기술을 벗어날 수 없을 것이다.
본 발명 개념은 반도체 산업에 유용하게 이용될 수 있다.
101: 기판
103, 203: 하부 표면의 단자들
104, 204: 상부 표면의 단자들
105, 205: 기판 배선
110, 111a, 111b, 112a, 112b: 제 1 반도체 칩
111, 211: 제 1 반도체 칩 그룹
112, 212: 제 2 반도체 칩 그룹
120: 제 2 반도체 칩
122, 222: 제 1 채널 단자
124, 224: 제 2 채널 단자
130: 인터포저
130_1, 130_2: 인터포저 연결 단자
132, 134, 232a, 232b, 232c: 재배선
136: 인터포저 배선
213: 제 3 반도체 칩 그룹
214: 제 4 반도체 칩 그룹
226: 제 3 채널 단자
228: 제 4 채널 단자

Claims (10)

  1. 기판 상에 적층된 복수의 제 1 반도체 칩들; 및
    상기 복수의 제 1 반도체 칩들 상에 배치된 제 2 반도체 칩;
    을 포함하고,
    상기 복수의 제 1 반도체 칩들은 제 1 반도체 칩 그룹과 제 2 반도체 칩 그룹을 포함하고,
    상기 제 1 반도체 칩 그룹은 상기 제 2 반도체 칩과 제 1 채널을 통하여 전기적으로 연결되고,
    상기 제 2 반도체 칩 그룹은 상기 제 2 반도체 칩과 제 2 채널을 통하여 전기적으로 연결되고,
    상기 제 1 채널은 상기 제 2 반도체 칩 그룹과는 전기적으로 연결되지 않고, 상기 제 2 채널은 상기 제 1 반도체 칩 그룹과는 전기적으로 연결되지 않고,
    상기 제 1 채널 및 상기 제 2 채널 중 하나는 상기 복수의 제 1 반도체 칩들 중 최상부에 배치된 제 1 반도체 칩의 상부 표면을 따라 연장되고,
    상기 제 1 채널 및 상기 제 2 채널 중 다른 하나는 상기 기판을 통하여 상기 제 2 반도체 칩 그룹을 상기 제 2 반도체 칩에 연결하는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 제 1 채널 및 상기 제 2 채널 중 적어도 하나는 상기 상부 표면 위에 형성된 재배선 또는 인터포저(interposer)에 의하여 연장되는 것을 특징으로 하는 반도체 패키지.
  3. 제 2 항에 있어서,
    상기 제 1 채널 및 제 2 채널 중의 다른 하나는 상기 기판을 통하여 상기 제 1 반도체 칩들과 상기 제 2 반도체 칩을 연결하도록 구성된 것을 특징으로 하는 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 기판은,
    제 1 표면 및 상기 제 1 표면의 반대쪽에 있는 제 2 표면을 갖는 절연체;
    상기 제 1 표면 상에 형성된 제 1 기판 배선 및 상기 제 2 표면 상에 형성된 제 2 기판 배선; 및
    상기 제 1 기판 배선과 상기 제 2 기판 배선을 연결하는 비어(via);
    를 포함하고, 상기 제 1 표면과 상기 제 2 표면의 사이에는 전기적인 배선이 형성되어 있지 않은 것을 특징으로 하는 반도체 패키지.
  5. 기판 상에 적층된 복수의 메모리 장치들; 및
    상기 복수의 메모리 장치들 상에 배치되고 상기 복수의 메모리 장치들을 제어할 수 있는 컨트롤러 장치;
    를 포함하고,
    상기 메모리 장치들은 제 1 반도체 칩 그룹과 제 2 반도체 칩 그룹을 포함하고,
    상기 제 1 반도체 칩 그룹은 상기 컨트롤러 장치와 제 1 채널을 통하여 전기적으로 연결되고, 상기 제 1 채널은 상기 제 2 반도체 칩 그룹과 전기적으로 연결되지 않고,
    상기 제 2 반도체 칩 그룹은 상기 컨트롤러 장치와 제 2 채널을 통하여 전기적으로 연결되고, 상기 제 2 채널은 상기 제 1 반도체 칩 그룹과 전기적으로 연결되지 않고,
    상기 제 2 채널만이 상기 기판을 경유하여 상기 컨트롤러 장치와 상기 제 2 반도체 칩 그룹을 전기적으로 연결하는 반도체 장치.
  6. 제 5 항에 있어서,
    상기 제 1 채널은 상기 메모리 장치들 중 가장 상부에 배치된 메모리 장치의 상부 표면을 경유하여 상기 컨트롤러 장치와 상기 제 1 반도체 칩 그룹을 전기적으로 연결하는 것을 특징으로 하는 반도체 장치.
  7. 제 5 항에 있어서,
    상기 복수의 메모리 장치들은 제 3 반도체 칩 그룹 및 제 4 반도체 칩 그룹을 더 포함하고,
    상기 제 3 반도체 칩 그룹은 상기 컨트롤러 장치와 제 3 채널을 통하여 전기적으로 연결되고,
    상기 제 4 반도체 칩 그룹은 상기 컨트롤러 장치와 제 4 채널을 통하여 전기적으로 연결되고,
    상기 제 1 채널, 제 3 채널 및 제 4 채널은 상기 메모리 장치들 중 가장 상부에 배치된 메모리 장치의 상부 표면을 경유하여 상기 컨트롤러 장치와 상기 제 1 반도체 칩 그룹, 제 3 반도체 칩 그룹, 및 제 4 반도체 칩 그룹을 각각 전기적으로 연결하는 것을 특징으로 하는 반도체 장치.
  8. 제 7 항에 있어서,
    상기 제 1 채널, 제 3 채널 및 제 4 채널 중 적어도 하나의 채널은 상기 메모리 장치들 중 가장 상부에 배치된 메모리 장치의 상부 표면의 재배선(Redistribution Layer, RDL)을 통하여 상기 제 1 반도체 칩 그룹, 제 3 반도체 칩 그룹, 및 제 4 반도체 칩 그룹 중 하나 이상과 상기 컨트롤러 장치를 전기적으로 연결하는 것을 특징으로 하는 반도체 장치.
  9. 제 7 항에 있어서,
    상기 제 1 채널, 제 3 채널 및 제 4 채널 중 적어도 하나의 채널은 상기 메모리 장치들 중 가장 상부에 배치된 메모리 장치의 상부 표면의 인터포저(interposer)를 통하여 상기 제 1 반도체 칩 그룹, 제 3 반도체 칩 그룹, 및 제 4 반도체 칩 그룹 중 하나 이상과 상기 컨트롤러 장치를 전기적으로 연결하는 것을 특징으로 하는 반도체 장치.
  10. 제 9 항에 있어서,
    가장 상부에 배치된 메모리 장치의 상부 표면의 재배선(RDL)을 통하여 상기 제 1 반도체 칩 그룹, 제 3 반도체 칩 그룹, 및 제 4 반도체 칩 그룹 중 하나 이상과 상기 컨트롤러 장치를 전기적으로 연결하는 채널이 상기 제 1 채널, 제 3 채널 및 제 4 채널 중 존재하는 것을 특징으로 하는 반도체 장치.
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