KR20010062929A - 적층 칩 패키지 - Google Patents

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KR20010062929A
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강선원
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Abstract

본 발명은 적층 칩 패키지에 관한 것으로, 하부 칩 상에 부착되는 상부 칩의 전극 패드의 배열의 무관하게 적층 칩 패키지를 구현하기 위해서, 활성면의 가장자지 둘레에 복수개의 전극 패드가 형성된 하부 칩과; 상부면에 상기 하부 칩이 부착되며, 상기 하부 칩이 지점에 근접하게 기판 패드가 형성된 주기판과; 상기 하부 칩의 전극 패드 사이의 상기 활성면에 부착되며, 상부면에 재배선 패턴이 형성된 재배선 기판과; 상기 재배선 기판의 상부면에 부착되며, 활성면에 복수개의 전극 패드가 형성된 상부 칩과; 상기 하부 칩의 전극 패드와 그에 대응되는 상기 기판 패드를 전기적으로 연결하는 제 1 본딩 와이어와; 상기 상부 칩의 전극 패드와 그에 대응되는 일단의 상기 재배선 패턴을 연결하는 제 2 본딩 와이어와; 상기 재배선 패턴의 타단과 상기 기판 패드를 연결하는 제 3 본딩 와이어와; 상기 주기판 상부면에 형성된 하부 칩, 재배선 기판, 상부 칩 및 본딩 와이어들을 외부의 환경으로부터 보호하기 위해 성형수지로 봉합하여 형성한 패키지 몸체; 및 상기 주기판 하부면에 형성된 복수개의 솔더 볼;을 포함하며, 상기 재배선 패턴의 일단은 상부 칩의 전극 패드에 근접한 상기 재배선 기판의 상부면에 형성되고, 상기 재배선 패턴의 일단과 연결된 타단은 하부 칩의 전극 패드가 본딩되는 기판 패드에 대응되는 위치의 상기 재배선 기판의 상부면에 형성된 것을 특징으로 하는 적층 칩 패키지를 제공한다.

Description

적층 칩 패키지{Stack chip package}
본 발명은 반도체 패키지에 관한 것으로, 더욱 상세하게는 반도체 칩이 3차원적으로 적층된 적층 칩 패키지에 관한 것이다.
반도체 제품의 고밀도, 고집적, 다양한 기능 요구에 대응하기 위해 많은 수의 반도체 칩을 내장한 다중 칩 패키지들이 현재 개발·제작되고 있다. 그 중 대표적인 다중 칩 패키지가 2개 이상의 반도체 칩을 3차원적으로 적층한 후 하나의 패키지로 제작하는 적층 칩 패키지(stack chip package)이다. 적층 칩 패키지(50)는 도 1 및 도 2에 도시된 바와 같이, 주기판(30)의 상부면에 하부 칩(10)이 부착되고, 그 하부 칩(10)의 상부면에 하부 칩(10) 보다는 작은 상부 칩(20)이 부착된다. 하부 칩(10) 및 상부 칩(20)의 전극 패드(12, 22)와 그에 대응되는 주기판(30)의 기판 패드(32)는 제 1 및 제 2 본딩 와이어(42, 44)로 연결된다. 주기판(30) 상부면에 형성된 하부 칩(10), 상부 칩(20), 제 1 및 제 2 본딩 와이어(42, 44)를 외부 환경으로부터 보호하기 위해서, 성형수지로 봉합하여 수지 봉합부(46)를 형성한다. 그리고, 주기판(30)의 하부면에 주기판의 기판 패드(32)와 전기적으로 연결된 솔더 볼(48)이 접속된다.
이와 같은 구조를 갖는 적층 칩 패키지는, 현재의 반도체 패키지 제조 기술을 그대로 사용할 수 있는 장점이 있지만, 상부 및 하부 칩의 전극 패드의 배열에 따라서 적층 칩 패키지로 구현할 수도 있고 그렇지 않을 수도 있다. 즉, 도 1에 도시된 바와 같이, 기판 패드(32)에 대응하여 하부 칩의 전극 패드(12)와 상부 칩의 전극 패드(22)가 공통되게 일대일로 접속될 경우에는 적층 칩 패키지(50)로 구현할 수 있다. 하지만, 하부 칩의 전극 패드와 상부 칩의 전극 패드들이 기판 패드에 일대일로 대응되지 못하는 경우 서로 교차하는 본딩 와이어가 존재하게 되며, 교차하는 본딩 와이어 사이에 전기적 쇼트가 발생될 우려가 크다.
따라서, 반도체 칩 상에 반도체 칩을 적층하여 적층 칩 패키지를 구현하기 위해서는, 하부 칩의 전극 패드 배열에 대응하여 상부 칩의 전극 패드를 재배열하는 과정을 추가해야 하기 때문에, 전극 패드의 재배열에 따른 시간과 추가적인 비용 부담이 발생한다.
따라서, 본 발명의 목적은 상부 칩의 전극 패드 배열에 무관하게 적층 칩 패키지를 구현하는 데 있다.
도 1은 종래기술에 따른 적층 칩 패키지를 보여주는 평면도,
도 2는 도 1의 2-2선 단면도,
도 3은 본 발명의 일 실시예에 따른 적층 칩 패키지를 보여주는 평면도,
도 4는 도 3의 'A'부분의 확대도,
도 5는 도 3의 5-5선 단면도이다.
* 도면의 주요 부분에 대한 설명 *
10, 60 : 하부 칩 20, 70 : 상부 칩
12, 22, 62, 72 : 전극 패드 30, 80 : 주기판
32, 82 : 기판 패드 42, 44, 92, 93, 94 : 본딩 와이어
46, 96 : 수지 봉합부 48, 98 : 솔더 볼
50, 100 : 적층 칩 패키지 81 : 연결 배선
83 : 제 1 재배선 패드 85 : 재배선 기판
86 : 재배선 패턴 87 : 제 2 재배선 패드
상기 목적을 달성하기 위하여, 본 발명은 적층 칩 패키지로서, 활성면의 가장자지 둘레에 복수개의 전극 패드가 형성된 하부 칩과; 상부면에 상기 하부 칩이 부착되며, 상기 하부 칩이 지점에 근접하게 기판 패드가 형성된 주기판과; 상기 하부 칩의 전극 패드 사이의 상기 활성면에 부착되며, 상부면에 재배선 패턴이 형성된 재배선 기판과; 상기 재배선 기판의 상부면에 부착되며, 활성면에 복수개의 전극 패드가 형성된 상부 칩과; 상기 하부 칩의 전극 패드와 그에 대응되는 상기 기판 패드를 전기적으로 연결하는 제 1 본딩 와이어와; 상기 상부 칩의 전극 패드와 그에 대응되는 일단의 상기 재배선 패턴을 연결하는 제 2 본딩 와이어와; 상기 재배선 패턴의 타단과 상기 기판 패드를 연결하는 제 3 본딩 와이어와; 상기 주기판 상부면에 형성된 하부 칩, 재배선 기판, 상부 칩 및 본딩 와이어들을 외부의 환경으로부터 보호하기 위해 성형수지로 봉합하여 형성한 패키지 몸체; 및 상기 주기판 하부면에 형성된 복수개의 솔더 볼;을 포함하며, 상기 재배선 패턴의 일단은 상부 칩의 전극 패드에 근접한 상기 재배선 기판의 상부면에 형성되고, 상기 재배선 패턴의 일단과 연결된 타단은 하부 칩의 전극 패드가 본딩되는 기판 패드에 대응되는 위치의 상기 재배선 기판의 상부면에 형성된 것을 특징으로 하는 적층 칩 패키지를 제공한다.
본 발명에 따른 재배선 패턴은, 상부 칩의 전극 패드에 근접한 재배선 기판의 상부면에 형성되며, 제 2 본딩 와이어로 연결되는 제 1 재배선 패드와; 하부 칩의 전극 패드에 근접한 재배선 기판의 상부면에 형성되며, 기판 패드와 차례로 제 3 본딩 와이어로 연결되는 제 2 재배선 패드; 및 상부 칩의 전극 패드가 재배선될 수 있도록 제 1 재배선 패드와 제 2 재배선 패드를 연결하는 연결 배선;으로 구성된다.
그리고, 본 발명에 따른 재배선 기판은 유전 물질을 사용한 인쇄회로기판 또는 필름형 회로 기판을 사용하는 것이 바람직하다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하고자 한다.
도 3은 본 발명의 일 실시예에 따른 적층 칩 패키지(100)를 보여주는 평면도이다. 도 4는 도 3의 'A'부분의 확대도이다. 그리고, 도 5는 도 3의 5-5선 단면도이다. 도 3 및 도 4를 참조하면, 하부 칩(60)이 주기판(80)의 상부면에 부착되고, 하부 칩(60)의 상부면인 활성면에 재배선 기판(85)을 개재하여 상부 칩(70)을적층한다. 주기판(80)과 하부 칩(60)은 제 1 본딩 와이어(92)로 연결하고, 상부 칩(70)과 재배선 기판(85)을 제 2 본딩 와이어(94)로 연결하고, 재배선 기판(85)과 주기판(80)은 제 3 본딩 와이어(93)로 연결된다. 주기판(80) 상부면에 형성된 하부 칩(60), 재배선 기판(85), 상부 칩(70), 제 1 내지 제 3 본딩 와이어(92, 93, 94)를 외부 환경으로부터 보호하기 위해서 성형수지로 봉합하여 수지 봉합부(96)를 형성한다. 그리고, 주기판(80)의 상부면에 형성된 기판 패드(82)와 전기적으로 연결되는 복수개의 솔더 볼(98)이 주기판(80)의 하부면에 형성된다.
하부 칩(60)은 활성면의 가장자리의 마주보는 양측에 복수개의 전극 패드(62)가 형성된 에지 패드형(edge pad type) 반도체 칩으로, 주기판(80)의 상부면의 중심 부분에 부착된다. 이때, 하부 칩의 전극 패드(62)가 형성된 양측에 근접한 주기판(80)의 상부면에는 하부 칩의 전극 패드(62)에 대응하는 복수개의 기판 패드(82)가 형성되어 있다. 본 발명의 실시예에서는 주기판(80)으로 인쇄회로기판을 사용하였지만, 그 외 필름형 회로기판 또는 리드 프레임을 사용하더라도 본 발명의 기술적 사상의 범위를 벗어나는 것은 아니다.
재배선 기판(85)은 상부 칩의 전극 패드(72)의 재배열하는 수단으로서, 하부 칩(60)의 활성면의 양측에 형성된 전극 패드(62)들 사이의 영역에 부착되며, 상부 칩의 전극 패드(72)를 재배열하기 위한 재배선 패턴(86)이 형성되어 있다. 재배선 패턴(86)은 상부 칩의 전극 패드(72)가 배열되는 지점에 근접하게 형성되어 제 2 본딩 와이어(94)로 연결되는 제 1 재배선 패드(83)와, 하부 칩의 전극 패드(62)가 배열되는 지점에 근접하게 형성되어 제 3 본딩 와이어(93)로 기판 패드(82)에 연결되는 제 2 재배선 패드(87) 및 제 1 재배선 패드(83)에 연결된 상부 칩의 전극 패드(72)가 하부 칩의 전극 패드(62)에 대응되게 재배열될 수 있도록 제 1 재배선 패드(83)와 제 2 재배선 패드(87)를 연결하는 연결 배선(81)으로 구성된다. 물론, 상부 칩(70)은 재배선 기판(85)의 상부면의 중심 부분에 부착되며, 적어도 재배선 기판(85)보다는 작은 면적을 가지며, 제 1 및 제 2 재배선 패드(83, 87)는 상부 칩(70)이 부착되는 지점의 외측에 형성된다. 재배선 기판(85)으로는 유전 물질을 사용한 인쇄회로기판 또는 필름형 회로기판을 사용하는 것이 바람직하다.
본 발명의 실시예에서는 활성면의 가장자리의 마주보는 양측에 복수개의 전극 패드(72)가 배열된 상부 칩(70)이 재배선 기판(85)의 상부면에 부착되며, 상부 칩의 전극 패드(72)는 하부 칩의 전극 패드(62)가 배열되지 않은 양측에 위치한다. 제 1 재배선 패드(83)는 상부 칩의 전극 패드(72)가 배치된 방향의 재배선 기판(85)의 상부면에 형성되어 있고, 제 2 재배선 패드(87)는 하부 칩의 전극 패드(62)가 배치된 방향의 재배선 기판(85)의 상부면에 형성되어 있다.
한편, 본 발명은 본 발명의 기술적 사상으로부터 일탈하는 일없이, 다른 여러 가지 형태로 실시할 수 있다. 예를 들어 본 발명의 실시예에는 하부 칩과 상부 칩이 본딩 와이어에 의해 주기판과 재배선 기판과 전기적으로 연결되지만, 하부 칩과 상부 칩을 주기판과 재배선 기판에 각기 플립 칩 본딩 방법으로 연결할 수도 있다. 이 경우, 하부 칩의 배면에 재배선 기판이 부착되고, 재배선 기판과 주기판의 기판 패드는 본딩 와이어에 의해 전기적으로 연결된다. 또는, 주기판 대신에 리드 프레임을 사용할 수도 있다. 그 때문에, 전술한 실시예는 모든 점에서 단순한 예시에 지나지 않으며, 한정적으로 해석해서는 안 된다. 본 발명의 범위는 특허청구범위에 의해서 나타내는 것으로서, 명세서 본문에 의해서는 아무런 구속도 되지 않는다. 다시, 특허청구범위의 균등 범위에 속하는 변형이나 변경은, 모두 본 발명의 범위 내의 것이다.
따라서, 본 발명의 구조를 따르면 하부 칩의 전극 패드의 배열에 대응되게 상부 칩의 전극 패드가 배열되지 않았더라도 재배선 기판에 의해 재배열이 가능하기 때문에, 하부 칩의 전극 패드의 배열에 무관하게 적층 칩 패키지를 용이하게 구현할 수 있다.
이와 더불어 적층 칩 패키지를 구현하는 데 있어서, 재배선 기판을 이용한 하부 칩의 전극 패드의 재배열이 하부 칩의 전극 패드를 직접 재배열하는 것에 비하여 비용 부담과 시간면에서 유리하다.

Claims (3)

  1. 적층 칩 패키지로서,
    활성면의 가장자지 둘레에 복수개의 전극 패드가 형성된 하부 칩과;
    상부면에 상기 하부 칩이 부착되며, 상기 하부 칩이 지점에 근접하게 기판 패드가 형성된 주기판과;
    상기 하부 칩의 전극 패드 사이의 상기 활성면에 부착되며, 상부면에 재배선 패턴이 형성된 재배선 기판과;
    상기 재배선 기판의 상부면에 부착되며, 활성면에 복수개의 전극 패드가 형성된 상부 칩과;
    상기 하부 칩의 전극 패드와 그에 대응되는 상기 기판 패드를 전기적으로 연결하는 제 1 본딩 와이어와;
    상기 상부 칩의 전극 패드와 그에 대응되는 일단의 상기 재배선 패턴을 연결하는 제 2 본딩 와이어와;
    상기 재배선 패턴의 타단과 상기 기판 패드를 연결하는 제 3 본딩 와이어와;
    상기 주기판 상부면에 형성된 하부 칩, 재배선 기판, 상부 칩 및 본딩 와이어들을 외부의 환경으로부터 보호하기 위해 성형수지로 봉합하여 형성한 패키지 몸체; 및
    상기 주기판 하부면에 형성된 복수개의 솔더 볼;을 포함하며,
    상기 재배선 패턴의 일단은 상부 칩의 전극 패드에 근접한 상기 재배선 기판의 상부면에 형성되고, 상기 재배선 패턴의 일단과 연결된 타단은 하부 칩의 전극 패드가 본딩되는 기판 패드에 대응되는 위치의 상기 재배선 기판의 상부면에 형성된 것을 특징으로 하는 적층 칩 패키지.
  2. 제 1항에 있어서, 상기 재배선 기판에 형성된 상기 재배선 패턴은,
    상기 상부 칩의 전극 패드에 근접한 상기 재배선 기판의 상부면에 형성되며, 제 2 본딩 와이어로 연결되는 제 1 재배선 패드와;
    상기 하부 칩의 전극 패드에 근접한 상기 재배선 기판의 상부면에 형성되며, 상기 기판 패드와 차례로 제 3 본딩 와이어로 연결되는 제 2 재배선 패드; 및
    상기 상부 칩의 전극 패드가 재배선될 수 있도록 상기 제 1 재배선 패드와 상기 제 2 재배선 패드를 연결하는 연결 배선;으로 구성되는 것을 특징으로 하는 적층 칩 패키지.
  3. 제 1항에 있어서, 상기 재배선 기판은 유전 물질을 사용한 인쇄회로기판 또는 필름형 회로 기판인 것을 특징으로 하는 적층 칩 패키지.
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