KR20010068513A - 윈도우가 구비된 회로기판을 포함하는 적층 칩 패키지 - Google Patents

윈도우가 구비된 회로기판을 포함하는 적층 칩 패키지 Download PDF

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Abstract

본 발명은 회로기판(Circuit board)을 포함하는 적층 칩 패키지(Stacked chip package)에 관한 것으로, 더욱 구체적으로는 종래의 적층 칩 패키지 구조에서 회로기판에 직접 실장되는 1차 반도체 칩이 1차 반도체 칩 위로 결합되는 2차 반도체 칩의 크기보다 커야 하는 제한을 없애고, 또한 1차 반도체 칩의 본딩패드들이 에지패드(Edge pad)로 한정되어야 하는 등의 제한을 없애기 위한 적층 칩 패키지의 구조 개선에 관한 것이며, 이를 위하여 회로기판 위로 본딩패드들을 아래로 하여 1차 반도체 칩이 실장되고, 1차 반도체 칩 위로 2차 반도체 칩이 실장되며, 1차 반도체 칩을 회로기판의 전극패드에 전기적으로 연결하기 위하여 1차 반도체 칩의 본딩패드들에 대응하여 회로기판에 윈도우가 형성된 것을 구조적 특징으로 하는 적층 칩 패키지의 구조를 개시하고, 이러한 구조를 통하여 종래와는 달리 회로기판 위로 적층되는 1차/2차 반도체 칩들의 크기에 제한이 없으며 또한 1차/2차 반도체 칩들에 형성되는 본딩패드들이 에지패드 또는 센터패드들 중 어떠한 것으로도 자유롭게 구성될 수 있다.

Description

윈도우가 구비된 회로기판을 포함하는 적층 칩 패키지 { Stacked chip package comprising circuit board with windows }
본 발명은 회로기판(Circuit board)을 포함하는 적층 칩 패키지(Stacked chip package)에 관한 것이며, 더욱 구체적으로는 종래의 적층 칩 패키지 구조에서 회로기판에 직접 실장되는 1차 반도체 칩이 1차 반도체 칩 위로 결합되는 2차 반도체 칩의 크기보다 커야 하는 제한을 없애고, 또한 1차 반도체 칩의 본딩패드들이 에지패드(Edge pad)로 한정되어야 하는 등의 제한을 없애기 위한 적층 칩 패키지의 구조 개선에 관한 것이다.
근래의 반도체 기술(Semiconductor technology)은 동일한 크기의 반도체 칩에서 보다 많은 기능을 갖는 제품을 원하는 수요자들의 요구에 맞추어 기존의 반도체 패키지에 비하여 고밀도화(高密度化), 고집적화(高集積化) 및 고용량화(高容量化) 되어가는 추세에 있으며, 이러한 추세에 맞추어 소위 적층 칩 패키지(Stacked chip package)와 같은 패키지 구조가 개발되고 있다.
도 1은 종래의 회로기판(30)을 포함하는 적층 칩 패키지(100)를 도시한 단면도이며, 도 1을 참고로 하여 종래의 적층 칩 패키지(100)의 구조를 설명하면 다음과 같다.
종래의 적층 칩 패키지(100)는 회로기판(30)의 상면(34) 위에 1차 반도체 칩(10)이 실장된 후 1차 반도체 칩 위로 1차 반도체 칩보다 크기가 작은 2차 반도체 칩(20)이 결합된 것을 특징으로 하며, 에지패드(Edge pad) 형태의 본딩패드들(12, 22)이 1차/2차 반도체 칩(10/20)에 형성되어 회로기판(30)의 전극패드들(42, 44)과 본딩 와이어(60)를 통해 연결되어 있다. 이때, 1차/2차 반도체 칩(10/20)과 본딩 와이어(60)들을 포함하는 전기적 영역이 회로기판의 상면(34)에서 성형수지(70)로 밀봉된다.
전극패드들(42, 44)은 회로기판의 하면(36)에 형성된 볼 패드들(도시되지 않음)에 전기적으로 연결되고, 다시 볼 패드들 위로 각각 솔더 볼과(50) 같은 외부접속단자가 형성된다.
이와 같은 구조의 적층 칩 패키지는 반도체 칩을 적층한 구조를 단일 패키지로 형성함으로써 고집적화 및 고용량화를 이룰 수 있지만, 이를 제조하기 위해서는 다음과 같은 제한이 요구된다.
즉 도 1에 도시된 바와 같이, 1차 반도체 칩 위로 2차 반도체 칩이 실장되어야 하기 때문에 1차 반도체 칩의 크기가 2차 반도체 칩의 크기보다 커야 하며, 또한 2차 반도체 칩이 결합되는 영역에는 1차 반도체 칩의 본딩패드들이 형성될 수 없기 때문에 결국 1차 반도체 칩의 본딩패드들은 에지패드로 형성되어야 한다.
또한, 회로기판의 상면 위에서 1차 반도체 칩이 실장되는 부분을 제외한 외곽 영역 내에서 1차/2차 반도체 칩들의 본딩패드들에 각각 대응되는 전극패드들이모두 형성되어야 하기 때문에 회로기판의 배선이 자유롭게 형성되기 어려우며, 본딩 와이어들이 이중으로 본딩 되어야 하기 때문에 본딩 공정의 정확도가 크게 요구된다.
본 발명의 목적은 적층되는 반도체 칩의 크기에 제한을 받지 않는 적층 칩 패키지를 제공하는 것이다.
본 발명의 다른 목적은 적층되는 반도체 칩들이 본딩패드의 형태에 제한을 받지 않는 적층 칩 패키지를 제공하는 것이다.
도 1은 종래의 적층 칩 패키지의 일 예를 도시한 단면도,
도 2는 본 발명의 일 실시예에 따른 적층 칩 패키지를 도시한 단면도,
도 3은 도 2의 회로기판을 도시한 저면도,
도 4a 및 도 4b는 본 발명의 다른 실시예들에 따른 적층 칩 패키지를 도시한 단면도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
10, 110, 210, 210' : 1차 반도체 칩
12, 22, 112, 122, 212, 212', 222 : 본딩패드
20, 120, 220 : 2차 반도체 칩
30, 130, 230, 230' : 회로기판(Circuit board)
34, 134 : 상면
36, 136 : 하면
42, 44, 142, 144, 242, 242', 244 : 전극패드
50, 150, 250 : 솔더 볼
60, 160, 162, 260, 262 : 본딩 와이어
70, 170, 172, 270, 272 : 성형수지
100, 200, 300, 300' : 적층 칩 패키지(Stacked chip package)
132, 232, 232' : 윈도우
238 : 적층 회로기판
이러한 목적들을 달성하기 위하여 본 발명은 1차 본딩패드들이 형성된 1차 반도체 칩과; 1차 반도체 칩에 결합되고 2차 본딩패드들이 형성된 2차 반도체 칩과; 1차 반도체 칩이 실장되는 상면과 외부접속단자가 구비된 하면을 포함하고 있으며, 외부접속단자와 전기적으로 연결되고 1차/2차 본딩패드들에 대응되는 1차/2차 전극패드들이 형성된 회로기판과; 본딩패드들과 전극패드들을 전기적으로 연결하는 본딩 와이어들; 및 1차/2차 반도체 칩들과 본딩 와이어들을 포함하는 영역을 밀봉하는 성형수지;를 포함하는 적층 칩 패키지에 있어서, 1차 반도체 칩은 1차 본딩패드들이 회로기판에 면한 쪽으로 실장되고, 회로기판에는 1차 본딩패드들에 대응하여 적어도 하나의 윈도우가 형성되고, 1차 전극패드들이 회로기판의 하면에서 윈도우를 중심으로 배열되어 있으며, 1차 본딩패드와 1차 전극패드를 연결하는 본딩 와이어가 회로기판의 윈도우를 통해 형성된 것을 특징으로 하는 윈도우가 구비된 회로기판을 포함하는 적층 칩 패키지를 제공한다.
본 발명의 일 실시예에 따른 적층 칩 패키지에서 1차/2차 본딩패드들 중 적어도 일군(一群)의 본딩패드들은 센터패드들인 것을 특징으로 한다.
또한, 본 발명의 다른 실시예에 따른 적층 칩 패키지에서 1차/2차 본딩패드들 중 적어도 일군(一群)의 본딩패드들은 에지패드들인 것을 특징으로 한다.
이하 첨부도면을 참고로 하여 본 발명의 바람직한 실시예들을 설명한다.
도 2는 본 발명의 일 실시예에 따른 회로기판(130)을 포함하는 적층 칩 패키지(200)를 도시한 단면도이며, 도 3은 도 2의 회로기판을 도시한 저면도이다. 도 2 및 도 3을 참고로 하여 본 발명의 바람직한 실시예에 따른 적층 칩 패키지(200)의 구조를 설명한다.
본 발명에 따른 적층 칩 패키지(200)는 종래와 마찬가지로 회로기판(130)의 상면(134)에 1차 반도체 칩(110)이 실장된 후 1차 반도체 칩(110) 위로 2차 반도체 칩(120)이 결합되고, 본딩 와이어(160, 162)를 통해 본딩패드들(112, 122)과 전극패드들(142, 144)이 전기적으로 연결된 구조를 갖는다. 또한, 반도체 칩들(110, 120)과 본딩 와이어(160, 162)를 포함하는 영역이 성형수지(170, 172)로 몰딩되고, 회로기판의 하면(136)에서 볼 패드(152)들 위로 솔더 볼(Solder ball)들과 같은 외부접속단자(150)가 형성되어 있다.
이에 더하여, 본 발명에 따른 적층 칩 패키지(200)는 회로기판의 상면(134)에 본딩패드(112)들을 아래로 하여 1차 반도체 칩(110)이 실장되고, 1차 반도체 칩의 본딩패드(112)들에 대응하여 회로기판(130)에 윈도우(132)가 형성되며, 회로기판의 1차 전극패드(142)들이 회로기판의 하면(136)에서 윈도우(132)를 중심으로 배열된 것을 특징으로 한다.
또한, 1차 본딩패드(112)와 1차 전극패드(142)를 연결하는 본딩 와이어(162)는 회로기판의 윈도우(132)를 통하여 형성되며, 본딩 와이어(162)를 포함하는 윈도우(132)의 영역이 성형수지(162)로 밀봉되는 것을 특징으로 한다.
이와 같은 구조에 따라, 본 발명에 따른 적층 칩 패키지는 1차 반도체 칩의 본딩패드가 형성되지 않은 면으로 2차 반도체 칩이 결합되기 때문에 1차 반도체 칩이 2차 반도체 칩보다 커야 한다는 종래의 구조에 따른 제한을 극복할 수 있다. 즉, 1차 반도체 칩이 본딩패드를 아래로 하여 실장되기 때문에 2차 반도체 칩의 크기에 상관없이 2차 반도체 칩이 결합되기 용이하다.
또한, 본딩 와이어들이 회로기판의 상면과 하면에서 각각 형성되기 때문에 종래에 이중으로 본딩되던 공정에 비하여 쉽게 형성될 수 있으며, 본딩 와이어가 겹치는 등의 불량이 발생하는 것을 방지할 수 있다.
도 4a 및 도 4b는 본 발명의 다른 실시예들에 따라 회로기판(230, 230')을 포함하는 적층 칩 패키지들(300, 300')을 도시한 단면도이며, 도 4a 및 도 4b를 참고로 하여 이를 설명하면 다음과 같다.
본 발명의 다른 실시예들에 따른 적층 칩 패키지(300, 300')는 기본적으로 도 2에 도시된 것과 같이, 1차 반도체 칩(210, 210')이 회로기판(230, 230')의 상면에서 본딩패드들(212, 212')을 아래로 한 방향으로 실장되고, 1차 반도체 칩들의 본딩패드들(212, 212')에 대응하여 회로기판에 윈도우(232, 232')가 형성되어 있으며, 1차 본딩패드들에 대응되는 1차 전극패드들(242, 242')이 회로기판의 하면에서 윈도우를 중심으로 배열된 것을 특징으로 한다.
도 4a에 도시된 적층 칩 패키지(300)는 2차 반도체 칩(220)의 본딩패드(222)들이 센터패드(Center pad)인 것을 특징으로 하며, 이때 본딩 와이어(260)가 형성되기 쉽도록 회로기판(230)의 상면 외곽을 따라 적층 회로기판(238)이 형성된 것을 특징으로 한다.
또한, 도 4b에 도시된 적층 칩 패키지(300')는 1차 반도체 칩(210')의 본딩패드(212')들이 에지패드(Edge pad)인 것을 특징으로 하며, 이때 1차 반도체 칩의 본딩패드(212')들에 대응하여 회로기판에 윈도우(232')가 2개 형성된 것을 특징으로 한다.
이상에서 설명한 바와 같이, 본 발명에 따른 적층 칩 패키지는 회로기판 위에 직접 실장되는 1차 반도체 칩이 본딩패드를 회로기판에 면한 방향으로 하여 실장되고, 2차 반도체 칩이 1차 반도체 칩 위로 실장된 것을 구조적 특징으로 하며, 이를 통하여 1차 반도체 칩과 2차 반도체 칩 사이에 크기 제한이 해결되는 것을 특징으로 한다.
이를 위하여 회로기판에 윈도우를 형성하여 1차 반도체 칩을 회로기판에 전기적으로 연결시킴으로써 본 발명에 따른 적층 칩 패키지에서 반도체 칩들의 본딩패드들이 센터패드 또는 에지패드들 중 어떠한 형태로도 사용될 수 있도록 할 수 있다.
또한, 1차/2차 본딩패드와 전극패드들을 연결하는 1차/2차 본딩 와이어들이회로기판을 중심으로 상/하면에서 각각 형성되기 때문에 종래의 적층 칩 패키지 구조에서 본딩 와이어들이 이중으로 형성됨에 따른 불량을 방지할 수 있다.
본 발명에 따른 적층 칩 패키지는 회로기판 위로 본딩패드들을 아래로 하여 1차 반도체 칩이 실장되고, 1차 반도체 칩 위로 2차 반도체 칩이 실장되며, 1차 반도체 칩을 회로기판의 전극패드에 전기적으로 연결하기 위하여 1차 반도체 칩의 본딩패드들에 대응하여 회로기판에 윈도우가 형성된 것을 구조적 특징으로 한다. 본 발명에 따른 적층 칩 패키지는 이러한 구조적 특징에 따라 종래와는 달리 적층되는 1차/2차 반도체 칩들의 크기에 제한이 없으며 또한 1차/2차 반도체 칩들에 형성되는 본딩패드들이 에지패드 또는 센터패드들 중 어떠한 것으로도 자유롭게 구성될 수 있다.

Claims (3)

1차 본딩패드들이 형성된 1차 반도체 칩;
상기 1차 반도체 칩에 결합되고 2차 본딩패드들이 형성된 2차 반도체 칩;
상기 1차 반도체 칩이 실장되는 상면과, 외부접속단자가 구비된 하면을 포함하고 있으며, 상기 외부접속단자와 전기적으로 연결되고 상기 1차/2차 본딩패드들에 대응되는 1차/2차 전극패드들이 형성된 회로기판;
상기 본딩패드들과 전극패드들을 전기적으로 연결하는 본딩 와이어들; 및
상기 1차/2차 반도체 칩들과 본딩 와이어들을 포함하는 영역을 밀봉하는 성형수지;
를 포함하는 적층 칩 패키지에 있어서,
상기 1차 반도체 칩은 1차 본딩패드들이 회로기판에 면한 쪽으로 실장되고, 상기 회로기판에는 상기 1차 본딩패드들에 대응하여 적어도 하나의 윈도우가 형성되고, 상기 1차 전극패드들이 상기 회로기판의 하면에서 상기 윈도우를 중심으로 배열되어 있으며,
상기 1차 본딩패드와 1차 전극패드를 연결하는 본딩 와이어가 상기 회로기판의 윈도우를 통해 형성된 것을 특징으로 하는 윈도우가 구비된 회로기판을 포함하는 적층 칩 패키지.
제 1 항에 있어서, 상기 1차/2차 본딩패드들 중 적어도 일군(一群)의 본딩패드들은 센터패드들인 것을 특징으로 하는 윈도우가 구비된 회로기판을 포함하는 적층 칩 패키지.
제 1 항에 있어서, 상기 1차/2차 본딩패드들 중 적어도 일군(一群)의 본딩패드들은 에지패드들인 것을 특징으로 하는 윈도우가 구비된 회로기판을 포함하는 적층 칩 패키지.
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